JPH10241391A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10241391A JPH10241391A JP9047712A JP4771297A JPH10241391A JP H10241391 A JPH10241391 A JP H10241391A JP 9047712 A JP9047712 A JP 9047712A JP 4771297 A JP4771297 A JP 4771297A JP H10241391 A JPH10241391 A JP H10241391A
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- Japan
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- serial
- memory
- parallel
- control logic
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Abstract
(57)【要約】
【課題】 制御ロジック部と内蔵メモリとの間のデータ
線数が多数となっても、配線面積増加や充放電電流増加
を抑制できるとともに、パッド数が少ないチップにおい
てもテスト時のパッド数の不足を解消する。 【解決手段】 内蔵メモリ17と、制御ロジック部16
と、複数のデータ線と、パッド13,14と、N段シフ
トレジスタ15と、テスト時にパッド11,12をシフ
トレジスタ15,内蔵メモリ17に接続する切換スイッ
チ13,14とを備え、さらに、制御ロジック部16に
は、テストクロックをN逓倍してシフトレジスタ15に
供給するPLL回路18を内蔵している。N段シフトレ
ジスタ15は、内蔵メモリ17へデータを書き込む時に
は、パッド11から入力されるシリアルデータをパラレ
ルデータに変換してN本のデータ線へ出力し、内蔵メモ
リ17からデータを読み出す時には、N本のデータ線の
パラレルデータをシリアルデータに変換して出力する。
線数が多数となっても、配線面積増加や充放電電流増加
を抑制できるとともに、パッド数が少ないチップにおい
てもテスト時のパッド数の不足を解消する。 【解決手段】 内蔵メモリ17と、制御ロジック部16
と、複数のデータ線と、パッド13,14と、N段シフ
トレジスタ15と、テスト時にパッド11,12をシフ
トレジスタ15,内蔵メモリ17に接続する切換スイッ
チ13,14とを備え、さらに、制御ロジック部16に
は、テストクロックをN逓倍してシフトレジスタ15に
供給するPLL回路18を内蔵している。N段シフトレ
ジスタ15は、内蔵メモリ17へデータを書き込む時に
は、パッド11から入力されるシリアルデータをパラレ
ルデータに変換してN本のデータ線へ出力し、内蔵メモ
リ17からデータを読み出す時には、N本のデータ線の
パラレルデータをシリアルデータに変換して出力する。
Description
【0001】
【発明の属する技術分野】本発明は、制御ロジック部と
内蔵メモリとを備えた半導体集積回路に関するものであ
る。
内蔵メモリとを備えた半導体集積回路に関するものであ
る。
【0002】
【従来の技術】近年、半導体集積回路(以下、LSIと
記す)の機能及び性能は拡大強化されてきており、汎用
LSIだけでなく特定のシステムに必要とされる特定用
途に特化した専用ロジックLSI、いわゆるASIC
(Application Specific Int
egrated Circuit)が多数用いられ、個
々のシステムの性能向上や小型化に貢献している。特に
最近では、プロセス微細化の発展に伴い一層の機能・性
能向上を目指して、従来ASICの外部にあった大容量
メモリをASIC内部に取り込み、大規模ロジックと大
容量メモリをオンチップ化して高速化・高機能化を図っ
たASICも現れている。特にオンチップ・メモリの場
合には、ボトルネックと言われてきたロジックとメモリ
間のデータ転送速度を上げて内部処理速度を向上させる
ために、ロジック・メモリ間のデータ線数を多数(数十
〜数百本)とする傾向にある。
記す)の機能及び性能は拡大強化されてきており、汎用
LSIだけでなく特定のシステムに必要とされる特定用
途に特化した専用ロジックLSI、いわゆるASIC
(Application Specific Int
egrated Circuit)が多数用いられ、個
々のシステムの性能向上や小型化に貢献している。特に
最近では、プロセス微細化の発展に伴い一層の機能・性
能向上を目指して、従来ASICの外部にあった大容量
メモリをASIC内部に取り込み、大規模ロジックと大
容量メモリをオンチップ化して高速化・高機能化を図っ
たASICも現れている。特にオンチップ・メモリの場
合には、ボトルネックと言われてきたロジックとメモリ
間のデータ転送速度を上げて内部処理速度を向上させる
ために、ロジック・メモリ間のデータ線数を多数(数十
〜数百本)とする傾向にある。
【0003】上記ASICの内部構成は、一般的には特
定のシステム固有の制御ロジック部と、この制御ロジッ
ク部に必要とされる内蔵メモリとから成っており、この
ASICのテストを行なう場合には、制御ロジック部と
内蔵メモリとに分けて外部のテスト装置により各々単体
としてのテスト及び両者を総合した実使用状態でのテス
トを行う。
定のシステム固有の制御ロジック部と、この制御ロジッ
ク部に必要とされる内蔵メモリとから成っており、この
ASICのテストを行なう場合には、制御ロジック部と
内蔵メモリとに分けて外部のテスト装置により各々単体
としてのテスト及び両者を総合した実使用状態でのテス
トを行う。
【0004】以下に、外部のテスト装置により内蔵メモ
リを単体としてテストするときのテスト方法について、
図3を参照しながら説明する。図3は従来の半導体集積
回路であるASICの内蔵メモリを単体としてテストす
るときの構成図である。図3において、31,32,3
3はパッド、34,35,36は通常動作時とテスト時
とで接続を切り換える切換スイッチ、37は制御ロジッ
ク部、38は内蔵メモリである。また、S1〜SN,S
Cは通常動作時に供給される信号を示し、S1〜SNは
制御ロジック部37に対する適切な入出力信号(データ
バス,シリアルポート等)であり、SCはクロック等の
適切な入力信号である。また、テスト時には、MCとし
て内蔵メモリ38に対する制御入力信号(例えば、/R
SA入力信号)が入力される。また、制御ロジック部3
7と内蔵メモリ38との間には入出力共用データ線(D
Q11〜1N…)がN本の整数倍だけあり、DQ11〜
1N以降の各々のデータ線についても切換スイッチ及び
パッド(図示せず)が各々あり、テスト時にはDQ11
〜1Nのテストと同時かつ同様の方法でテストされるも
のとする。
リを単体としてテストするときのテスト方法について、
図3を参照しながら説明する。図3は従来の半導体集積
回路であるASICの内蔵メモリを単体としてテストす
るときの構成図である。図3において、31,32,3
3はパッド、34,35,36は通常動作時とテスト時
とで接続を切り換える切換スイッチ、37は制御ロジッ
ク部、38は内蔵メモリである。また、S1〜SN,S
Cは通常動作時に供給される信号を示し、S1〜SNは
制御ロジック部37に対する適切な入出力信号(データ
バス,シリアルポート等)であり、SCはクロック等の
適切な入力信号である。また、テスト時には、MCとし
て内蔵メモリ38に対する制御入力信号(例えば、/R
SA入力信号)が入力される。また、制御ロジック部3
7と内蔵メモリ38との間には入出力共用データ線(D
Q11〜1N…)がN本の整数倍だけあり、DQ11〜
1N以降の各々のデータ線についても切換スイッチ及び
パッド(図示せず)が各々あり、テスト時にはDQ11
〜1Nのテストと同時かつ同様の方法でテストされるも
のとする。
【0005】この従来の半導体集積回路は、通常動作時
とテスト時とで接続を切り換える切換スイッチ34,3
5,36を有し、この切換スイッチ34,35,36
は、通常動作時には、パッド31,32,33と制御ロ
ジック部37とを接続する状態であり、外部のテスト装
置を用いて内蔵メモリ38を単体とみなしてテストする
ときには、パッド31,32,33と内蔵メモリ38と
が接続された図3の状態に切り換えられる。したがっ
て、パッド31,32,33は通常動作時とテスト時と
で共用されており、テスト時には、パッド31,32,
33に印加された信号は、制御ロジック部37とは切り
離され、切換スイッチ34,35,36を通して直接内
蔵メモリ38に入力される。また、内蔵メモリ38から
の出力は、切換スイッチ34,35,36を介して直接
パッド31,32,33から出力され、外部のテスト装
置でテストされる。
とテスト時とで接続を切り換える切換スイッチ34,3
5,36を有し、この切換スイッチ34,35,36
は、通常動作時には、パッド31,32,33と制御ロ
ジック部37とを接続する状態であり、外部のテスト装
置を用いて内蔵メモリ38を単体とみなしてテストする
ときには、パッド31,32,33と内蔵メモリ38と
が接続された図3の状態に切り換えられる。したがっ
て、パッド31,32,33は通常動作時とテスト時と
で共用されており、テスト時には、パッド31,32,
33に印加された信号は、制御ロジック部37とは切り
離され、切換スイッチ34,35,36を通して直接内
蔵メモリ38に入力される。また、内蔵メモリ38から
の出力は、切換スイッチ34,35,36を介して直接
パッド31,32,33から出力され、外部のテスト装
置でテストされる。
【0006】このように、内蔵メモリ38のテスト時に
は、切換スイッチ34,35,36を切り換えることに
より、パッド31,32,33から直接内蔵メモリ38
への書込み・読出しが行われるために、制御ロジック部
37の存在を全く意識せずに、内蔵メモリ38をメモリ
単体とみなしてテストすることができる。
は、切換スイッチ34,35,36を切り換えることに
より、パッド31,32,33から直接内蔵メモリ38
への書込み・読出しが行われるために、制御ロジック部
37の存在を全く意識せずに、内蔵メモリ38をメモリ
単体とみなしてテストすることができる。
【0007】
【発明が解決しようとする課題】しかしながら上記の従
来構成では、制御ロジック部37と内蔵メモリ38との
間のデータ転送速度を上げるために内蔵メモリ38のデ
ータ線数を多数にすれば、多数のデータ線と切換スイッ
チ34,35,36との間の配線が増加するとともにテ
スト時に必要なパッド数も増加するために、データ線数
増加に伴う配線面積の増加や配線の充放電電流の増加が
あり、また、パッド数自身が少ないチップではテスト時
のパッド数が不足するという課題を有する。
来構成では、制御ロジック部37と内蔵メモリ38との
間のデータ転送速度を上げるために内蔵メモリ38のデ
ータ線数を多数にすれば、多数のデータ線と切換スイッ
チ34,35,36との間の配線が増加するとともにテ
スト時に必要なパッド数も増加するために、データ線数
増加に伴う配線面積の増加や配線の充放電電流の増加が
あり、また、パッド数自身が少ないチップではテスト時
のパッド数が不足するという課題を有する。
【0008】本発明は、上記従来の課題を解決するもの
で、制御ロジック部と内蔵メモリとの間のデータ線数が
多数となっても、配線面積増加や充放電電流増加を抑制
できるとともに、パッド数が少ないチップにおいてもテ
スト時のパッド数の不足を解消することができる半導体
集積回路を提供することを目的とする。
で、制御ロジック部と内蔵メモリとの間のデータ線数が
多数となっても、配線面積増加や充放電電流増加を抑制
できるとともに、パッド数が少ないチップにおいてもテ
スト時のパッド数の不足を解消することができる半導体
集積回路を提供することを目的とする。
【0009】
【課題を解決するための手段】請求項1記載の半導体集
積回路は、内蔵メモリと、制御ロジック部と、内蔵メモ
リと制御ロジック部との間を接続する複数のデータ線
と、外部と信号の授受を行うパッドと、シリアルデータ
をパラレルデータに変換して複数のデータ線へ出力する
シリアル/パラレル変換器と、通常時にはパッドを制御
ロジック部に接続しテスト時にはパッドをシリアル/パ
ラレル変換器のシリアルデータ入力端に接続する切換ス
イッチとを備えている。
積回路は、内蔵メモリと、制御ロジック部と、内蔵メモ
リと制御ロジック部との間を接続する複数のデータ線
と、外部と信号の授受を行うパッドと、シリアルデータ
をパラレルデータに変換して複数のデータ線へ出力する
シリアル/パラレル変換器と、通常時にはパッドを制御
ロジック部に接続しテスト時にはパッドをシリアル/パ
ラレル変換器のシリアルデータ入力端に接続する切換ス
イッチとを備えている。
【0010】この構成によれば、内蔵メモリへデータを
書き込むテスト時に、シリアルデータをパッドから入力
すると、切換スイッチを介してシリアル/パラレル変換
器に入力され、そこでパラレルデータに変換されて複数
のデータ線を介して内蔵メモリへ書き込まれる。このよ
うに切換スイッチとデータ線との間にシリアル/パラレ
ル変換器を設け、複数のデータ線に対応したデータをシ
リアルデータとして入力するため、制御ロジック部と内
蔵メモリとの間のデータ線数が多数となっても、データ
線と切換スイッチ間の配線面積増加や充放電電流増加を
抑制することができるとともに、テスト時に使用するパ
ッド数が少なくて済み、パッド数が少ないチップにおけ
るテスト時のパッド数の不足を解消することができる。
書き込むテスト時に、シリアルデータをパッドから入力
すると、切換スイッチを介してシリアル/パラレル変換
器に入力され、そこでパラレルデータに変換されて複数
のデータ線を介して内蔵メモリへ書き込まれる。このよ
うに切換スイッチとデータ線との間にシリアル/パラレ
ル変換器を設け、複数のデータ線に対応したデータをシ
リアルデータとして入力するため、制御ロジック部と内
蔵メモリとの間のデータ線数が多数となっても、データ
線と切換スイッチ間の配線面積増加や充放電電流増加を
抑制することができるとともに、テスト時に使用するパ
ッド数が少なくて済み、パッド数が少ないチップにおけ
るテスト時のパッド数の不足を解消することができる。
【0011】請求項2記載の半導体集積回路は、請求項
1記載の半導体集積回路において、外部から入力される
クロックを周波数変換してシリアル/パラレル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とを特徴とする。このクロック逓倍器を設けたことによ
り、シリアル/パラレル変換器の動作を高速化し、テス
ト時のデータレートを落とさずに効率的テストおよび高
速タイミングでのテストを実施することができる。
1記載の半導体集積回路において、外部から入力される
クロックを周波数変換してシリアル/パラレル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とを特徴とする。このクロック逓倍器を設けたことによ
り、シリアル/パラレル変換器の動作を高速化し、テス
ト時のデータレートを落とさずに効率的テストおよび高
速タイミングでのテストを実施することができる。
【0012】請求項3記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、複数のデータ線からのパラレルデー
タをシリアルデータに変換して出力するパラレル/シリ
アル変換器と、通常時にはパッドを制御ロジック部に接
続しテスト時にはパッドをパラレル/シリアル変換器の
シリアルデータ出力端に接続する切換スイッチとを備え
ている。
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、複数のデータ線からのパラレルデー
タをシリアルデータに変換して出力するパラレル/シリ
アル変換器と、通常時にはパッドを制御ロジック部に接
続しテスト時にはパッドをパラレル/シリアル変換器の
シリアルデータ出力端に接続する切換スイッチとを備え
ている。
【0013】この構成によれば、内蔵メモリからデータ
を読み出すテスト時に、内蔵メモリから読み出した複数
のデータ線上のパラレルデータをパラレル/シリアル変
換器でシリアルデータに変換し、切換スイッチを介して
パッドから出力される。このように切換スイッチとデー
タ線との間にパラレル/シリアル変換器を設け、複数の
データ線のデータをシリアルデータに変換して出力する
ため、制御ロジック部と内蔵メモリとの間のデータ線数
が多数となっても、データ線と切換スイッチ間の配線面
積増加や充放電電流増加を抑制することができるととも
に、テスト時に使用するパッド数が少なくて済み、パッ
ド数が少ないチップにおけるテスト時のパッド数の不足
を解消することができる。
を読み出すテスト時に、内蔵メモリから読み出した複数
のデータ線上のパラレルデータをパラレル/シリアル変
換器でシリアルデータに変換し、切換スイッチを介して
パッドから出力される。このように切換スイッチとデー
タ線との間にパラレル/シリアル変換器を設け、複数の
データ線のデータをシリアルデータに変換して出力する
ため、制御ロジック部と内蔵メモリとの間のデータ線数
が多数となっても、データ線と切換スイッチ間の配線面
積増加や充放電電流増加を抑制することができるととも
に、テスト時に使用するパッド数が少なくて済み、パッ
ド数が少ないチップにおけるテスト時のパッド数の不足
を解消することができる。
【0014】請求項4記載の半導体集積回路は、請求項
3記載の半導体集積回路において、外部から入力される
クロックを周波数変換してパラレル/シリアル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とを特徴とする。このクロック逓倍器を設けたことによ
り、パラレル/シリアル変換器の動作を高速化し、テス
ト時のデータレートを落とさずに効率的テストおよび高
速タイミングでのテストを実施することができる。
3記載の半導体集積回路において、外部から入力される
クロックを周波数変換してパラレル/シリアル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とを特徴とする。このクロック逓倍器を設けたことによ
り、パラレル/シリアル変換器の動作を高速化し、テス
ト時のデータレートを落とさずに効率的テストおよび高
速タイミングでのテストを実施することができる。
【0015】請求項5記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、シリアルデータをパラレルデータに
変換して複数のデータ線へ出力するとともに複数のデー
タ線からのパラレルデータをシリアルデータに変換して
出力する変換器と、通常時にはパッドを制御ロジック部
に接続しテスト時にはパッドを変換器のシリアルデータ
入力端と変換器のシリアルデータ出力端とに切換接続す
る切換スイッチとを備えている。
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、シリアルデータをパラレルデータに
変換して複数のデータ線へ出力するとともに複数のデー
タ線からのパラレルデータをシリアルデータに変換して
出力する変換器と、通常時にはパッドを制御ロジック部
に接続しテスト時にはパッドを変換器のシリアルデータ
入力端と変換器のシリアルデータ出力端とに切換接続す
る切換スイッチとを備えている。
【0016】この構成によれば、内蔵メモリへデータを
書き込むテスト時に、シリアルデータをパッドから入力
すると、切換スイッチを介して変換器に入力され、そこ
でパラレルデータに変換されて複数のデータ線を介して
内蔵メモリへ書き込まれる。また、内蔵メモリからデー
タを読み出すテスト時に、内蔵メモリから読み出した複
数のデータ線上のパラレルデータを変換器でシリアルデ
ータに変換し、切換スイッチを介してパッドから出力さ
れる。このように切換スイッチとデータ線との間にシリ
アル/パラレル変換およびパラレル変換を行う変換器を
設け、複数のデータ線に対応したデータをシリアルデー
タとしてパッドから入力して内蔵メモリへ書き込み、ま
た、複数のデータ線のデータをシリアルデータに変換し
て読み出すため、制御ロジック部と内蔵メモリとの間の
データ線数が多数となっても、データ線と切換スイッチ
間の配線面積増加や充放電電流増加を抑制することがで
きるとともに、テスト時に使用するパッド数が少なくて
済み、パッド数が少ないチップにおけるテスト時のパッ
ド数の不足を解消することができる。
書き込むテスト時に、シリアルデータをパッドから入力
すると、切換スイッチを介して変換器に入力され、そこ
でパラレルデータに変換されて複数のデータ線を介して
内蔵メモリへ書き込まれる。また、内蔵メモリからデー
タを読み出すテスト時に、内蔵メモリから読み出した複
数のデータ線上のパラレルデータを変換器でシリアルデ
ータに変換し、切換スイッチを介してパッドから出力さ
れる。このように切換スイッチとデータ線との間にシリ
アル/パラレル変換およびパラレル変換を行う変換器を
設け、複数のデータ線に対応したデータをシリアルデー
タとしてパッドから入力して内蔵メモリへ書き込み、ま
た、複数のデータ線のデータをシリアルデータに変換し
て読み出すため、制御ロジック部と内蔵メモリとの間の
データ線数が多数となっても、データ線と切換スイッチ
間の配線面積増加や充放電電流増加を抑制することがで
きるとともに、テスト時に使用するパッド数が少なくて
済み、パッド数が少ないチップにおけるテスト時のパッ
ド数の不足を解消することができる。
【0017】請求項6記載の半導体集積回路は、請求項
5記載の半導体集積回路において、外部から入力される
クロックを周波数変換して変換器へ動作クロックとして
供給するクロック逓倍器を設けたことを特徴とする。こ
のクロック逓倍器を設けたことにより、シリアル/パラ
レル変換およびパラレル/シリアル変換を行う変換器の
動作を高速化し、テスト時のデータレートを落とさずに
効率的テストおよび高速タイミングでのテストを実施す
ることができる。
5記載の半導体集積回路において、外部から入力される
クロックを周波数変換して変換器へ動作クロックとして
供給するクロック逓倍器を設けたことを特徴とする。こ
のクロック逓倍器を設けたことにより、シリアル/パラ
レル変換およびパラレル/シリアル変換を行う変換器の
動作を高速化し、テスト時のデータレートを落とさずに
効率的テストおよび高速タイミングでのテストを実施す
ることができる。
【0018】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図1は本発明の実施の
形態の半導体集積回路の構成図である。図1において、
11,12はパッド、13,14は通常動作時とテスト
時とで接続を切り換える切換スイッチ、15はN段シフ
トレジスタ、16はPLL(Phase Locked
Loop)回路18を内蔵した制御ロジック部、17
は内蔵メモリであり、S1,SCは通常動作時に供給さ
れる信号を示す。なお、内蔵メモリ17としては汎用D
RAM、制御ロジック部16としてはクロック同期式の
論理回路を想定する。また、制御ロジック部16と内蔵
メモリ17との間には入出力共用データ線(DQ11〜
1N…)がN本の整数倍だけあり、DQ11〜1N以降
のデータ線についてもデータ線N本単位で1組のN段シ
フトレジスタ及び切換スイッチを設けてパッドに接続し
てあり(図示せず)、テスト時にはDQ11〜1Nのテ
ストと同時かつ同様の方法でテストされるものとする。
て図面を参照しながら説明する。図1は本発明の実施の
形態の半導体集積回路の構成図である。図1において、
11,12はパッド、13,14は通常動作時とテスト
時とで接続を切り換える切換スイッチ、15はN段シフ
トレジスタ、16はPLL(Phase Locked
Loop)回路18を内蔵した制御ロジック部、17
は内蔵メモリであり、S1,SCは通常動作時に供給さ
れる信号を示す。なお、内蔵メモリ17としては汎用D
RAM、制御ロジック部16としてはクロック同期式の
論理回路を想定する。また、制御ロジック部16と内蔵
メモリ17との間には入出力共用データ線(DQ11〜
1N…)がN本の整数倍だけあり、DQ11〜1N以降
のデータ線についてもデータ線N本単位で1組のN段シ
フトレジスタ及び切換スイッチを設けてパッドに接続し
てあり(図示せず)、テスト時にはDQ11〜1Nのテ
ストと同時かつ同様の方法でテストされるものとする。
【0019】この実施の形態の半導体集積回路は、内蔵
メモリ17と、制御ロジック部16と、内蔵メモリ17
と制御ロジック部16との間を接続する複数のデータ線
(DQ11〜1N…)と、外部と信号の授受を行うパッ
ド11,12と、N段シフトレジスタ15と、通常時に
はパッド11を制御ロジック部16に接続しテスト時に
はパッド11をシフトレジスタ15に接続する切換スイ
ッチ13と、通常時にはパッド12を制御ロジック部1
6に接続しテスト時にはパッド12を内蔵メモリ17に
接続する切換スイッチ14とを備えている。さらに、制
御ロジック部16には、外部のテスト装置から入力され
るテストクロックをN逓倍し、N逓倍テストクロックを
出力するPLL回路(クロック逓倍器)18を内蔵して
いる。これは、N段シフトレジスタ15を従来のテスト
時のデータレートのN倍速で動作させるためである。N
段シフトレジスタ15は、内蔵メモリ17へデータを書
き込むテスト時には、シリアル/パラレル変換器として
働き、シリアルデータをパラレルデータに変換してN本
のデータ線へ出力し、内蔵メモリ17からデータを読み
出すテスト時には、パラレル/シリアル変換器として働
き、N本のデータ線からのパラレルデータをシリアルデ
ータに変換して出力する。
メモリ17と、制御ロジック部16と、内蔵メモリ17
と制御ロジック部16との間を接続する複数のデータ線
(DQ11〜1N…)と、外部と信号の授受を行うパッ
ド11,12と、N段シフトレジスタ15と、通常時に
はパッド11を制御ロジック部16に接続しテスト時に
はパッド11をシフトレジスタ15に接続する切換スイ
ッチ13と、通常時にはパッド12を制御ロジック部1
6に接続しテスト時にはパッド12を内蔵メモリ17に
接続する切換スイッチ14とを備えている。さらに、制
御ロジック部16には、外部のテスト装置から入力され
るテストクロックをN逓倍し、N逓倍テストクロックを
出力するPLL回路(クロック逓倍器)18を内蔵して
いる。これは、N段シフトレジスタ15を従来のテスト
時のデータレートのN倍速で動作させるためである。N
段シフトレジスタ15は、内蔵メモリ17へデータを書
き込むテスト時には、シリアル/パラレル変換器として
働き、シリアルデータをパラレルデータに変換してN本
のデータ線へ出力し、内蔵メモリ17からデータを読み
出すテスト時には、パラレル/シリアル変換器として働
き、N本のデータ線からのパラレルデータをシリアルデ
ータに変換して出力する。
【0020】図2は図1のN段シフトレジスタ15の構
成図である。図2において、28,29,30はD型フ
リップフロップ、20は書込み時に書込み制御入力W1
によりオンして1段目のD型フリップフロップ28のD
入力を図1の切換スイッチ13へ接続するトランスファ
ゲート、21は読出し時に読出し制御入力R1 によりオ
ンしてN段目のD型フリップフロップ30のQ出力を図
1の切換スイッチ13へ接続するトランスファゲート、
22,24,26は読出し(パラレル/シリアル変換)
時に読出し制御入力R2 によりオンしてデータ線(DQ
11〜1N)をD型フリップフロップ28,29,30
のプリセット(PR)入力へ接続するためのトランスフ
ァゲート、23,25,27は書込み(シリアル/パラ
レル変換)時に書込み制御入力W2 によりオンしてD型
フリップフロップ28,29,30のQ出力をデータ線
(DQ11〜1N)へ接続するためのトランスファゲー
トである。D型フリップフロップ28,29,30のク
ロック入力には、制御ロジック部16に内蔵されている
PLL回路18で発生したN逓倍テストクロックが供給
される。
成図である。図2において、28,29,30はD型フ
リップフロップ、20は書込み時に書込み制御入力W1
によりオンして1段目のD型フリップフロップ28のD
入力を図1の切換スイッチ13へ接続するトランスファ
ゲート、21は読出し時に読出し制御入力R1 によりオ
ンしてN段目のD型フリップフロップ30のQ出力を図
1の切換スイッチ13へ接続するトランスファゲート、
22,24,26は読出し(パラレル/シリアル変換)
時に読出し制御入力R2 によりオンしてデータ線(DQ
11〜1N)をD型フリップフロップ28,29,30
のプリセット(PR)入力へ接続するためのトランスフ
ァゲート、23,25,27は書込み(シリアル/パラ
レル変換)時に書込み制御入力W2 によりオンしてD型
フリップフロップ28,29,30のQ出力をデータ線
(DQ11〜1N)へ接続するためのトランスファゲー
トである。D型フリップフロップ28,29,30のク
ロック入力には、制御ロジック部16に内蔵されている
PLL回路18で発生したN逓倍テストクロックが供給
される。
【0021】この実施の形態の半導体集積回路におい
て、以下、外部のテスト装置を用いた内蔵メモリ17の
テスト時の動作を主に説明する。まず、通常動作時に
は、切換スイッチ13,14は、パッド11,12と制
御ロジック部16とを接続する状態であり、内蔵メモリ
17をテストするときには、図1に示す接続状態に切り
換えられる。そして、テスト時には、外部のテスト装置
からのテストクロックを、制御ロジック部16にあるP
LL回路18によりN逓倍発振させて、N段シフトレジ
スタ15にN逓倍テストクロックを供給する。なお、テ
スト時に、切換スイッチ14により内蔵メモリ17に直
接接続されるパッド12へは、外部のテスト装置から内
蔵メモリ17に対する制御入力信号(例えば、/RAS
入力信号)MCが供給される。
て、以下、外部のテスト装置を用いた内蔵メモリ17の
テスト時の動作を主に説明する。まず、通常動作時に
は、切換スイッチ13,14は、パッド11,12と制
御ロジック部16とを接続する状態であり、内蔵メモリ
17をテストするときには、図1に示す接続状態に切り
換えられる。そして、テスト時には、外部のテスト装置
からのテストクロックを、制御ロジック部16にあるP
LL回路18によりN逓倍発振させて、N段シフトレジ
スタ15にN逓倍テストクロックを供給する。なお、テ
スト時に、切換スイッチ14により内蔵メモリ17に直
接接続されるパッド12へは、外部のテスト装置から内
蔵メモリ17に対する制御入力信号(例えば、/RAS
入力信号)MCが供給される。
【0022】内蔵メモリ17への書込み時には、外部の
テスト装置で予め従来のテスト時のデータレートのN倍
速としたN組のシリアルデータを、パッド11から切換
スイッチ13を介してN段シフトレジスタ15へN倍速
でシリアル入力する。N段シフトレジスタ15では、書
込み制御入力W1 によりトランスファゲート20をオン
させてN段のD型フリップフロップ28〜30のD入力
へシリアル入力し、書込み制御入力W2 によりトランス
ファゲート23,25,27をオンさせてN本のデータ
線DQ11〜1Nへパラレル転送する。シリアル/パラ
レル変換後にはデータレートが従来のテスト時のデータ
レートとなるため、データ線(DQ11〜1N)N本上
のN個のパラレルデータとして内蔵メモリ17に書き込
む。
テスト装置で予め従来のテスト時のデータレートのN倍
速としたN組のシリアルデータを、パッド11から切換
スイッチ13を介してN段シフトレジスタ15へN倍速
でシリアル入力する。N段シフトレジスタ15では、書
込み制御入力W1 によりトランスファゲート20をオン
させてN段のD型フリップフロップ28〜30のD入力
へシリアル入力し、書込み制御入力W2 によりトランス
ファゲート23,25,27をオンさせてN本のデータ
線DQ11〜1Nへパラレル転送する。シリアル/パラ
レル変換後にはデータレートが従来のテスト時のデータ
レートとなるため、データ線(DQ11〜1N)N本上
のN個のパラレルデータとして内蔵メモリ17に書き込
む。
【0023】内蔵メモリ17からの読出し時には、内蔵
メモリ17からデータ線DQ11〜1Nに出力されたN
個のパラレルデータをN段シフトレジスタ15までパラ
レル転送する。N段シフトレジスタ15では、パラレル
転送されるN個のデータを、読出し制御入力R2 により
トランスファゲート22,24,26をオンさせてD型
フリップフロップ28〜30のプリセット入力へ入力
し、読出し制御入力R1によりトランスファゲート21
をオンさせて切換スイッチ13を介してパッド11へN
組のシリアルデータとして出力される。このように、内
蔵メモリ17からパラレル転送されたN個のデータは、
従来のテスト時のデータレートのN倍速のN組のシリア
ルデータとしてパラレル/シリアル変換され、パッド1
1に読み出され、外部のテスト装置で評価される。これ
は、例えば、外部のテスト装置から適切なテストパター
ン(チェッカボード,ダイアゴナル等)を書き込んだ後
に、読出しを行って、予め外部のテスト装置(テストプ
ログラム)にある期待値と比較することによって評価
(良否の判定)される。
メモリ17からデータ線DQ11〜1Nに出力されたN
個のパラレルデータをN段シフトレジスタ15までパラ
レル転送する。N段シフトレジスタ15では、パラレル
転送されるN個のデータを、読出し制御入力R2 により
トランスファゲート22,24,26をオンさせてD型
フリップフロップ28〜30のプリセット入力へ入力
し、読出し制御入力R1によりトランスファゲート21
をオンさせて切換スイッチ13を介してパッド11へN
組のシリアルデータとして出力される。このように、内
蔵メモリ17からパラレル転送されたN個のデータは、
従来のテスト時のデータレートのN倍速のN組のシリア
ルデータとしてパラレル/シリアル変換され、パッド1
1に読み出され、外部のテスト装置で評価される。これ
は、例えば、外部のテスト装置から適切なテストパター
ン(チェッカボード,ダイアゴナル等)を書き込んだ後
に、読出しを行って、予め外部のテスト装置(テストプ
ログラム)にある期待値と比較することによって評価
(良否の判定)される。
【0024】以上のようにこの実施の形態によれば、切
換スイッチ13とデータ線との間にN段シフトレジスタ
15を設け、内蔵メモリへデータを書き込むテスト時に
は、N本のデータ線に対応したデータを1つのパッド1
1からシリアルデータとして入力し、N段シフトレジス
タ15でパラレルデータに変換して内蔵メモリ17へ書
き込み、また、内蔵メモリ17からデータを読み出すテ
スト時には、N本のデータ線のデータをN段シフトレジ
スタ15でシリアルデータに変換して読み出すため、テ
スト時、使用するパッド11およびそれに接続された切
換スイッチ13の数を従来の1/Nまで削減できるた
め、制御ロジック部16と内蔵メモリ17との間のデー
タ線数が多数となっても、従来の構成のような多数のデ
ータ線と切換スイッチ間の配線面積増加や充放電電流増
加を抑制することができるとともに、テスト時に使用す
るパッド数が少なくて済み、パッド数自身が少ないチッ
プにおけるテスト時のパッド数の不足も解消できる。
換スイッチ13とデータ線との間にN段シフトレジスタ
15を設け、内蔵メモリへデータを書き込むテスト時に
は、N本のデータ線に対応したデータを1つのパッド1
1からシリアルデータとして入力し、N段シフトレジス
タ15でパラレルデータに変換して内蔵メモリ17へ書
き込み、また、内蔵メモリ17からデータを読み出すテ
スト時には、N本のデータ線のデータをN段シフトレジ
スタ15でシリアルデータに変換して読み出すため、テ
スト時、使用するパッド11およびそれに接続された切
換スイッチ13の数を従来の1/Nまで削減できるた
め、制御ロジック部16と内蔵メモリ17との間のデー
タ線数が多数となっても、従来の構成のような多数のデ
ータ線と切換スイッチ間の配線面積増加や充放電電流増
加を抑制することができるとともに、テスト時に使用す
るパッド数が少なくて済み、パッド数自身が少ないチッ
プにおけるテスト時のパッド数の不足も解消できる。
【0025】また、この実施の形態によれば、N段シフ
トレジスタ15において、従来のテスト時のデータレー
トのままのシリアル/パラレル変換またはパラレル/シ
リアル変換を行えば、テスト時のデータレートが1/N
に落ち、テスト時間が増加するため、外部のテスト装置
から入力されたテストクロックをPLL回路18を用い
てN逓倍し、N段シフトレジスタ15をN倍速書込み及
び読出しさせることで、テスト時のデータレートを落と
さずに効率的テスト及び高速タイミングでのテストを実
施することができる。
トレジスタ15において、従来のテスト時のデータレー
トのままのシリアル/パラレル変換またはパラレル/シ
リアル変換を行えば、テスト時のデータレートが1/N
に落ち、テスト時間が増加するため、外部のテスト装置
から入力されたテストクロックをPLL回路18を用い
てN逓倍し、N段シフトレジスタ15をN倍速書込み及
び読出しさせることで、テスト時のデータレートを落と
さずに効率的テスト及び高速タイミングでのテストを実
施することができる。
【0026】なお、上記実施の形態では、シリアル/パ
ラレル変換器とパラレル/シリアル変換器とを兼用する
変換器としてN段シフトレジスタ15を用いており、シ
リアル/パラレル変換器とパラレル/シリアル変換器と
を別々に構成してもよいが、その場合よりも面積増加を
回避できる。
ラレル変換器とパラレル/シリアル変換器とを兼用する
変換器としてN段シフトレジスタ15を用いており、シ
リアル/パラレル変換器とパラレル/シリアル変換器と
を別々に構成してもよいが、その場合よりも面積増加を
回避できる。
【0027】
【発明の効果】請求項1記載の半導体集積回路は、内蔵
メモリと、制御ロジック部と、内蔵メモリと制御ロジッ
ク部との間を接続する複数のデータ線と、外部と信号の
授受を行うパッドと、シリアルデータをパラレルデータ
に変換して複数のデータ線へ出力するシリアル/パラレ
ル変換器と、通常時にはパッドを制御ロジック部に接続
しテスト時にはパッドをシリアル/パラレル変換器のシ
リアルデータ入力端に接続する切換スイッチとを備えて
いる。このように切換スイッチとデータ線との間にシリ
アル/パラレル変換器を設け、内蔵メモリへデータを書
き込むテスト時に、複数のデータ線に対応したデータを
シリアルデータとして入力するため、制御ロジック部と
内蔵メモリとの間のデータ線数が多数となっても、デー
タ線と切換スイッチ間の配線面積増加や充放電電流増加
を抑制することができるとともに、テスト時に使用する
パッド数が少なくて済み、パッド数が少ないチップにお
けるテスト時のパッド数の不足を解消することができ
る。
メモリと、制御ロジック部と、内蔵メモリと制御ロジッ
ク部との間を接続する複数のデータ線と、外部と信号の
授受を行うパッドと、シリアルデータをパラレルデータ
に変換して複数のデータ線へ出力するシリアル/パラレ
ル変換器と、通常時にはパッドを制御ロジック部に接続
しテスト時にはパッドをシリアル/パラレル変換器のシ
リアルデータ入力端に接続する切換スイッチとを備えて
いる。このように切換スイッチとデータ線との間にシリ
アル/パラレル変換器を設け、内蔵メモリへデータを書
き込むテスト時に、複数のデータ線に対応したデータを
シリアルデータとして入力するため、制御ロジック部と
内蔵メモリとの間のデータ線数が多数となっても、デー
タ線と切換スイッチ間の配線面積増加や充放電電流増加
を抑制することができるとともに、テスト時に使用する
パッド数が少なくて済み、パッド数が少ないチップにお
けるテスト時のパッド数の不足を解消することができ
る。
【0028】請求項2記載の半導体集積回路は、請求項
1記載の半導体集積回路において、外部から入力される
クロックを周波数変換してシリアル/パラレル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とにより、シリアル/パラレル変換器の動作を高速化
し、テスト時のデータレートを落とさずに効率的テスト
および高速タイミングでのテストを実施することができ
る。
1記載の半導体集積回路において、外部から入力される
クロックを周波数変換してシリアル/パラレル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とにより、シリアル/パラレル変換器の動作を高速化
し、テスト時のデータレートを落とさずに効率的テスト
および高速タイミングでのテストを実施することができ
る。
【0029】請求項3記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、複数のデータ線からのパラレルデー
タをシリアルデータに変換して出力するパラレル/シリ
アル変換器と、通常時にはパッドを制御ロジック部に接
続しテスト時にはパッドをパラレル/シリアル変換器の
シリアルデータ出力端に接続する切換スイッチとを備え
ている。このように切換スイッチとデータ線との間にパ
ラレル/シリアル変換器を設け、内蔵メモリからデータ
を読み出すテスト時に、複数のデータ線のデータをシリ
アルデータに変換して出力するため、制御ロジック部と
内蔵メモリとの間のデータ線数が多数となっても、デー
タ線と切換スイッチ間の配線面積増加や充放電電流増加
を抑制することができるとともに、テスト時に使用する
パッド数が少なくて済み、パッド数が少ないチップにお
けるテスト時のパッド数の不足を解消することができ
る。
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、複数のデータ線からのパラレルデー
タをシリアルデータに変換して出力するパラレル/シリ
アル変換器と、通常時にはパッドを制御ロジック部に接
続しテスト時にはパッドをパラレル/シリアル変換器の
シリアルデータ出力端に接続する切換スイッチとを備え
ている。このように切換スイッチとデータ線との間にパ
ラレル/シリアル変換器を設け、内蔵メモリからデータ
を読み出すテスト時に、複数のデータ線のデータをシリ
アルデータに変換して出力するため、制御ロジック部と
内蔵メモリとの間のデータ線数が多数となっても、デー
タ線と切換スイッチ間の配線面積増加や充放電電流増加
を抑制することができるとともに、テスト時に使用する
パッド数が少なくて済み、パッド数が少ないチップにお
けるテスト時のパッド数の不足を解消することができ
る。
【0030】請求項4記載の半導体集積回路は、請求項
3記載の半導体集積回路において、外部から入力される
クロックを周波数変換してパラレル/シリアル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とにより、パラレル/シリアル変換器の動作を高速化
し、テスト時のデータレートを落とさずに効率的テスト
および高速タイミングでのテストを実施することができ
る。
3記載の半導体集積回路において、外部から入力される
クロックを周波数変換してパラレル/シリアル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とにより、パラレル/シリアル変換器の動作を高速化
し、テスト時のデータレートを落とさずに効率的テスト
および高速タイミングでのテストを実施することができ
る。
【0031】請求項5記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、シリアルデータをパラレルデータに
変換して複数のデータ線へ出力するとともに複数のデー
タ線からのパラレルデータをシリアルデータに変換して
出力する変換器と、通常時にはパッドを制御ロジック部
に接続しテスト時にはパッドを変換器のシリアルデータ
入力端と変換器のシリアルデータ出力端とに切換接続す
る切換スイッチとを備えている。このように切換スイッ
チとデータ線との間にシリアル/パラレル変換およびパ
ラレル/シリアル変換を行う変換器を設け、内蔵メモリ
へデータを書き込むテスト時に、複数のデータ線に対応
したデータをシリアルデータとしてパッドから入力して
内蔵メモリへ書き込み、また、内蔵メモリからデータを
読み出すテスト時に、複数のデータ線のデータをシリア
ルデータに変換して読み出すため、制御ロジック部と内
蔵メモリとの間のデータ線数が多数となっても、データ
線と切換スイッチ間の配線面積増加や充放電電流増加を
抑制することができるとともに、テスト時に使用するパ
ッド数が少なくて済み、パッド数が少ないチップにおけ
るテスト時のパッド数の不足を解消することができる。
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、シリアルデータをパラレルデータに
変換して複数のデータ線へ出力するとともに複数のデー
タ線からのパラレルデータをシリアルデータに変換して
出力する変換器と、通常時にはパッドを制御ロジック部
に接続しテスト時にはパッドを変換器のシリアルデータ
入力端と変換器のシリアルデータ出力端とに切換接続す
る切換スイッチとを備えている。このように切換スイッ
チとデータ線との間にシリアル/パラレル変換およびパ
ラレル/シリアル変換を行う変換器を設け、内蔵メモリ
へデータを書き込むテスト時に、複数のデータ線に対応
したデータをシリアルデータとしてパッドから入力して
内蔵メモリへ書き込み、また、内蔵メモリからデータを
読み出すテスト時に、複数のデータ線のデータをシリア
ルデータに変換して読み出すため、制御ロジック部と内
蔵メモリとの間のデータ線数が多数となっても、データ
線と切換スイッチ間の配線面積増加や充放電電流増加を
抑制することができるとともに、テスト時に使用するパ
ッド数が少なくて済み、パッド数が少ないチップにおけ
るテスト時のパッド数の不足を解消することができる。
【0032】請求項6記載の半導体集積回路は、請求項
5記載の半導体集積回路において、外部から入力される
クロックを周波数変換して変換器へ動作クロックとして
供給するクロック逓倍器を設けたことにより、シリアル
/パラレル変換およびパラレル/シリアル変換を行う変
換器の動作を高速化し、テスト時のデータレートを落と
さずに効率的テストおよび高速タイミングでのテストを
実施することができる。
5記載の半導体集積回路において、外部から入力される
クロックを周波数変換して変換器へ動作クロックとして
供給するクロック逓倍器を設けたことにより、シリアル
/パラレル変換およびパラレル/シリアル変換を行う変
換器の動作を高速化し、テスト時のデータレートを落と
さずに効率的テストおよび高速タイミングでのテストを
実施することができる。
【図1】本発明の実施の形態の半導体集積回路の構成図
である。
である。
【図2】図1のN段シフトレジスタ15の構成図であ
る。
る。
【図3】従来の半導体集積回路の構成図である。
11 パッド 12 パッド 13 切換スイッチ 14 切換スイッチ 15 N段シフトレジスタ 16 制御ロジック部 17 内蔵メモリ 18 PLL回路 20〜27 トランスファゲート 28〜30 D型フリップフロップ
Claims (6)
- 【請求項1】 内蔵メモリと、制御ロジック部と、前記
内蔵メモリと前記制御ロジック部との間を接続する複数
のデータ線と、外部と信号の授受を行うパッドと、シリ
アルデータをパラレルデータに変換して前記複数のデー
タ線へ出力するシリアル/パラレル変換器と、通常時に
は前記パッドを前記制御ロジック部に接続しテスト時に
は前記パッドを前記シリアル/パラレル変換器のシリア
ルデータ入力端に接続する切換スイッチとを備えた半導
体集積回路。 - 【請求項2】 外部から入力されるクロックを周波数変
換してシリアル/パラレル変換器へ動作クロックとして
供給するクロック逓倍器を設けたことを特徴とする請求
項1記載の半導体集積回路。 - 【請求項3】 内蔵メモリと、制御ロジック部と、前記
内蔵メモリと前記制御ロジック部との間を接続する複数
のデータ線と、外部と信号の授受を行うパッドと、前記
複数のデータ線からのパラレルデータをシリアルデータ
に変換して出力するパラレル/シリアル変換器と、通常
時には前記パッドを前記制御ロジック部に接続しテスト
時には前記パッドを前記パラレル/シリアル変換器のシ
リアルデータ出力端に接続する切換スイッチとを備えた
半導体集積回路。 - 【請求項4】 外部から入力されるクロックを周波数変
換してパラレル/シリアル変換器へ動作クロックとして
供給するクロック逓倍器を設けたことを特徴とする請求
項3記載の半導体集積回路。 - 【請求項5】 内蔵メモリと、制御ロジック部と、前記
内蔵メモリと前記制御ロジック部との間を接続する複数
のデータ線と、外部と信号の授受を行うパッドと、シリ
アルデータをパラレルデータに変換して前記複数のデー
タ線へ出力するとともに前記複数のデータ線からのパラ
レルデータをシリアルデータに変換して出力する変換器
と、通常時には前記パッドを前記制御ロジック部に接続
しテスト時には前記パッドを前記変換器のシリアルデー
タ入力端と前記変換器のシリアルデータ出力端とに切換
接続する切換スイッチとを備えた半導体集積回路。 - 【請求項6】 外部から入力されるクロックを周波数変
換して変換器へ動作クロックとして供給するクロック逓
倍器を設けたことを特徴とする請求項5記載の半導体集
積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9047712A JPH10241391A (ja) | 1997-03-03 | 1997-03-03 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9047712A JPH10241391A (ja) | 1997-03-03 | 1997-03-03 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10241391A true JPH10241391A (ja) | 1998-09-11 |
Family
ID=12782931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9047712A Pending JPH10241391A (ja) | 1997-03-03 | 1997-03-03 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10241391A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010006832A (ko) * | 1999-06-16 | 2001-01-26 | 아끼구사 나오유끼 | 반도체 집적 회로 |
KR100849208B1 (ko) | 2006-10-24 | 2008-07-31 | 삼성전자주식회사 | 링 오실레이터를 구비하는 테스트 회로 및 테스트 방법 |
-
1997
- 1997-03-03 JP JP9047712A patent/JPH10241391A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010006832A (ko) * | 1999-06-16 | 2001-01-26 | 아끼구사 나오유끼 | 반도체 집적 회로 |
KR100849208B1 (ko) | 2006-10-24 | 2008-07-31 | 삼성전자주식회사 | 링 오실레이터를 구비하는 테스트 회로 및 테스트 방법 |
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