JPH10160804A - スキャンセル - Google Patents
スキャンセルInfo
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- JPH10160804A JPH10160804A JP8323717A JP32371796A JPH10160804A JP H10160804 A JPH10160804 A JP H10160804A JP 8323717 A JP8323717 A JP 8323717A JP 32371796 A JP32371796 A JP 32371796A JP H10160804 A JPH10160804 A JP H10160804A
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- delay
- flip
- scan cell
- flop
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Abstract
(57)【要約】
【課題】 動作速度やAC遅延の測定に必要な回路素子
の増加を抑えながら、集積回路チップ全般に亘る平均の
動作速度やAC遅延の大小を把握する。 【解決手段】 選択信号AがL状態であれば、スキャン
セルとして動作する。一方選択信号AがH状態であれ
ば、クロックドインバータI1、I3、I4及びI6の
CK、CKN、CKA、CKNAの信号は、図中に示す
通りとなり、全体としてバッファゲートとして動作し、
動作速度やAC遅延を測定するためのACチェーンの遅
延素子として用いることができる。従ってスキャンセル
をACチェーンの遅延素子としても用いることができ
る。
の増加を抑えながら、集積回路チップ全般に亘る平均の
動作速度やAC遅延の大小を把握する。 【解決手段】 選択信号AがL状態であれば、スキャン
セルとして動作する。一方選択信号AがH状態であれ
ば、クロックドインバータI1、I3、I4及びI6の
CK、CKN、CKA、CKNAの信号は、図中に示す
通りとなり、全体としてバッファゲートとして動作し、
動作速度やAC遅延を測定するためのACチェーンの遅
延素子として用いることができる。従ってスキャンセル
をACチェーンの遅延素子としても用いることができ
る。
Description
【0001】
【発明の属する技術分野】本発明は、フリップフロップ
及びマルチプレクサを備え、テスト対象の通常回路のフ
リップフロップとして用いられる当該スキャンセルのフ
リップフロップに記憶されるデータの変更や読み出しを
行うテストデータアクセス時には、他のスキャンセルと
共に前記フリップフロップを通常の回路接続からシフト
レジスタに、前記マルチプレクサによって接続切り換え
し、シフト動作によって各フリップフロップへ外部から
アクセスするようにしたスキャンセルに係り、特に、動
作速度やAC遅延の測定に必要な回路素子の増加を抑え
ながら、集積回路チップ全般に亘る平均のAC遅延の大
小を把握することができるスキャンセルに関する。
及びマルチプレクサを備え、テスト対象の通常回路のフ
リップフロップとして用いられる当該スキャンセルのフ
リップフロップに記憶されるデータの変更や読み出しを
行うテストデータアクセス時には、他のスキャンセルと
共に前記フリップフロップを通常の回路接続からシフト
レジスタに、前記マルチプレクサによって接続切り換え
し、シフト動作によって各フリップフロップへ外部から
アクセスするようにしたスキャンセルに係り、特に、動
作速度やAC遅延の測定に必要な回路素子の増加を抑え
ながら、集積回路チップ全般に亘る平均のAC遅延の大
小を把握することができるスキャンセルに関する。
【0002】
【従来の技術】集積回路はその仕様によって定められた
範囲の動作速度で動作することが保証される。従って、
このような仕様を満足するために、設計時に考慮したば
らつき範囲内に製造プロセスが入るように管理されてい
る。又このような動作速度の仕様が満足されているか否
か判別する、出荷する集積回路のテストは、例えば仕様
で定められた最高動作速度で正常な回路動作が行われる
か、ロジックテスタを用いテストすることによって行わ
れる。あるいは次に述べるACチェーンを用いたテスト
によって、出荷する集積回路の最高動作速度を予測する
ことによって行われる。
範囲の動作速度で動作することが保証される。従って、
このような仕様を満足するために、設計時に考慮したば
らつき範囲内に製造プロセスが入るように管理されてい
る。又このような動作速度の仕様が満足されているか否
か判別する、出荷する集積回路のテストは、例えば仕様
で定められた最高動作速度で正常な回路動作が行われる
か、ロジックテスタを用いテストすることによって行わ
れる。あるいは次に述べるACチェーンを用いたテスト
によって、出荷する集積回路の最高動作速度を予測する
ことによって行われる。
【0003】特にロジックテスタは、テスト可能な最高
動作速度(最高動作周波数)に限界があったり、最高動
作速度が速いものは非常に高価である。このため、出荷
する集積回路がその動作速度の仕様を満足しているか否
かの判別は、ACチェーンを用いたテストによって行う
のが一般的である。
動作速度(最高動作周波数)に限界があったり、最高動
作速度が速いものは非常に高価である。このため、出荷
する集積回路がその動作速度の仕様を満足しているか否
かの判別は、ACチェーンを用いたテストによって行う
のが一般的である。
【0004】上述のACチェーンは、集積回路の動作速
度が速いか遅いか評価するために、対象となる集積回路
内部に作り込むものであり、例えば図1、図2あるいは
図3に示すようなものがある。ここでH状態やL状態の
信号変化が内部回路を伝達する時間遅れを、AC遅延と
称する。
度が速いか遅いか評価するために、対象となる集積回路
内部に作り込むものであり、例えば図1、図2あるいは
図3に示すようなものがある。ここでH状態やL状態の
信号変化が内部回路を伝達する時間遅れを、AC遅延と
称する。
【0005】図1のACチェーンは最も基本的なもので
ある。ここで、製造プロセス等によってばらつく集積回
路の動作速度やAC遅延の変動に応じて、集積回路に作
り込まれる遅延素子Dの遅延時間も変動する。従って入
力端子PIに入力された信号が出力端子PUへ出力され
るまでの時間を測定することで遅延素子Dの遅延時間を
測定し、該遅延時間によって集積回路の動作速度やAC
遅延を予測することができる。なお入力端子PIから出
力端子PUまでの信号遅延時間が容易に測定できるよう
に、遅延素子Dの遅延時間は設定されている。
ある。ここで、製造プロセス等によってばらつく集積回
路の動作速度やAC遅延の変動に応じて、集積回路に作
り込まれる遅延素子Dの遅延時間も変動する。従って入
力端子PIに入力された信号が出力端子PUへ出力され
るまでの時間を測定することで遅延素子Dの遅延時間を
測定し、該遅延時間によって集積回路の動作速度やAC
遅延を予測することができる。なお入力端子PIから出
力端子PUまでの信号遅延時間が容易に測定できるよう
に、遅延素子Dの遅延時間は設定されている。
【0006】又図2に示すACチェーンは、例えば特開
昭60−79274で示されるものであり、入力端子P
I1へ信号を入力してから一定時間後、次に入力端子P
I2に信号を入力し、フリップフロップFFによって遅
延素子Dの出力信号を取り込む。即ち、入力端子PI1
からフリップフロップFFの入力Dまでの信号遅延時間
と、入力端子PI1へ信号を入力してから次に入力端子
PI2へ信号を入力するまでの時間との大小関係を、入
力端子PI1に入力した信号に従って変化した後の信号
が、正しくフリップフロップFFに取り込まれるか否か
によって判定し、これによって集積回路の動作速度やA
C遅延を把握するようにしている。従って、判定される
集積回路の動作速度やAC遅延はフリップフロップFF
までの回路に依存するため、該判定にバッファB3以降
のばらつきによる測定誤差の影響は除去され、測定精度
が向上される。
昭60−79274で示されるものであり、入力端子P
I1へ信号を入力してから一定時間後、次に入力端子P
I2に信号を入力し、フリップフロップFFによって遅
延素子Dの出力信号を取り込む。即ち、入力端子PI1
からフリップフロップFFの入力Dまでの信号遅延時間
と、入力端子PI1へ信号を入力してから次に入力端子
PI2へ信号を入力するまでの時間との大小関係を、入
力端子PI1に入力した信号に従って変化した後の信号
が、正しくフリップフロップFFに取り込まれるか否か
によって判定し、これによって集積回路の動作速度やA
C遅延を把握するようにしている。従って、判定される
集積回路の動作速度やAC遅延はフリップフロップFF
までの回路に依存するため、該判定にバッファB3以降
のばらつきによる測定誤差の影響は除去され、測定精度
が向上される。
【0007】又図3に示すACチェーンは、特開昭62
−115379に示されるものであり、ゲート(遅延素
子)がN段の遅延素子D1及びM段の遅延素子D2にお
いて、(M>N)とされている。ここで、入力端子PI
に入力された信号が出力端子PU1に出力されるまでの
時間をTnとし、出力端子PU2へ出力されるまでの時
間をTmとすれば、〔(Tm−Tn)/(M−N)〕を
計算することで、集積回路内部のゲート(遅延素子)1
段あたりの遅延時間の平均を正確に求めることができ
る。
−115379に示されるものであり、ゲート(遅延素
子)がN段の遅延素子D1及びM段の遅延素子D2にお
いて、(M>N)とされている。ここで、入力端子PI
に入力された信号が出力端子PU1に出力されるまでの
時間をTnとし、出力端子PU2へ出力されるまでの時
間をTmとすれば、〔(Tm−Tn)/(M−N)〕を
計算することで、集積回路内部のゲート(遅延素子)1
段あたりの遅延時間の平均を正確に求めることができ
る。
【0008】又ACチェーンを用いた集積回路の動作速
度を求める技術に類似したもので、特開昭64−846
57、特開平1−500927、特開平1−18796
8や特開平5−19027では、図4に示すようなリン
グオシレータを用いた回路によって集積回路の動作速度
やAC遅延を求めている。この図4において、入力端子
PI1に信号を入力してから一定時間の後に入力端子P
I2へ信号を入力するようにした場合、集積回路の動作
速度やAC遅延が速いほど、リングオシレータOSCの
発信周波数は高くなり、一定時間に発生されるパルスも
多くなる。従って一定時間でリングオシレータOSCが
発生するパルスの数をカウンタCTでカウントし、カウ
ント値を出力端子PUから読み出すようにすれば、該カ
ウント値によって集積回路の動作速度やAC遅延を予測
することができる。
度を求める技術に類似したもので、特開昭64−846
57、特開平1−500927、特開平1−18796
8や特開平5−19027では、図4に示すようなリン
グオシレータを用いた回路によって集積回路の動作速度
やAC遅延を求めている。この図4において、入力端子
PI1に信号を入力してから一定時間の後に入力端子P
I2へ信号を入力するようにした場合、集積回路の動作
速度やAC遅延が速いほど、リングオシレータOSCの
発信周波数は高くなり、一定時間に発生されるパルスも
多くなる。従って一定時間でリングオシレータOSCが
発生するパルスの数をカウンタCTでカウントし、カウ
ント値を出力端子PUから読み出すようにすれば、該カ
ウント値によって集積回路の動作速度やAC遅延を予測
することができる。
【0009】なお以上に述べたいずれの従来技術におい
ても、遅延素子の具体的な構成については言及されてい
ない。
ても、遅延素子の具体的な構成については言及されてい
ない。
【0010】
【発明が解決しようとする課題】ここで近年では、集積
回路のチップサイズが増大され、又作り込む回路もより
微細化されている。このようにチップサイズが増大する
と、チップ内で動作速度やAC遅延のばらつきが増大す
る。従って前述のACチェーンを集積回路チップの一部
に形成したとしても、このACチェーンの動作速度やA
C遅延は、集積回路チップ全体を代表しなくなる。
回路のチップサイズが増大され、又作り込む回路もより
微細化されている。このようにチップサイズが増大する
と、チップ内で動作速度やAC遅延のばらつきが増大す
る。従って前述のACチェーンを集積回路チップの一部
に形成したとしても、このACチェーンの動作速度やA
C遅延は、集積回路チップ全体を代表しなくなる。
【0011】このような状況から、特開昭63−186
163や特開平4−340738では、集積回路チップ
上に、複数のACチェーンを構成している。
163や特開平4−340738では、集積回路チップ
上に、複数のACチェーンを構成している。
【0012】しかしながらこのように複数のACチェー
ンを構成すると、このために回路素子の数が増大してし
まい、集積度が低下してしまったり、配線の配置の障害
など他の回路構成の障害となってしまう。又回路の動作
速度が向上し、回路素子の遅延時間が短縮されると、A
Cチェーンを構成する遅延素子において必要な遅延時間
を得るために、論理ゲート等の多くの回路素子を要して
しまい、この面でも集積度が低下してしまうという問題
がある。以上に述べたような傾向は集積回路のチップサ
イズが大きくなる程増大する。
ンを構成すると、このために回路素子の数が増大してし
まい、集積度が低下してしまったり、配線の配置の障害
など他の回路構成の障害となってしまう。又回路の動作
速度が向上し、回路素子の遅延時間が短縮されると、A
Cチェーンを構成する遅延素子において必要な遅延時間
を得るために、論理ゲート等の多くの回路素子を要して
しまい、この面でも集積度が低下してしまうという問題
がある。以上に述べたような傾向は集積回路のチップサ
イズが大きくなる程増大する。
【0013】本発明は、前記従来の問題点を解決するべ
くなされたもので、動作速度やAC遅延の測定に必要な
回路素子の増加を抑えながら、集積回路チップ全般に亘
る平均の動作速度やAC遅延の大小を把握することがで
きるスキャンセルを提供することを目的とする。
くなされたもので、動作速度やAC遅延の測定に必要な
回路素子の増加を抑えながら、集積回路チップ全般に亘
る平均の動作速度やAC遅延の大小を把握することがで
きるスキャンセルを提供することを目的とする。
【0014】
【課題を解決するための手段】本発明は、フリップフロ
ップ及びマルチプレクサを備え、テスト対象の通常回路
のフリップフロップとして用いられる当該スキャンセル
のフリップフロップに記憶されるデータの変更や読み出
しを行うテストデータアクセス時には、他のスキャンセ
ルと共に前記フリップフロップを通常の回路接続からシ
フトレジスタに、前記マルチプレクサによって接続切り
換えし、シフト動作によって各フリップフロップへ外部
からアクセスするようにしたスキャンセルにおいて、ス
ルーモードあるいは通常モードを示す動作モード信号を
入力するための端子と、前記テストデータアクセス時
に、前記動作モード信号によって示される前記スルーモ
ードでは、前段から送り込まれたデータを次のスキャン
セルに、所定内部遅延時間の後に直ちに送り込むデータ
スルー機能を実現するための回路とを備えるようにした
ことにより、前記課題を解決したものである。
ップ及びマルチプレクサを備え、テスト対象の通常回路
のフリップフロップとして用いられる当該スキャンセル
のフリップフロップに記憶されるデータの変更や読み出
しを行うテストデータアクセス時には、他のスキャンセ
ルと共に前記フリップフロップを通常の回路接続からシ
フトレジスタに、前記マルチプレクサによって接続切り
換えし、シフト動作によって各フリップフロップへ外部
からアクセスするようにしたスキャンセルにおいて、ス
ルーモードあるいは通常モードを示す動作モード信号を
入力するための端子と、前記テストデータアクセス時
に、前記動作モード信号によって示される前記スルーモ
ードでは、前段から送り込まれたデータを次のスキャン
セルに、所定内部遅延時間の後に直ちに送り込むデータ
スルー機能を実現するための回路とを備えるようにした
ことにより、前記課題を解決したものである。
【0015】又、本発明のスキャンセルにおいて、前記
フリップフロップが複数のクロックドインバータを用い
て構成され、これらクロックドインバータのオン状態あ
るいはオフ状態の制御によって、前記データスルー機能
を実現するために、これらクロックドインバータに供給
する動作状態制御信号回路を備えるようにしたことによ
り、比較的簡単に上述のデータスルー機能を実現したも
のである。
フリップフロップが複数のクロックドインバータを用い
て構成され、これらクロックドインバータのオン状態あ
るいはオフ状態の制御によって、前記データスルー機能
を実現するために、これらクロックドインバータに供給
する動作状態制御信号回路を備えるようにしたことによ
り、比較的簡単に上述のデータスルー機能を実現したも
のである。
【0016】以下、本発明の作用について簡単に説明す
る。
る。
【0017】半導体集積回路やプリント基板に作り込ん
だ回路のテストは、外部に接続するために設けたピンや
端子から、内部の信号状態を設定したりモニタすること
が前提となっている。又限られたピンや端子から内部の
回路に対して、データの変更や読み出しを効果的に行う
ために、スキャンパス方式と呼ばれるテスト方式が知ら
れている。これは、フリップフロップ及びマルチプレク
サを備えたスキャンセルを用い、テスト対象の回路中で
テストデータアクセス時に記憶されるデータの変更や読
み出しを行うフリップフロップについては、該スキャン
セルのフリップフロップを用いるようにする。テストデ
ータアクセス時には、複数のスキャンセルと共にスキャ
ンセルが内蔵するフリップフロップを通常の回路接続か
らシフトレジスタに、該スキャンセルが備えるマルチプ
レクサによって接続切り替えし、シフト動作によってこ
れらスキャンセルのフリップフロップへ外部からアクセ
スする。
だ回路のテストは、外部に接続するために設けたピンや
端子から、内部の信号状態を設定したりモニタすること
が前提となっている。又限られたピンや端子から内部の
回路に対して、データの変更や読み出しを効果的に行う
ために、スキャンパス方式と呼ばれるテスト方式が知ら
れている。これは、フリップフロップ及びマルチプレク
サを備えたスキャンセルを用い、テスト対象の回路中で
テストデータアクセス時に記憶されるデータの変更や読
み出しを行うフリップフロップについては、該スキャン
セルのフリップフロップを用いるようにする。テストデ
ータアクセス時には、複数のスキャンセルと共にスキャ
ンセルが内蔵するフリップフロップを通常の回路接続か
らシフトレジスタに、該スキャンセルが備えるマルチプ
レクサによって接続切り替えし、シフト動作によってこ
れらスキャンセルのフリップフロップへ外部からアクセ
スする。
【0018】本発明ではこのようなスキャンセルをAC
チェーンにも用いるようにしている。従ってACチェー
ンを構成するために必要な新たな回路素子は極僅かであ
り、集積度向上を図ることができる。又このようなスキ
ャンセルは一般に、集積回路チップ全般にわたって各部
に配置されているため、このようなスキャンセルによっ
てACチェーンを構成すれば集積回路チップ全般にわた
る平均の動作速度やAC遅延の大小を把握することがで
きる。従って本発明によれば、動作速度やAC遅延の測
定に必要な回路素子の増加を抑えながら、集積回路チッ
プ全般に亘る平均の動作速度やAC遅延の大小を把握す
ることができる。
チェーンにも用いるようにしている。従ってACチェー
ンを構成するために必要な新たな回路素子は極僅かであ
り、集積度向上を図ることができる。又このようなスキ
ャンセルは一般に、集積回路チップ全般にわたって各部
に配置されているため、このようなスキャンセルによっ
てACチェーンを構成すれば集積回路チップ全般にわた
る平均の動作速度やAC遅延の大小を把握することがで
きる。従って本発明によれば、動作速度やAC遅延の測
定に必要な回路素子の増加を抑えながら、集積回路チッ
プ全般に亘る平均の動作速度やAC遅延の大小を把握す
ることができる。
【0019】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【0020】まず本発明が適用する後述する第1実施形
態及び第2実施形態の前提となっている従来のスキャン
セルは、図5に示すように、マルチプレクサMと、クロ
ックドインバータI1、I3、I4、I6と、インバー
タI2、I5、I7〜I9とによって構成されている。
ここでインバータI2及びクロックドインバータI3に
よって1つのフリップフロップが構成され、インバータ
I5及びクロックドインバータI6によって別のフリッ
プフロップが構成される。又クロックドインバータI
1、I3、I4及びI6、即ち図6に示すクロックドイ
ンバータは、いずれも図7に示すような内部回路となっ
ており、あるいは図8に示すような内部回路となってい
る。ここでこのようなクロックドインバータは、入力Y
がL状態でかつ入力ZがH状態であると、通常のインバ
ータとして動作する。一方該クロックドインバータは入
力YがH状態でかつ入力ZがL状態であると出力Uはハ
イインピーダンス状態となる。
態及び第2実施形態の前提となっている従来のスキャン
セルは、図5に示すように、マルチプレクサMと、クロ
ックドインバータI1、I3、I4、I6と、インバー
タI2、I5、I7〜I9とによって構成されている。
ここでインバータI2及びクロックドインバータI3に
よって1つのフリップフロップが構成され、インバータ
I5及びクロックドインバータI6によって別のフリッ
プフロップが構成される。又クロックドインバータI
1、I3、I4及びI6、即ち図6に示すクロックドイ
ンバータは、いずれも図7に示すような内部回路となっ
ており、あるいは図8に示すような内部回路となってい
る。ここでこのようなクロックドインバータは、入力Y
がL状態でかつ入力ZがH状態であると、通常のインバ
ータとして動作する。一方該クロックドインバータは入
力YがH状態でかつ入力ZがL状態であると出力Uはハ
イインピーダンス状態となる。
【0021】このようなスキャンセルは、例えば図9に
示されるように用いられ、スキャンパス方式のテスト方
式が可能となっている。
示されるように用いられ、スキャンパス方式のテスト方
式が可能となっている。
【0022】スキャンパス方式のテスト方式では、例え
ば図9に示されるようにテスト対象となる回路を回路ブ
ロックBL1〜BL3・・・というように、複数の回路
ブロックに分割し、各回路の入出力部分へスキャンセル
S1、S2・・・を配置するということも行われてい
る。これらスキャンセルS1、S2・・・は、バウンダ
リスキャンレジスタとも呼ばれ、これらによって各回路
ブロックBL1〜BL3・・・を個別に、入力信号の設
定や、出力信号の読み出し(モニタ)を効果的に行うこ
とができる。
ば図9に示されるようにテスト対象となる回路を回路ブ
ロックBL1〜BL3・・・というように、複数の回路
ブロックに分割し、各回路の入出力部分へスキャンセル
S1、S2・・・を配置するということも行われてい
る。これらスキャンセルS1、S2・・・は、バウンダ
リスキャンレジスタとも呼ばれ、これらによって各回路
ブロックBL1〜BL3・・・を個別に、入力信号の設
定や、出力信号の読み出し(モニタ)を効果的に行うこ
とができる。
【0023】ここでスキャンセルS1及びS2を回路ブ
ロックBL1〜BL3に接続される通常のフリップフロ
ップとして用いるシステムデータアクセス時では、選択
信号SELはL状態とされる。一方複数のスキャンセル
のフリップフロップをシフトレジスタとして構成し、デ
ータの変更や読み出しを行うテストデータアクセス時で
は、選択信号SELはH状態とされる。なお本従来例で
はクロック信号CLの立ち上がり時にデータの取り込を
行う。
ロックBL1〜BL3に接続される通常のフリップフロ
ップとして用いるシステムデータアクセス時では、選択
信号SELはL状態とされる。一方複数のスキャンセル
のフリップフロップをシフトレジスタとして構成し、デ
ータの変更や読み出しを行うテストデータアクセス時で
は、選択信号SELはH状態とされる。なお本従来例で
はクロック信号CLの立ち上がり時にデータの取り込を
行う。
【0024】なお、図6に示す入力Y及びZに相当する
端子に入力する信号を互いに入れ替えるように、クロッ
クドインバータI1、I3、I4及びI6のそれぞれで
信号を互いに入れ替えると、クロック信号CLの立ち下
がりでデータを取り込むスキャンセルとなり、後述する
第2実施形態の前提となる従来例となる。
端子に入力する信号を互いに入れ替えるように、クロッ
クドインバータI1、I3、I4及びI6のそれぞれで
信号を互いに入れ替えると、クロック信号CLの立ち下
がりでデータを取り込むスキャンセルとなり、後述する
第2実施形態の前提となる従来例となる。
【0025】ここで図10は、本発明が適用されたスキ
ャンセルの第1実施形態の回路図である。
ャンセルの第1実施形態の回路図である。
【0026】本実施形態は図5等に示した前述の従来例
に対して、選択信号Aを入力するための端子を備えてい
ることと、クロック信号CLに加え選択信号Aに従っ
て、複数のクロックドインバータに供給する制御信号、
即ちクロック信号CK、CKN、CKA、CKNAを発
生する動作状態制御信号回路を備えていることとが異な
る。この動作状態制御信号回路はOR論理ゲートG1及
びインバータI11〜I13によって構成される。又該
動作状態制御信号回路の動作は、図11の真理値表に示
す通りである。
に対して、選択信号Aを入力するための端子を備えてい
ることと、クロック信号CLに加え選択信号Aに従っ
て、複数のクロックドインバータに供給する制御信号、
即ちクロック信号CK、CKN、CKA、CKNAを発
生する動作状態制御信号回路を備えていることとが異な
る。この動作状態制御信号回路はOR論理ゲートG1及
びインバータI11〜I13によって構成される。又該
動作状態制御信号回路の動作は、図11の真理値表に示
す通りである。
【0027】本実施形態の動作について説明すると、ま
ず、選択信号AがL状態(“0”)であると、図11の
真理値表からも明らかなように、図5等に示した前述の
従来例と同様に動作する。即ち、図12に示す通り、ク
ロック信号CKAはクロック信号CKと同じになり、ク
ロック信号CKNAはクロック信号CKNと同じにな
り、図5に示した従来例と同様スキャンセルとしての基
本的な動作を行う。
ず、選択信号AがL状態(“0”)であると、図11の
真理値表からも明らかなように、図5等に示した前述の
従来例と同様に動作する。即ち、図12に示す通り、ク
ロック信号CKAはクロック信号CKと同じになり、ク
ロック信号CKNAはクロック信号CKNと同じにな
り、図5に示した従来例と同様スキャンセルとしての基
本的な動作を行う。
【0028】一方、スルーモードとして選択信号AがH
状態(“1”)となると、クロック信号CLをL状態に
固定すれば図13に示すような回路動作状態となり、又
この回路動作状態は実質的に図14に示す通りとなる。
即ち遅延素子D1やD2から入力された信号はマルチプ
レクサMと、クロックドインバータI1と、インバータ
I2と、クロックドインバータI4とインバータI5と
で遅延され、同じ論理状態で出力Qとして出力される。
あるいは更にインバータI7で遅延され論理が反転され
て、出力Qバーとして出力される。従ってこのように出
力Qや出力Qバーはこのように遅延されて出力されるた
め、スキャンセルをACチェーンの遅延素子、あるいは
該遅延素子の一部として用いることができる。
状態(“1”)となると、クロック信号CLをL状態に
固定すれば図13に示すような回路動作状態となり、又
この回路動作状態は実質的に図14に示す通りとなる。
即ち遅延素子D1やD2から入力された信号はマルチプ
レクサMと、クロックドインバータI1と、インバータ
I2と、クロックドインバータI4とインバータI5と
で遅延され、同じ論理状態で出力Qとして出力される。
あるいは更にインバータI7で遅延され論理が反転され
て、出力Qバーとして出力される。従ってこのように出
力Qや出力Qバーはこのように遅延されて出力されるた
め、スキャンセルをACチェーンの遅延素子、あるいは
該遅延素子の一部として用いることができる。
【0029】なお図15は本実施形態の動作を示すタイ
ムチャートである。時刻t13以前では選択信号AがL
状態で通常モードであり、時刻t11や時刻t12にお
いて、クロック信号CLの立ち上がりでシフトデータ信
号SINの信号が取り込まれ、出力Qの信号が変化す
る。一方時刻t13以降選択信号AがH状態であると、
スルーモードとなり、例えば時刻t15、t16、及び
t17のごとくシフトデータ信号SINが変化すると所
定内部遅延時間の後に出力Qが直ちに変化する。即ち、
マルチプレクサMと、クロックドインバータI1と、イ
ンバータI2と、クロックドインバータI4と、インバ
ータI5との遅延時間の合計である、所定内部遅延時間
の後に直ちに、出力Qとして出力される。あるいは更に
インバータI7の遅延時間を加えた所定内部遅延時間の
後に、該インバータI7で論理が反転されて出力Qバー
として出力される。なおシフトデータ信号SINはこの
場合、動作速度やAC遅延を求めるために用いる信号で
あるが、スキャンセルをシフトレジスタとして動作させ
る場合はシフトデータ信号SINは名称どおりの信号と
なる。
ムチャートである。時刻t13以前では選択信号AがL
状態で通常モードであり、時刻t11や時刻t12にお
いて、クロック信号CLの立ち上がりでシフトデータ信
号SINの信号が取り込まれ、出力Qの信号が変化す
る。一方時刻t13以降選択信号AがH状態であると、
スルーモードとなり、例えば時刻t15、t16、及び
t17のごとくシフトデータ信号SINが変化すると所
定内部遅延時間の後に出力Qが直ちに変化する。即ち、
マルチプレクサMと、クロックドインバータI1と、イ
ンバータI2と、クロックドインバータI4と、インバ
ータI5との遅延時間の合計である、所定内部遅延時間
の後に直ちに、出力Qとして出力される。あるいは更に
インバータI7の遅延時間を加えた所定内部遅延時間の
後に、該インバータI7で論理が反転されて出力Qバー
として出力される。なおシフトデータ信号SINはこの
場合、動作速度やAC遅延を求めるために用いる信号で
あるが、スキャンセルをシフトレジスタとして動作させ
る場合はシフトデータ信号SINは名称どおりの信号と
なる。
【0030】図16は本発明が適用されたスキャンセル
の第2実施形態の回路図である。
の第2実施形態の回路図である。
【0031】本実施形態はクロック信号CLの立ち下が
りにデータの取り込みが内部のフリップフロップに取り
込まれる。前述の図6の入力Y及び入力Zについて、本
実施形態は前述の第1実施形態のものを入れ替えたもの
であり、即ちクロックドインバータI1、I3、I4、
I6それぞれについて、図6の入力Yと入力Zとの信号
を入れ替えたものである。
りにデータの取り込みが内部のフリップフロップに取り
込まれる。前述の図6の入力Y及び入力Zについて、本
実施形態は前述の第1実施形態のものを入れ替えたもの
であり、即ちクロックドインバータI1、I3、I4、
I6それぞれについて、図6の入力Yと入力Zとの信号
を入れ替えたものである。
【0032】又、本実施形態の動作状態制御信号回路は
AND論理ゲートG2と、インバータI14〜I16に
よって構成される。該動作状態制御信号回路の回路動作
は、図17の真理値表に示す通りである。
AND論理ゲートG2と、インバータI14〜I16に
よって構成される。該動作状態制御信号回路の回路動作
は、図17の真理値表に示す通りである。
【0033】又本実施形態の動作について説明すると、
まず、通常モードで、従って選択信号AがL状態である
と、クロック信号CKAはクロック信号CKと同じにな
り、クロック信号CKNAはクロック信号CKNと同じ
になり、回路動作状態は図18に示す通りとなる。従っ
て本実施形態は図5等に示した前述の従来例と同様なス
キャンセルとしての基本的な動作を行う。
まず、通常モードで、従って選択信号AがL状態である
と、クロック信号CKAはクロック信号CKと同じにな
り、クロック信号CKNAはクロック信号CKNと同じ
になり、回路動作状態は図18に示す通りとなる。従っ
て本実施形態は図5等に示した前述の従来例と同様なス
キャンセルとしての基本的な動作を行う。
【0034】次に本実施形態でスルーモードとなり、従
って選択信号AがH状態となると、クロック信号CLが
L状態であれば回路動作は図19に示す通りとなる。こ
の動作状態は即ち、図14の回路と同等となる。従って
遅延素子D1に入力されるシフトデータ信号SINは、
マルチプレクサMと、クロックドインバータI1と、イ
ンバータI2と、クロックドインバータI4と、インバ
ータI5との遅延時間の合計である、所定内部遅延時間
の後に直ちに、出力Qとして出力される。あるいは更に
インバータI7の遅延時間を加えた所定内部遅延時間の
後に、該インバータI7で論理が反転されて出力Qバー
として出力される。従ってこのような動作状態における
スキャンセルは、ACチェーンの遅延素子として用いる
ことができる。なおシフトデータ信号SINはこの場
合、動作速度やAC遅延を求めるために用いる信号であ
るが、スキャンセルをシフトレジスタとして動作させる
場合はシフトデータ信号SINは名称どおりの信号とな
る。
って選択信号AがH状態となると、クロック信号CLが
L状態であれば回路動作は図19に示す通りとなる。こ
の動作状態は即ち、図14の回路と同等となる。従って
遅延素子D1に入力されるシフトデータ信号SINは、
マルチプレクサMと、クロックドインバータI1と、イ
ンバータI2と、クロックドインバータI4と、インバ
ータI5との遅延時間の合計である、所定内部遅延時間
の後に直ちに、出力Qとして出力される。あるいは更に
インバータI7の遅延時間を加えた所定内部遅延時間の
後に、該インバータI7で論理が反転されて出力Qバー
として出力される。従ってこのような動作状態における
スキャンセルは、ACチェーンの遅延素子として用いる
ことができる。なおシフトデータ信号SINはこの場
合、動作速度やAC遅延を求めるために用いる信号であ
るが、スキャンセルをシフトレジスタとして動作させる
場合はシフトデータ信号SINは名称どおりの信号とな
る。
【0035】図20は本実施形態の動作を示すタイムチ
ャートである。このタイムチャートで時刻t13以前は
選択信号AがL状態で従って通常モードであり、クロッ
ク信号CLの立ち下がり毎にシフトデータ信号SINの
論理状態が取り込まれ、これに伴って出力Qが変化す
る。一方時刻t13以後は選択信号AがH状態で従って
スルーモードであり、シフトデータ信号SINの論理状
態が変化すると、例えば時刻t14〜t17の各時刻の
如く所定の内部遅延時間の後に直ちに出力Qの論理状態
が変化する。
ャートである。このタイムチャートで時刻t13以前は
選択信号AがL状態で従って通常モードであり、クロッ
ク信号CLの立ち下がり毎にシフトデータ信号SINの
論理状態が取り込まれ、これに伴って出力Qが変化す
る。一方時刻t13以後は選択信号AがH状態で従って
スルーモードであり、シフトデータ信号SINの論理状
態が変化すると、例えば時刻t14〜t17の各時刻の
如く所定の内部遅延時間の後に直ちに出力Qの論理状態
が変化する。
【0036】以上説明した通り、本発明の第1実施形態
及び第2実施形態によれば、スルーモードではシフトデ
ータ信号SINの論理状態が変化すると所定内部遅延の
後に出力Qや出力Qバーの論理状態が変化し、ACチェ
ーンの遅延回路の遅延素子として用いることができる。
従ってスキャンセルをACチェーンにも利用できるた
め、回路素子の利用効率が向上され、集積度が向上され
る。又スキャンセルは一般に集積回路チップ全般に亘っ
て配置されているため、本実施形態のスキャンセルを用
いて動作速度やAC遅延を測定すれば、集積回路チップ
全般に亘る平均の動作速度やAC遅延の大小を効果的に
把握することができる。
及び第2実施形態によれば、スルーモードではシフトデ
ータ信号SINの論理状態が変化すると所定内部遅延の
後に出力Qや出力Qバーの論理状態が変化し、ACチェ
ーンの遅延回路の遅延素子として用いることができる。
従ってスキャンセルをACチェーンにも利用できるた
め、回路素子の利用効率が向上され、集積度が向上され
る。又スキャンセルは一般に集積回路チップ全般に亘っ
て配置されているため、本実施形態のスキャンセルを用
いて動作速度やAC遅延を測定すれば、集積回路チップ
全般に亘る平均の動作速度やAC遅延の大小を効果的に
把握することができる。
【0037】又本実施形態は前記第1実施形態について
も又第2実施形態についてもスキャンセルを、ハードマ
クロセルとして準備することも可能である。このように
ハードマクロセルとして準備すれば、設計者は従来のス
キャンセルと同様に用いるだけでACチェーンを形成す
ることができ、設計作業能率が良い。又ハードマクロセ
ルとして準備する際、本実施形態の如くクロック系のイ
ンバータやOR論理ゲートGやAND論理ゲートを用い
るようにすれば、これらのゲートが小さい分、全体の回
路面積を縮小することができる。この点については集積
回路チップが大きな場合にも同様である。
も又第2実施形態についてもスキャンセルを、ハードマ
クロセルとして準備することも可能である。このように
ハードマクロセルとして準備すれば、設計者は従来のス
キャンセルと同様に用いるだけでACチェーンを形成す
ることができ、設計作業能率が良い。又ハードマクロセ
ルとして準備する際、本実施形態の如くクロック系のイ
ンバータやOR論理ゲートGやAND論理ゲートを用い
るようにすれば、これらのゲートが小さい分、全体の回
路面積を縮小することができる。この点については集積
回路チップが大きな場合にも同様である。
【0038】
【発明の効果】以上説明した通り、本発明によれば、動
作速度やAC遅延の測定に必要な回路素子の増加を抑え
ながら、集積回路チップ全般に亘る平均の動作速度やA
C遅延の大小を把握することができる。
作速度やAC遅延の測定に必要な回路素子の増加を抑え
ながら、集積回路チップ全般に亘る平均の動作速度やA
C遅延の大小を把握することができる。
【図1】最も基本的な従来のACチェーンの第1例の回
路図
路図
【図2】測定誤差を低減した従来のACチェーンの第2
例の回路図
例の回路図
【図3】ゲート当たりの遅延時間も測定できるようにし
た従来のACチェーンの第3例の回路図
た従来のACチェーンの第3例の回路図
【図4】AC遅延を測定するリングオシレータを用いた
回路の回路図
回路の回路図
【図5】本発明の実施形態の前提となる従来のスキャン
セルの回路図
セルの回路図
【図6】上記スキャンセルに用いられるクロックドイン
バータの回路シンボル記号を示す線図
バータの回路シンボル記号を示す線図
【図7】上記クロックドインバータの第1例の回路図
【図8】前記クロックドインバータの第2例の回路図
【図9】前記スキャンセルの利用形態を示す回路図
【図10】本発明が適用されたスキャンセルの第1実施
形態の回路図
形態の回路図
【図11】上記第1実施形態に用いられる動作状態制御
信号回路の動作を示す真理値表の線図
信号回路の動作を示す真理値表の線図
【図12】前記第1実施形態の通常モードにおける動作
状態を示す回路図
状態を示す回路図
【図13】前記第1実施形態のスルーモードにおける動
作状態を示す回路図
作状態を示す回路図
【図14】前記第1実施形態のスルーモードにおける等
価回路図
価回路図
【図15】前記第1実施形態の動作を示すタイムチャー
ト
ト
【図16】本発明が適用されたスキャンセルの第2実施
形態の回路図
形態の回路図
【図17】上記第2実施形態に用いられる動作状態制御
信号回路の動作を示す真理値表の線図
信号回路の動作を示す真理値表の線図
【図18】前記第2実施形態の通常モードにおける動作
状態を示す回路図
状態を示す回路図
【図19】前記第2実施形態のスルーモードにおける動
作状態を示す回路図
作状態を示す回路図
【図20】前記第2実施形態の動作を示すタイムチャー
ト
ト
PI、PI1、PI2…入力端子 PU、PU1、PU2…出力端子 B、B1〜B3…バッファ D、D1、D2…遅延素子 FF…フリップフロップ OSC…リングオシレータ CT…カウンタ SIN…シフトデータ信号 D0〜D2、X〜Z…入力信号 SEL、A…選択信号 SD1〜SD3…データ信号 CL、CK、CKN、CKA、CKNA…クロック信号 BL1〜BL3…回路ブロック S1、S2…スキャンセル M…マルチプレクサ I1、I3、I4、I6…クロックドインバータ I2、I5、I7〜I16…インバータ G、G1…OR論理ゲート G2…AND論理ゲート TP10〜TP12…PチャネルMOSトランジスタ TN10〜TN12…NチャネルMOSトランジスタ
Claims (2)
- 【請求項1】フリップフロップ及びマルチプレクサを備
え、テスト対象の通常回路のフリップフロップとして用
いられる当該スキャンセルのフリップフロップに記憶さ
れるデータの変更や読み出しを行うテストデータアクセ
ス時には、他のスキャンセルと共に前記フリップフロッ
プを通常の回路接続からシフトレジスタに、前記マルチ
プレクサによって接続切り換えし、シフト動作によって
各フリップフロップへ外部からアクセスするようにした
スキャンセルにおいて、 スルーモードあるいは通常モードを示す動作モード信号
を入力するための端子と、 前記テストデータアクセス時に、前記動作モード信号に
よって示される前記スルーモードでは、前段から送り込
まれたデータを次のスキャンセルに、所定内部遅延時間
の後に直ちに送り込むデータスルー機能を実現するため
の回路とを備えるようにしたことを特徴とするスキャン
セル。 - 【請求項2】請求項1において、 前記フリップフロップが複数のクロックドインバータを
用いて構成され、 これらクロックドインバータのオン状態あるいはオフ状
態の制御によって、前記データスルー機能を実現するた
めに、これらクロックドインバータに供給する動作状態
制御信号回路を備えるようにしたことを特徴とするスキ
ャンセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8323717A JPH10160804A (ja) | 1996-12-04 | 1996-12-04 | スキャンセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8323717A JPH10160804A (ja) | 1996-12-04 | 1996-12-04 | スキャンセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10160804A true JPH10160804A (ja) | 1998-06-19 |
Family
ID=18157824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8323717A Pending JPH10160804A (ja) | 1996-12-04 | 1996-12-04 | スキャンセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10160804A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
US7590900B2 (en) | 2004-10-02 | 2009-09-15 | Samsung Electronics Co., Ltd. | Flip flop circuit & same with scan function |
JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
-
1996
- 1996-12-04 JP JP8323717A patent/JPH10160804A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7590900B2 (en) | 2004-10-02 | 2009-09-15 | Samsung Electronics Co., Ltd. | Flip flop circuit & same with scan function |
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |