JPH10160804A - スキャンセル - Google Patents

Abstract

(57)【要約】 【課題】 動作速度やＡＣ遅延の測定に必要な回路素子
の増加を抑えながら、集積回路チップ全般に亘る平均の
動作速度やＡＣ遅延の大小を把握する。 【解決手段】 選択信号ＡがＬ状態であれば、スキャン
セルとして動作する。一方選択信号ＡがＨ状態であれ
ば、クロックドインバータＩ１、Ｉ３、Ｉ４及びＩ６の
ＣＫ、ＣＫＮ、ＣＫＡ、ＣＫＮＡの信号は、図中に示す
通りとなり、全体としてバッファゲートとして動作し、
動作速度やＡＣ遅延を測定するためのＡＣチェーンの遅
延素子として用いることができる。従ってスキャンセル
をＡＣチェーンの遅延素子としても用いることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップフロップ
及びマルチプレクサを備え、テスト対象の通常回路のフ
リップフロップとして用いられる当該スキャンセルのフ
リップフロップに記憶されるデータの変更や読み出しを
行うテストデータアクセス時には、他のスキャンセルと
共に前記フリップフロップを通常の回路接続からシフト
レジスタに、前記マルチプレクサによって接続切り換え
し、シフト動作によって各フリップフロップへ外部から
アクセスするようにしたスキャンセルに係り、特に、動
作速度やＡＣ遅延の測定に必要な回路素子の増加を抑え
ながら、集積回路チップ全般に亘る平均のＡＣ遅延の大
小を把握することができるスキャンセルに関する。

【０００２】

【従来の技術】集積回路はその仕様によって定められた
範囲の動作速度で動作することが保証される。従って、
このような仕様を満足するために、設計時に考慮したば
らつき範囲内に製造プロセスが入るように管理されてい
る。又このような動作速度の仕様が満足されているか否
か判別する、出荷する集積回路のテストは、例えば仕様
で定められた最高動作速度で正常な回路動作が行われる
か、ロジックテスタを用いテストすることによって行わ
れる。あるいは次に述べるＡＣチェーンを用いたテスト
によって、出荷する集積回路の最高動作速度を予測する
ことによって行われる。

【０００３】特にロジックテスタは、テスト可能な最高
動作速度（最高動作周波数）に限界があったり、最高動
作速度が速いものは非常に高価である。このため、出荷
する集積回路がその動作速度の仕様を満足しているか否
かの判別は、ＡＣチェーンを用いたテストによって行う
のが一般的である。

【０００４】上述のＡＣチェーンは、集積回路の動作速
度が速いか遅いか評価するために、対象となる集積回路
内部に作り込むものであり、例えば図１、図２あるいは
図３に示すようなものがある。ここでＨ状態やＬ状態の
信号変化が内部回路を伝達する時間遅れを、ＡＣ遅延と
称する。

【０００５】図１のＡＣチェーンは最も基本的なもので
ある。ここで、製造プロセス等によってばらつく集積回
路の動作速度やＡＣ遅延の変動に応じて、集積回路に作
り込まれる遅延素子Ｄの遅延時間も変動する。従って入
力端子ＰＩに入力された信号が出力端子ＰＵへ出力され
るまでの時間を測定することで遅延素子Ｄの遅延時間を
測定し、該遅延時間によって集積回路の動作速度やＡＣ
遅延を予測することができる。なお入力端子ＰＩから出
力端子ＰＵまでの信号遅延時間が容易に測定できるよう
に、遅延素子Ｄの遅延時間は設定されている。

【０００６】又図２に示すＡＣチェーンは、例えば特開
昭６０−７９２７４で示されるものであり、入力端子Ｐ
Ｉ１へ信号を入力してから一定時間後、次に入力端子Ｐ
Ｉ２に信号を入力し、フリップフロップＦＦによって遅
延素子Ｄの出力信号を取り込む。即ち、入力端子ＰＩ１
からフリップフロップＦＦの入力Ｄまでの信号遅延時間
と、入力端子ＰＩ１へ信号を入力してから次に入力端子
ＰＩ２へ信号を入力するまでの時間との大小関係を、入
力端子ＰＩ１に入力した信号に従って変化した後の信号
が、正しくフリップフロップＦＦに取り込まれるか否か
によって判定し、これによって集積回路の動作速度やＡ
Ｃ遅延を把握するようにしている。従って、判定される
集積回路の動作速度やＡＣ遅延はフリップフロップＦＦ
までの回路に依存するため、該判定にバッファＢ３以降
のばらつきによる測定誤差の影響は除去され、測定精度
が向上される。

【０００７】又図３に示すＡＣチェーンは、特開昭６２
−１１５３７９に示されるものであり、ゲート（遅延素
子）がＮ段の遅延素子Ｄ１及びＭ段の遅延素子Ｄ２にお
いて、（Ｍ＞Ｎ）とされている。ここで、入力端子ＰＩ
に入力された信号が出力端子ＰＵ１に出力されるまでの
時間をＴｎとし、出力端子ＰＵ２へ出力されるまでの時
間をＴｍとすれば、〔（Ｔｍ−Ｔｎ）／（Ｍ−Ｎ）〕を
計算することで、集積回路内部のゲート（遅延素子）１
段あたりの遅延時間の平均を正確に求めることができ
る。

【０００８】又ＡＣチェーンを用いた集積回路の動作速
度を求める技術に類似したもので、特開昭６４−８４６
５７、特開平１−５００９２７、特開平１−１８７９６
８や特開平５−１９０２７では、図４に示すようなリン
グオシレータを用いた回路によって集積回路の動作速度
やＡＣ遅延を求めている。この図４において、入力端子
ＰＩ１に信号を入力してから一定時間の後に入力端子Ｐ
Ｉ２へ信号を入力するようにした場合、集積回路の動作
速度やＡＣ遅延が速いほど、リングオシレータＯＳＣの
発信周波数は高くなり、一定時間に発生されるパルスも
多くなる。従って一定時間でリングオシレータＯＳＣが
発生するパルスの数をカウンタＣＴでカウントし、カウ
ント値を出力端子ＰＵから読み出すようにすれば、該カ
ウント値によって集積回路の動作速度やＡＣ遅延を予測
することができる。

【０００９】なお以上に述べたいずれの従来技術におい
ても、遅延素子の具体的な構成については言及されてい
ない。

【００１０】

【発明が解決しようとする課題】ここで近年では、集積
回路のチップサイズが増大され、又作り込む回路もより
微細化されている。このようにチップサイズが増大する
と、チップ内で動作速度やＡＣ遅延のばらつきが増大す
る。従って前述のＡＣチェーンを集積回路チップの一部
に形成したとしても、このＡＣチェーンの動作速度やＡ
Ｃ遅延は、集積回路チップ全体を代表しなくなる。

【００１１】このような状況から、特開昭６３−１８６
１６３や特開平４−３４０７３８では、集積回路チップ
上に、複数のＡＣチェーンを構成している。

【００１２】しかしながらこのように複数のＡＣチェー
ンを構成すると、このために回路素子の数が増大してし
まい、集積度が低下してしまったり、配線の配置の障害
など他の回路構成の障害となってしまう。又回路の動作
速度が向上し、回路素子の遅延時間が短縮されると、Ａ
Ｃチェーンを構成する遅延素子において必要な遅延時間
を得るために、論理ゲート等の多くの回路素子を要して
しまい、この面でも集積度が低下してしまうという問題
がある。以上に述べたような傾向は集積回路のチップサ
イズが大きくなる程増大する。

【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、動作速度やＡＣ遅延の測定に必要な
回路素子の増加を抑えながら、集積回路チップ全般に亘
る平均の動作速度やＡＣ遅延の大小を把握することがで
きるスキャンセルを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、フリップフロ
ップ及びマルチプレクサを備え、テスト対象の通常回路
のフリップフロップとして用いられる当該スキャンセル
のフリップフロップに記憶されるデータの変更や読み出
しを行うテストデータアクセス時には、他のスキャンセ
ルと共に前記フリップフロップを通常の回路接続からシ
フトレジスタに、前記マルチプレクサによって接続切り
換えし、シフト動作によって各フリップフロップへ外部
からアクセスするようにしたスキャンセルにおいて、ス
ルーモードあるいは通常モードを示す動作モード信号を
入力するための端子と、前記テストデータアクセス時
に、前記動作モード信号によって示される前記スルーモ
ードでは、前段から送り込まれたデータを次のスキャン
セルに、所定内部遅延時間の後に直ちに送り込むデータ
スルー機能を実現するための回路とを備えるようにした
ことにより、前記課題を解決したものである。

【００１５】又、本発明のスキャンセルにおいて、前記
フリップフロップが複数のクロックドインバータを用い
て構成され、これらクロックドインバータのオン状態あ
るいはオフ状態の制御によって、前記データスルー機能
を実現するために、これらクロックドインバータに供給
する動作状態制御信号回路を備えるようにしたことによ
り、比較的簡単に上述のデータスルー機能を実現したも
のである。

【００１６】以下、本発明の作用について簡単に説明す
る。

【００１７】半導体集積回路やプリント基板に作り込ん
だ回路のテストは、外部に接続するために設けたピンや
端子から、内部の信号状態を設定したりモニタすること
が前提となっている。又限られたピンや端子から内部の
回路に対して、データの変更や読み出しを効果的に行う
ために、スキャンパス方式と呼ばれるテスト方式が知ら
れている。これは、フリップフロップ及びマルチプレク
サを備えたスキャンセルを用い、テスト対象の回路中で
テストデータアクセス時に記憶されるデータの変更や読
み出しを行うフリップフロップについては、該スキャン
セルのフリップフロップを用いるようにする。テストデ
ータアクセス時には、複数のスキャンセルと共にスキャ
ンセルが内蔵するフリップフロップを通常の回路接続か
らシフトレジスタに、該スキャンセルが備えるマルチプ
レクサによって接続切り替えし、シフト動作によってこ
れらスキャンセルのフリップフロップへ外部からアクセ
スする。

【００１８】本発明ではこのようなスキャンセルをＡＣ
チェーンにも用いるようにしている。従ってＡＣチェー
ンを構成するために必要な新たな回路素子は極僅かであ
り、集積度向上を図ることができる。又このようなスキ
ャンセルは一般に、集積回路チップ全般にわたって各部
に配置されているため、このようなスキャンセルによっ
てＡＣチェーンを構成すれば集積回路チップ全般にわた
る平均の動作速度やＡＣ遅延の大小を把握することがで
きる。従って本発明によれば、動作速度やＡＣ遅延の測
定に必要な回路素子の増加を抑えながら、集積回路チッ
プ全般に亘る平均の動作速度やＡＣ遅延の大小を把握す
ることができる。

【００１９】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００２０】まず本発明が適用する後述する第１実施形
態及び第２実施形態の前提となっている従来のスキャン
セルは、図５に示すように、マルチプレクサＭと、クロ
ックドインバータＩ１、Ｉ３、Ｉ４、Ｉ６と、インバー
タＩ２、Ｉ５、Ｉ７〜Ｉ９とによって構成されている。
ここでインバータＩ２及びクロックドインバータＩ３に
よって１つのフリップフロップが構成され、インバータ
Ｉ５及びクロックドインバータＩ６によって別のフリッ
プフロップが構成される。又クロックドインバータＩ
１、Ｉ３、Ｉ４及びＩ６、即ち図６に示すクロックドイ
ンバータは、いずれも図７に示すような内部回路となっ
ており、あるいは図８に示すような内部回路となってい
る。ここでこのようなクロックドインバータは、入力Ｙ
がＬ状態でかつ入力ＺがＨ状態であると、通常のインバ
ータとして動作する。一方該クロックドインバータは入
力ＹがＨ状態でかつ入力ＺがＬ状態であると出力Ｕはハ
イインピーダンス状態となる。

【００２１】このようなスキャンセルは、例えば図９に
示されるように用いられ、スキャンパス方式のテスト方
式が可能となっている。

【００２２】スキャンパス方式のテスト方式では、例え
ば図９に示されるようにテスト対象となる回路を回路ブ
ロックＢＬ１〜ＢＬ３・・・というように、複数の回路
ブロックに分割し、各回路の入出力部分へスキャンセル
Ｓ１、Ｓ２・・・を配置するということも行われてい
る。これらスキャンセルＳ１、Ｓ２・・・は、バウンダ
リスキャンレジスタとも呼ばれ、これらによって各回路
ブロックＢＬ１〜ＢＬ３・・・を個別に、入力信号の設
定や、出力信号の読み出し（モニタ）を効果的に行うこ
とができる。

【００２３】ここでスキャンセルＳ１及びＳ２を回路ブ
ロックＢＬ１〜ＢＬ３に接続される通常のフリップフロ
ップとして用いるシステムデータアクセス時では、選択
信号ＳＥＬはＬ状態とされる。一方複数のスキャンセル
のフリップフロップをシフトレジスタとして構成し、デ
ータの変更や読み出しを行うテストデータアクセス時で
は、選択信号ＳＥＬはＨ状態とされる。なお本従来例で
はクロック信号ＣＬの立ち上がり時にデータの取り込を
行う。

【００２４】なお、図６に示す入力Ｙ及びＺに相当する
端子に入力する信号を互いに入れ替えるように、クロッ
クドインバータＩ１、Ｉ３、Ｉ４及びＩ６のそれぞれで
信号を互いに入れ替えると、クロック信号ＣＬの立ち下
がりでデータを取り込むスキャンセルとなり、後述する
第２実施形態の前提となる従来例となる。

【００２５】ここで図１０は、本発明が適用されたスキ
ャンセルの第１実施形態の回路図である。

【００２６】本実施形態は図５等に示した前述の従来例
に対して、選択信号Ａを入力するための端子を備えてい
ることと、クロック信号ＣＬに加え選択信号Ａに従っ
て、複数のクロックドインバータに供給する制御信号、
即ちクロック信号ＣＫ、ＣＫＮ、ＣＫＡ、ＣＫＮＡを発
生する動作状態制御信号回路を備えていることとが異な
る。この動作状態制御信号回路はＯＲ論理ゲートＧ１及
びインバータＩ１１〜Ｉ１３によって構成される。又該
動作状態制御信号回路の動作は、図１１の真理値表に示
す通りである。

【００２７】本実施形態の動作について説明すると、ま
ず、選択信号ＡがＬ状態（“０”）であると、図１１の
真理値表からも明らかなように、図５等に示した前述の
従来例と同様に動作する。即ち、図１２に示す通り、ク
ロック信号ＣＫＡはクロック信号ＣＫと同じになり、ク
ロック信号ＣＫＮＡはクロック信号ＣＫＮと同じにな
り、図５に示した従来例と同様スキャンセルとしての基
本的な動作を行う。

【００２８】一方、スルーモードとして選択信号ＡがＨ
状態（“１”）となると、クロック信号ＣＬをＬ状態に
固定すれば図１３に示すような回路動作状態となり、又
この回路動作状態は実質的に図１４に示す通りとなる。
即ち遅延素子Ｄ１やＤ２から入力された信号はマルチプ
レクサＭと、クロックドインバータＩ１と、インバータ
Ｉ２と、クロックドインバータＩ４とインバータＩ５と
で遅延され、同じ論理状態で出力Ｑとして出力される。
あるいは更にインバータＩ７で遅延され論理が反転され
て、出力Ｑバーとして出力される。従ってこのように出
力Ｑや出力Ｑバーはこのように遅延されて出力されるた
め、スキャンセルをＡＣチェーンの遅延素子、あるいは
該遅延素子の一部として用いることができる。

【００２９】なお図１５は本実施形態の動作を示すタイ
ムチャートである。時刻ｔ１３以前では選択信号ＡがＬ
状態で通常モードであり、時刻ｔ１１や時刻ｔ１２にお
いて、クロック信号ＣＬの立ち上がりでシフトデータ信
号ＳＩＮの信号が取り込まれ、出力Ｑの信号が変化す
る。一方時刻ｔ１３以降選択信号ＡがＨ状態であると、
スルーモードとなり、例えば時刻ｔ１５、ｔ１６、及び
ｔ１７のごとくシフトデータ信号ＳＩＮが変化すると所
定内部遅延時間の後に出力Ｑが直ちに変化する。即ち、
マルチプレクサＭと、クロックドインバータＩ１と、イ
ンバータＩ２と、クロックドインバータＩ４と、インバ
ータＩ５との遅延時間の合計である、所定内部遅延時間
の後に直ちに、出力Ｑとして出力される。あるいは更に
インバータＩ７の遅延時間を加えた所定内部遅延時間の
後に、該インバータＩ７で論理が反転されて出力Ｑバー
として出力される。なおシフトデータ信号ＳＩＮはこの
場合、動作速度やＡＣ遅延を求めるために用いる信号で
あるが、スキャンセルをシフトレジスタとして動作させ
る場合はシフトデータ信号ＳＩＮは名称どおりの信号と
なる。

【００３０】図１６は本発明が適用されたスキャンセル
の第２実施形態の回路図である。

【００３１】本実施形態はクロック信号ＣＬの立ち下が
りにデータの取り込みが内部のフリップフロップに取り
込まれる。前述の図６の入力Ｙ及び入力Ｚについて、本
実施形態は前述の第１実施形態のものを入れ替えたもの
であり、即ちクロックドインバータＩ１、Ｉ３、Ｉ４、
Ｉ６それぞれについて、図６の入力Ｙと入力Ｚとの信号
を入れ替えたものである。

【００３２】又、本実施形態の動作状態制御信号回路は
ＡＮＤ論理ゲートＧ２と、インバータＩ１４〜Ｉ１６に
よって構成される。該動作状態制御信号回路の回路動作
は、図１７の真理値表に示す通りである。

【００３３】又本実施形態の動作について説明すると、
まず、通常モードで、従って選択信号ＡがＬ状態である
と、クロック信号ＣＫＡはクロック信号ＣＫと同じにな
り、クロック信号ＣＫＮＡはクロック信号ＣＫＮと同じ
になり、回路動作状態は図１８に示す通りとなる。従っ
て本実施形態は図５等に示した前述の従来例と同様なス
キャンセルとしての基本的な動作を行う。

【００３４】次に本実施形態でスルーモードとなり、従
って選択信号ＡがＨ状態となると、クロック信号ＣＬが
Ｌ状態であれば回路動作は図１９に示す通りとなる。こ
の動作状態は即ち、図１４の回路と同等となる。従って
遅延素子Ｄ１に入力されるシフトデータ信号ＳＩＮは、
マルチプレクサＭと、クロックドインバータＩ１と、イ
ンバータＩ２と、クロックドインバータＩ４と、インバ
ータＩ５との遅延時間の合計である、所定内部遅延時間
の後に直ちに、出力Ｑとして出力される。あるいは更に
インバータＩ７の遅延時間を加えた所定内部遅延時間の
後に、該インバータＩ７で論理が反転されて出力Ｑバー
として出力される。従ってこのような動作状態における
スキャンセルは、ＡＣチェーンの遅延素子として用いる
ことができる。なおシフトデータ信号ＳＩＮはこの場
合、動作速度やＡＣ遅延を求めるために用いる信号であ
るが、スキャンセルをシフトレジスタとして動作させる
場合はシフトデータ信号ＳＩＮは名称どおりの信号とな
る。

【００３５】図２０は本実施形態の動作を示すタイムチ
ャートである。このタイムチャートで時刻ｔ１３以前は
選択信号ＡがＬ状態で従って通常モードであり、クロッ
ク信号ＣＬの立ち下がり毎にシフトデータ信号ＳＩＮの
論理状態が取り込まれ、これに伴って出力Ｑが変化す
る。一方時刻ｔ１３以後は選択信号ＡがＨ状態で従って
スルーモードであり、シフトデータ信号ＳＩＮの論理状
態が変化すると、例えば時刻ｔ１４〜ｔ１７の各時刻の
如く所定の内部遅延時間の後に直ちに出力Ｑの論理状態
が変化する。

【００３６】以上説明した通り、本発明の第１実施形態
及び第２実施形態によれば、スルーモードではシフトデ
ータ信号ＳＩＮの論理状態が変化すると所定内部遅延の
後に出力Ｑや出力Ｑバーの論理状態が変化し、ＡＣチェ
ーンの遅延回路の遅延素子として用いることができる。
従ってスキャンセルをＡＣチェーンにも利用できるた
め、回路素子の利用効率が向上され、集積度が向上され
る。又スキャンセルは一般に集積回路チップ全般に亘っ
て配置されているため、本実施形態のスキャンセルを用
いて動作速度やＡＣ遅延を測定すれば、集積回路チップ
全般に亘る平均の動作速度やＡＣ遅延の大小を効果的に
把握することができる。

【００３７】又本実施形態は前記第１実施形態について
も又第２実施形態についてもスキャンセルを、ハードマ
クロセルとして準備することも可能である。このように
ハードマクロセルとして準備すれば、設計者は従来のス
キャンセルと同様に用いるだけでＡＣチェーンを形成す
ることができ、設計作業能率が良い。又ハードマクロセ
ルとして準備する際、本実施形態の如くクロック系のイ
ンバータやＯＲ論理ゲートＧやＡＮＤ論理ゲートを用い
るようにすれば、これらのゲートが小さい分、全体の回
路面積を縮小することができる。この点については集積
回路チップが大きな場合にも同様である。

【００３８】

【発明の効果】以上説明した通り、本発明によれば、動
作速度やＡＣ遅延の測定に必要な回路素子の増加を抑え
ながら、集積回路チップ全般に亘る平均の動作速度やＡ
Ｃ遅延の大小を把握することができる。

【図面の簡単な説明】

【図１】最も基本的な従来のＡＣチェーンの第１例の回
路図

【図２】測定誤差を低減した従来のＡＣチェーンの第２
例の回路図

【図３】ゲート当たりの遅延時間も測定できるようにし
た従来のＡＣチェーンの第３例の回路図

【図４】ＡＣ遅延を測定するリングオシレータを用いた
回路の回路図

【図５】本発明の実施形態の前提となる従来のスキャン
セルの回路図

【図６】上記スキャンセルに用いられるクロックドイン
バータの回路シンボル記号を示す線図

【図７】上記クロックドインバータの第１例の回路図

【図８】前記クロックドインバータの第２例の回路図

【図９】前記スキャンセルの利用形態を示す回路図

【図１０】本発明が適用されたスキャンセルの第１実施
形態の回路図

【図１１】上記第１実施形態に用いられる動作状態制御
信号回路の動作を示す真理値表の線図

【図１２】前記第１実施形態の通常モードにおける動作
状態を示す回路図

【図１３】前記第１実施形態のスルーモードにおける動
作状態を示す回路図

【図１４】前記第１実施形態のスルーモードにおける等
価回路図

【図１５】前記第１実施形態の動作を示すタイムチャー
ト

【図１６】本発明が適用されたスキャンセルの第２実施
形態の回路図

【図１７】上記第２実施形態に用いられる動作状態制御
信号回路の動作を示す真理値表の線図

【図１８】前記第２実施形態の通常モードにおける動作
状態を示す回路図

【図１９】前記第２実施形態のスルーモードにおける動
作状態を示す回路図

【図２０】前記第２実施形態の動作を示すタイムチャー
ト

【符号の説明】

ＰＩ、ＰＩ１、ＰＩ２…入力端子 ＰＵ、ＰＵ１、ＰＵ２…出力端子 Ｂ、Ｂ１〜Ｂ３…バッファ Ｄ、Ｄ１、Ｄ２…遅延素子 ＦＦ…フリップフロップ ＯＳＣ…リングオシレータ ＣＴ…カウンタ ＳＩＮ…シフトデータ信号 Ｄ０〜Ｄ２、Ｘ〜Ｚ…入力信号 ＳＥＬ、Ａ…選択信号 ＳＤ１〜ＳＤ３…データ信号 ＣＬ、ＣＫ、ＣＫＮ、ＣＫＡ、ＣＫＮＡ…クロック信号 ＢＬ１〜ＢＬ３…回路ブロック Ｓ１、Ｓ２…スキャンセル Ｍ…マルチプレクサ Ｉ１、Ｉ３、Ｉ４、Ｉ６…クロックドインバータ Ｉ２、Ｉ５、Ｉ７〜Ｉ１６…インバータ Ｇ、Ｇ１…ＯＲ論理ゲート Ｇ２…ＡＮＤ論理ゲート ＴＰ１０〜ＴＰ１２…ＰチャネルＭＯＳトランジスタ ＴＮ１０〜ＴＮ１２…ＮチャネルＭＯＳトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】フリップフロップ及びマルチプレクサを備
   え、テスト対象の通常回路のフリップフロップとして用
   いられる当該スキャンセルのフリップフロップに記憶さ
   れるデータの変更や読み出しを行うテストデータアクセ
   ス時には、他のスキャンセルと共に前記フリップフロッ
   プを通常の回路接続からシフトレジスタに、前記マルチ
   プレクサによって接続切り換えし、シフト動作によって
   各フリップフロップへ外部からアクセスするようにした
   スキャンセルにおいて、 スルーモードあるいは通常モードを示す動作モード信号
   を入力するための端子と、 前記テストデータアクセス時に、前記動作モード信号に
   よって示される前記スルーモードでは、前段から送り込
   まれたデータを次のスキャンセルに、所定内部遅延時間
   の後に直ちに送り込むデータスルー機能を実現するため
   の回路とを備えるようにしたことを特徴とするスキャン
   セル。
2. 【請求項２】請求項１において、 前記フリップフロップが複数のクロックドインバータを
   用いて構成され、 これらクロックドインバータのオン状態あるいはオフ状
   態の制御によって、前記データスルー機能を実現するた
   めに、これらクロックドインバータに供給する動作状態
   制御信号回路を備えるようにしたことを特徴とするスキ
   ャンセル。