KR20210007386A - 모니터링 회로 및 반도체 장치 - Google Patents

모니터링 회로 및 반도체 장치 Download PDF

Info

Publication number
KR20210007386A
KR20210007386A KR1020190083760A KR20190083760A KR20210007386A KR 20210007386 A KR20210007386 A KR 20210007386A KR 1020190083760 A KR1020190083760 A KR 1020190083760A KR 20190083760 A KR20190083760 A KR 20190083760A KR 20210007386 A KR20210007386 A KR 20210007386A
Authority
KR
South Korea
Prior art keywords
threshold voltage
oscillation
circuit
oscillation signal
voltage level
Prior art date
Application number
KR1020190083760A
Other languages
English (en)
Inventor
김태평
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190083760A priority Critical patent/KR20210007386A/ko
Priority to US16/736,249 priority patent/US11287469B2/en
Priority to CN202010070215.6A priority patent/CN112285515A/zh
Publication of KR20210007386A publication Critical patent/KR20210007386A/ko
Priority to US17/673,029 priority patent/US11579188B2/en
Priority to US18/097,281 priority patent/US11921153B2/en
Priority to US18/426,339 priority patent/US20240168086A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 실시예들은 모니터링 회로 및 반도체 장치에 관한 것으로서, 더욱 상세하게는, 문턱전압 레벨에 따른 라이징 특성 또는 폴링 특성을 갖는 발진 신호를 발생시키는 발진 회로와, 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함하는 모니터링 회로와, 모니터링 회로를 포함하는 반도체 장치에 관한 것이다.

Description

모니터링 회로 및 반도체 장치{MONITORING CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명의 실시예들은 모니터링 회로 및 반도체 장치에 관한 것이다.
반도체 공정을 통해 제작되는 반도체 장치는 다양한 요인에 의해 정상 동작을 하지 않거나 불량이 발생할 수 있다. 이에, 반도체 공정 시, 반도체 장치의 불량을 확인하고 있으나, 그 정확도가 높지 않거나, 확인하는데 너무 긴 시간이 걸리는 문제점이 있어왔다. 또한, 종래의 확인 방식으로는, 기판에서 만들어지는 많은 반도체 장치들에 대하여 개별적인 불량 여부를 확인할 수 없는 문제점이 있어왔다.
본 발명의 실시예들은 반도체 장치의 불량을 정확하고 신속하게 파악할 수 있는 모니터링 회로를 제공할 수 있다.
또한, 본 발명의 실시예들은 자신의 상태, 성능 또는 특성 등을 스스로 모니터링 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들은 자신의 제작 공정(Process)을 스스로 모니터링 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들은 반도체 공정을 통해 만들어진 반도체 장치들이 정상적으로 제작되었는지를 개별적으로 정확하고 신속하게 파악할 수 있는 모니터링 회로를 제공할 수 있다.
또한, 본 발명의 실시예들은 반도체 장치를 모니터링 하되, 다양한 문턱전압 레벨을 갖는 트랜지스터들이 배치된 반도체 장치를 정확하게 모니터링 할 수 있는 모니터링 회로를 제공할 수 있다.
또한, 본 발명의 실시예들은 자신에게 배치된 트랜지스터들이 다양한 문턱전압 레벨을 갖는 경우, 자신의 성능이나 특성, 또는 상태 등을 스스로 모니터링 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들은 반도체 장치를 디지털 방식으로 모니터링 할 수 있는 모니터링 회로를 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 반도체 장치를 모니터링 하기 위한 모니터링 회로를 제공할 수 있다. 모니터링 회로는 반도체 장치의 상태, 특성, 또는 성능 등을 모니터링 할 수 있다.
모니터링 회로는 반도체 장치 내에서 포함될 수 있다.
모니터링 회로는 문턱전압 레벨에 따른 라이징 특성 및/또는 폴링 특성을 갖는 발진 신호를 발생시키는 발진 회로와, 반도체 장치 내에서 포함되고, 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함할 수 있다. 여기서, 발진 신호의 라이징 특성 및/또는 폴링 특성은 발진 신호에서 전압이 라이징 또는 폴링 되는 속도, 기울기 등을 의미할 수 있으며, 라이징 구간과 폴링 구간의 간격, 라이징 구간 또는 폴링 구간의 개수, 라이징 구간들 간의 간격(주기를 나타낼 수 있음), 또는 폴링 구간들 간의 간격(주기를 나타낼 수 있음) 등을 의미할 수도 있다.
발진 회로는, 발진 인에이블 신호에 따라 발진 신호를 발생시키는 하나 이상의 오실레이터를 포함할 수 있다.
각 오실레이터는 디지털 기반의 링 오실레이터일 수 있다.
각 오실레이터는 낸드 게이트(NAND Gate)와 직렬로 연결된 홀수 개의 인버터(Inverter)를 포함할 수 있다.
발진 회로가 둘 이상의 오실레이터를 포함하는 경우, 둘 이상의 오실레이터 각각은 서로 다른 타이밍에 입력되는 발진 인에이블 신호에 따라 발진 신호를 서로 다른 타이밍에 발생시킬 수 있다.
모니터링 회로는, 발진 회로가 둘 이상의 오실레이터를 포함하는 경우, 선택 신호에 따라 둘 이상의 오실레이터 중 하나로부터 발생된 발진 신호를 카운터로 전달하는 멀티플렉서를 더 포할 수 있다.
둘 이상의 오실레이터 각각은 서로 다른 문턱전압 레벨에 따라 다른 라이징 특성 및/또는 다른 폴링 특성을 갖는 발진 신호를 발생시킬 수 있다.
발진 회로는, 제1 문턱전압 레벨에 따라 제1 발진 신호를 발생시키는 제1 오실레이터와, 제1 문턱전압 레벨과 다른 제2 문턱전압 레벨에 따라 제2 발진 신호를 발생시키는 제2 오실레이터를 포함할 수 있다.
제2 문턱전압 레벨은 제1 문턱전압 레벨보다 높을 수 있다.
제1 발진 신호는 제2 발진 신호보다 많은 라이징 개수 또는 많은 폴링 개수를 가질 수 있다.
발진 회로는 제3 문턱전압 레벨에 따른 제3 발진 신호를 발생시키는 제3 오실레이터를 더 포함할 수 있다.
제3 문턱전압 레벨은 제2 문턱전압 레벨보다는 높을 수 있다.
제2 발진 신호는 제3 발진 신호보다 많은 라이징 개수 또는 많은 폴링 개수를 가질 수 있다.
다른 측면에서, 본 발명의 실시예들은, 제1 발진 인에이블 신호의 입력에 따라 제1 발진 신호를 발생시키는 제1 오실레이터와 제2 발진 인에이블 신호의 입력에 따라 제2 발진 신호를 발생시키는 제2 오실레이터를 포함하는 발진 회로와, 제1 발진 신호 및 제2 발진 신호 각각의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함하는 모니터링 회로를 포함할 수 있다.
제1 오실레이터는 제1 문턱전압 레벨에 따라 제1 발진 신호를 발생시킬 수 있다.
제2 오실레이터는 제1 문턱전압 레벨과 다른 제2 문턱전압 레벨에 따라 제1 발진 신호와 다른 제2 발진 신호를 발생시킬 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 기판과, 기판 상에 배치되며, 발진 인에이블 신호의 입력 시, 문턱전압 레벨에 따른 라이징 특성 및/또는 폴링 특성을 갖는 발진 신호를 발생시켜 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 적어도 하나의 모니터링 회로를 포함하는 반도체 장치를 제공할 수 있다.
여기서, 발진 신호의 라이징 특성 및/또는 폴링 특성은 발진 신호에서 전압이 라이징 또는 폴링 되는 속도, 기울기 등을 의미할 수 있으며, 라이징 구간과 폴링 구간의 간격, 라이징 구간 또는 폴링 구간의 개수, 라이징 구간들 간의 간격(주기를 나타낼 수 있음), 또는 폴링 구간들 간의 간격(주기를 나타낼 수 있음) 등을 의미할 수도 있다.
기판 상에 다수의 모니터링 회로가 배치되고, 다수의 모니터링 회로는 반도체 장치에서 메모리 셀 어레이가 배치되는 영역과 다른 영역에 분산되어 배치될 수 있다.
모니터링 회로는, 발진 인에이블 신호의 입력에 따라 발진 신호를 발생시키는 발진 회로와, 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함할 수 있다.
반도체 장치 내 메모리 셀 어레이가 배치되는 영역에는, 제1 문턱전압 레벨을 갖는 트랜지스터들과 제2 문턱전압 레벨을 갖는 트랜지스터들이 배치될 수 있다.
본 발명의 실시예들에 의하면, 반도체 장치의 불량을 정확하고 신속하게 파악할 수 있다.
또한, 본 발명의 실시예들에 의하면, 자신의 상태, 성능 또는 특성 등을 스스로 모니터링 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 자신의 제작 공정(Process)을 스스로 모니터링 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 반도체 공정을 통해 만들어진 반도체 장치들이 정상적으로 제작되었는지를 개별적으로 정확하고 신속하게 파악할 수 있다.
또한, 본 발명의 실시예들에 의하면, 반도체 장치를 모니터링 하되, 다양한 문턱전압 레벨을 갖는 트랜지스터들이 배치된 반도체 장치를 정확하게 모니터링 할 수 있다.
또한, 본 발명의 실시예들에 의하면, 자신에게 배치된 트랜지스터들이 다양한 문턱전압 레벨을 갖는 경우, 자신의 성능이나 특성, 또는 상태 등을 스스로 모니터링 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 반도체 장치를 디지털 방식으로 모니터링 할 수 있는 모니터링 회로를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 모니터링 회로를 개략적으로 나타낸 도면이다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치에 모니터링 회로가 배치되는 위치에 대한 예시들을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치가 평면 구조를 갖는 경우, 모니터링 회로가 배치되는 위치를 예시적으로 나타낸 도면이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치의 수직 구조를 예시적으로 나타낸 도면들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 장치가 수직 구조를 갖는 경우, 모니터링 회로가 배치되는 위치를 예시적으로 나타낸 도면들이다.
도 8은 본 발명의 실시예들에 따른 모니터링 회로의 다이어그램이다.
도 9은 본 발명의 실시예들에 따른 모니터링 회로의 다른 다이어그램이다.
도 10는 본 발명의 실시예들에 따른 모니터링 회로의 또 다른 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 모니터링 회로에서 3가지 발진신호를 예시적으로 나타낸 도면이다.
도 12 내지 도 14는 도 11의 모니터링 회로를 이용하여, ULVT 모니터링, LVT 모니터링 및 SVT 모니터링을 수행하는 경우에 대한 타이밍 다이어그램들이다.
도 15는 본 발명의 실시예들에 따른 모니터링 회로를 포함하는 반도체 장치가 웨이퍼 상에 구현되는 상황을 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템을 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치가 적용된 컴퓨팅 시스템을 나타낸 도면이다.
도 19는 본 발명의 실시예들에 따른 모니터링 방법에 대한 흐름도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치(100)을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치(100)은, 적어도 하나의 기판(SUB)과, 적어도 하나의 기판(SUB) 상에 배치되며 발진 인에이블 신호(EN_OSC)의 입력에 따라 인에이블(Enable) 되어 발진 신호(OSC)를 발생시켜 발진 신호(OSC)의 라이징(Rising) 개수 또는 폴링(Falling) 개수를 카운트하는 모니터링 회로(200) 등을 포함할 수 있다.
반도체 장치(100)는 정보 저장 용도의 메모리 반도체(메모리, 메모리 장치, 또는 저장 장치라고도 함)이거나, 메모리 반도체의 동작을 컨트롤 하는 메모리 컨트롤러일수도 있으며, 경우에 따라서, 연산, 추론 등의 정보 처리 용도의 비 메모리 반도체 등일 수 있다.
예를 들어, 메모리 반도체는 램(RAM), 동적 램(DRAM), 정적 램(SRAM), M램(Magnetic RAM), R램(Resistance RAM), V램(Vedio RAM), 롬(ROM), 또는 낸드 플래시(NAND Flash) 메모리 등의 다양한 타입일 수 있으며, 이에 제한되지 않고, 정보를 저장할 수만 있다면 그 어떠한 타입의 반도체일 수 있다. 예를 들어, 비 메모리 반도체는, 활용 범위에 따라, 컴퓨터의 두뇌로 불리는 중앙처리장치(CPU: Central Processing Unit), 스마트 폰, 태블릿 등의 모바일 단말에서 CPU 역할을 하는 애플리케이션 프로세서(AP: Application Processor), 멀티미디어 반도체, 주문형 반도체(ASIC), 복합형 반도체(MDL), 전력용 반도체, 마이크로 프로세서, 이미지 센서, 또는 인공지능 반도체 등일 수 있으며, 이에 제한되지 않고, 정보 저장 이외의 기능을 가지고 있다면 그 어떠한 타입의 반도체일 수 있다.
모니터링 회로(200)는 반도체 장치(100)의 상태 및/또는 특성을 모니터링 하기 위한 회로이다. 예를 들어, 모니터링 회로(200)는 반도체 공정을 통해 제작된 반도체 장치(100)가 어떠한 상태나 특성을 가지고 있는지를 파악할 수 있다. 모니터링 회로(200)는, 파악된 결과에 따라, 반도체 장치(100)가 정상적으로 제작되었는지를 판단할 수도 있다. 반도체 장치(100)가 정상적으로 제작되었다는 것은, 반도체 공정을 통해 제작된 반도체 장치(100)가 원하는 상태나 특성을 갖는다는 것을 의미할 수 있다. 다른 예를 들어, 모니터링 회로(200)는 반도체 장치(100)가 동작하는 도중이나 동작 휴지 기간에, 반도체 장치(100)가 어떠한 상태나 특성을 가지고 있는지를 파악할 수 있다. 모니터링 회로(200)는, 파악된 결과에 따라, 반도체 장치(100)가 정상적인 상태나 특성을 가지고 있는지 정상적으로 동작하는지를 판단할 수도 있다.
1개의 반도체 장치(100)에는 1개의 모니터링 회로(200)가 존재할 수도 있고, 2개 이상의 모니터링 회로(200)가 존재할 수도 있다.
모니터링 회로(200)에서 발생시키는 발진 신호(OSC)는 일정한 전압을 갖지 않고 전압이 변화할 수 있다. 이러한 발진 신호(OSC)는 싸인파, 구형파, 삼각파 등의 다양한 형태의 신호 파형을 가질 수 있다.
발진 신호(OSC)는 전압 상승이 되는 적어도 하나의 라이징(Rising) 구간과 전압 하강이 되는 적어도 하나의 폴링(Falling) 구간을 갖는다.
발진 신호(OSC)에서 라이징 구간의 개수가 발진 신호(OSC)의 라이징 개수에 해당한다. 발진 신호(OSC)에서 폴링 구간의 개수가 발진 신호(OSC)의 폴링 개수에 해당한다.
본 발명의 실시예들에 따른 모니터링 회로(200)는 고유한 문턱전압 레벨에 따른 라이징 및 폴링 특성을 갖는 발진 신호(OSC)를 발생시킬 수 있다.
다시 말해, 본 발명의 실시예들에 따른 모니터링 회로(200)는 고유한 문턱전압 레벨에 따른 라이징 특성 및/또는 폴링 특성을 갖는 발진 신호(OSC)를 발생시킬 수 있다.
여기서, 발진 신호의 라이징 특성 및/또는 폴링 특성은 발진 신호에서 전압이 라이징 또는 폴링 되는 속도, 기울기 등을 의미할 수 있으며, 라이징 구간과 폴링 구간의 간격, 라이징 구간 또는 폴링 구간의 개수, 라이징 구간들 간의 간격(주기를 나타낼 수 있음), 또는 폴링 구간들 간의 간격(주기를 나타낼 수 있음) 등을 의미할 수도 있다.
전술한 바와 같이, 고유한 문턱전압 레벨에 따라, 발진 신호(OSC)의 라이징 특성 및/또는 폴링 특성이 달라짐에 따라, 고유한 문턱전압 레벨에 따라, 정해진 시간 내에 발진 신호(OSC)의 라이징 구간과 폴링 구간의 개수가 달라질 수 있다.
도 2는 본 발명의 실시예들에 따른 모니터링 회로(200)를 개략적으로 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 모니터링 회로(200)는, 발진 인에이블 신호(EN_OSC)의 입력에 따라 발진 신호(OSC)를 발생시키는 발진 회로(210)와, 발진 회로(210)에 발생된 발진 신호(OSC)의 라이징 개수 또는 폴링 개수를 카운트하여 카운트 값(O_OSC_CNT)을 출력하는 적어도 하나의 카운터(220) 등을 포함할 수 있다.
도 3내지 도 7은 본 발명의 실시예들에 따른 반도체 장치(100)에 모니터링 회로(200)가 배치되는 위치에 대한 예시들을 설명하기 위한 도면들로서, 도 3은 본 발명의 실시예들에 따른 반도체 장치(100)가 평면 구조를 갖는 경우, 모니터링 회로(200)의 배치 위치를 예시적으로 나타낸 도면이고, 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치(100)의 수직 구조를 예시적으로 나타낸 도면들이고, 도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 장치(100)가 수직 구조를 갖는 경우, 메모리 회로(200)의 배치 위치를 예시적으로 나타낸 도면들이다.
본 발명의 실시예들에 따른 반도체 장치(100)는 전술한 바와 같이 다양한 목적과 다양한 타입으로 구현될 수 있으나, 이와 무관하게, 미리 정의된 코어 영역(C/A)과, 이와 다른 넌-코어 영역(P/A)을 포함할 수 있다.
코어 영역(C/A)은 반도체 장치(100)의 주된 목적에 부합되는 코어 회로(배선, 전극, 트랜지스터 등의 소자 등 포함)가 배치되는 영역일 수 있다. 넌-코어 영역(P/A)은 코어 영역(C/A)에 배치된 코어 회로의 동작을 보조해주거나 지지해주는 넌-코어 회로가 배치되는 영역일 수 있다. 넌-코어 영역(P/A)을 보조 영역 또는 주변 영역(Peripheral Area)이라고 하고, 넌-코어 회로를 보조 회로 또는 주변 회로(Peripheral Circuit)라고도 한다.
일 예로, 본 발명의 실시예들에 따른 모니터링 회로(200)는, 코어 영역(C/A)에 배치될 수도 있다.
다른 예로, 본 발명의 실시예들에 따른 모니터링 회로(200)는, 코어 영역(C/A)과 다른 넌-코어 영역(P/A)에 배치될 수도 있다. 즉, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함된 발진 회로(210) 및 카운터(220)는, 반도체 장치(100)에 배치되되, 반도체 장치(100)에서 미리 정의된 코어 영역(C/A)과 다른 넌-코어 영역(P/A)에 배치될 수 있다.
또 다른 예로, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함된 발진 회로(210)는 반도체 장치(100)의 내부에 배치되고, 카운터(220)는 반도체 장치(100)의 외부에 배치되어 반도체 장치(100)의 핀(Pin)을 통해 연결될 수도 있다.
이 경우, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함된 발진 회로(210)는 반도체 장치(100)에서 미리 정의된 코어 영역(C/A)과 다른 넌-코어 영역(P/A)에 배치될 수 있다.
또 다른 예로, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함된 발진 회로(210)는 반도체 장치(100)에서의 코어 영역(C/A)에 배치되고, 카운터(220)는 반도체 장치(100)에서의 넌-코어 영역(P/A)에 배치될 수 있다.
또 다른 예로, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함된 발진 회로(210)는 반도체 장치(100)에서의 넌-코어 영역(P/A)에 배치되고, 카운터(220)는 반도체 장치(100)에서의 코어 영역(C/A)에 배치될 수 있다.
한편, 예를 들어, 반도체 장치(100)가 메모리 반도체인 경우, 반도체 장치(100) 내 코어 영역(C/A)에는 메모리 셀 어레이 등이 배치될 수 있으며, 반도체 장치(100) 내 넌-코어 영역(P/A)에는 메모리 셀 어레이의 동작을 위한 메모리 동작 회로가 배치될 수도 있다. 이 경우, 모니터링 회로(200)는 반도체 장치(100)에서 메모리 셀 어레이가 배치되는 영역(코어 영역(C/A))과 다른 영역(넌-코어 영역(P/A))에 배치될 수 있다.
다른 예를 들어, 반도체 장치(100)가 비 메모리 반도체 또는 메모리 컨트롤러 등인 경우, 반도체 장치(100) 내 코어 영역(C/A)에는 모니터링 회로(200) 이외의 본연의 목적에 부합되는 핵심적인 회로들이 배치될 수 있으며, 반도체 장치(100) 내 넌-코어 영역(P/A)에는 모니터링 회로(200)와 주변 장치와의 인터페이스를 위한 회로가 배치될 수 있다. 이 경우, 모니터링 회로(200)는 반도체 장치(100)에서 핵심적인 회로들이 배치되는 영역(코어 영역(C/A))과 다른 영역(넌-코어 영역(P/A))에 배치될 수 있다.
아래에서는, 설명의 편의를 위하여, 모니터링 회로(200)는 반도체 장치(100)의 내부에 배치되고, 반도체 장치(100) 내 넌-코어 영역(P/A)에 배치된다고 가정하여 설명한다.
한편, 본 발명의 실시예들에 따른 반도체 장치(100) 내 코어 영역(C/A)에는, 서로 다른 문턱전압 레벨을 갖는 트랜지스터들 등이 배치될 수 있다.
예를 들어, 반도체 장치(100) 내 메모리 셀 어레이 또는 핵심적인 회로 등이 배치될 수 있는 코어 영역(C/A)에는, 제1 문턱전압 레벨을 갖는 트랜지스터들과 제1 문턱전압 레벨과 다른 제2 문턱전압 레벨을 갖는 트랜지스터들이 배치될 수 있다. 여기서, 제1 문턱전압 레벨과 제2 문턱전압 레벨은 중첩되는 전압 구간이 없는 전압 레벨들일 수 있고, 일부 전압 구간이 중첩되는 전압 레벨들일 수 있다.
다른 예를 들어, 반도체 장치(100) 내 메모리 셀 어레이 또는 핵심적인 회로 등이 배치될 수 있는 코어 영역(C/A)에는, 제1 문턱전압 레벨을 갖는 트랜지스터들, 제2 문턱전압 레벨을 갖는 트랜지스터들과, 제3 문턱전압 레벨을 갖는 트랜지스터들 등이 배치될 수 있으며, 제1 내지 제3 문턱전압 레벨은 중첩되는 전압 구간이 없는 전압 레벨들일 수 있고, 일부 전압 구간이 중첩되는 전압 레벨들일 수 있다.
도 3을 참조하면, 반도체 장치(100)가 평면 구조(Planar Structure)를 갖는 경우, 코어 영역(C/A)과 넌-코어 영역(P/A)은 동일 평면 상에 존재할 수 있다. 넌-코어 영역(P/A)은 코어 영역(C/A)과 중첩되지 않는 다른 영역으로서, 코어 영역(C/A)의 외곽 영역일 수 있다. 넌-코어 영역(P/A)은 보조 영역 또는 주변 영역 등이라고도 한다.
이러한 경우, 적어도 하나의 모니터링 회로(200)는, 도 3에 도시된 바와 같이, 기판(SUB) 상에 배치되되, 넌-코어 영역(P/A)에 배치될 수 있다.
도 4를 참조하면, 본 발명의 실시예들에 따른 반도체 장치(100)는, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하고, 그 위에, 제2 기판(SUB2)이 위치하며, 제2 기판(SUB2) 상에 제2 회로 층(L2)이 위치하는 제1 수직 구조를 가질 수 있다.
제1 수직 구조는, 반도체 공정 시, 제1 기판(SUB1), 제1 회로 층(L1), 제2 기판(SUB2) 및 제2 회로 층(L2) 등을 순서대로 적층한 구조일 수 있다.
도 4를 참조하면, 제1 수직 구조의 일 예로서, 제1 기판(SUB1) 상의 제1 회로 층(L1)은 넌-코어 회로(보조 회로 또는 주변 회로)가 배치되는 하나 이상의 층(Layer)을 포함하고, 제2 기판(SUB2) 상의 제2 회로 층(L2)은 코어 회로(예: 메모리 셀 어레이, 또는 핵심적인 회로 등)가 배치되는 하나 이상의 층을 포함할 수 있다. 이 경우, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하는 영역은 넌-코어 영역(P/A)일 수 있고, 제2 기판(SUB2) 상에 제2 회로 층(L2)이 위치하는 영역은 코어 영역(C/A)일 수 있다.
제1 수직 구조의 다른 예로서, 제1 기판(SUB1) 상의 제1 회로 층(L1)은 코어 회로(핵심적인 회로)가 배치되는 하나 이상의 층(Layer)을 포함하고, 제2 기판(SUB2) 상의 제2 회로 층(L2)은 넌-코어 회로(보조 회로 또는 주변 회로)가 배치되는 하나 이상의 층을 포함할 수 있다. 이 경우, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하는 영역은 코어 영역(C/A)일 수 있고, 제2 기판(SUB2) 상에 제2 회로 층(L2)이 위치하는 영역은 넌-코어 영역(P/A)일 수 있다.
도 5를 참조하면, 본 발명의 실시예들에 따른 반도체 장치(100)는, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하고, 그 위에 제2 회로 층(L2)이 위치하고, 그 위에 제2 기판(SUB2)이 위치하는 제2 수직 구조를 가질 수 있다.
제2 수직 구조에서, 제1 기판(SUB1), 제1 회로 층(L1), 제2 회로 층(L2) 및 제2 기판(SUB2) 등에 대한 상하 위치 순서와 제작 순서는 서로 다를 수 있다.
제2 수직 구조를 갖는 반도체 장치(100)의 제작 공정은 다음과 같을 수 있다. 반도체 공정 시, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 적층된 제1 파트를 제작하고, 제2 기판(SUB2) 상에 제2 회로 층(L2)이 적층된 제2 파트를 제작하고, 이후, 제2 파트를 뒤집어서, 위아래가 뒤집힌 제2 파트와 제1 파트를 메탈 본딩 등을 통해 합착시켜 제2 수직 구조를 갖는 반도체 장치(100)를 제작할 수 있다.
도 5를 참조하면, 제2 수직 구조의 일 예로서, 제1 회로 층(L1)은 코어 회로(예: 메모리 셀 어레이, 또는 핵심적인 회로 등)가 배치되는 하나 이상의 층(Layer)을 포함하고, 제2 회로 층(L2)은 넌-코어 회로(보조 회로 또는 주변 회로)가 배치되는 하나 이상의 층을 포함할 수 있다. 이 경우, 제1 회로 층(L1)이 위치하는 영역은 코어 영역(C/A)일 수 있고, 제2 회로 층(L2)이 위치하는 영역은 넌-코어 영역(P/A)일 수 있다.
제2 수직 구조의 다른 예로서, 제1 회로 층(L1)은 넌-코어 회로(보조 회로 또는 주변 회로)가 배치되는 하나 이상의 층(Layer)을 포함하고, 제2 회로 층(L2)은 코어 회로(핵심적인 회로)가 배치되는 하나 이상의 층을 포함할 수 있다. 이 경우, 제1 회로 층(L1)이 위치하는 영역은 넌-코어 영역(P/A)일 수 있고, 제2 회로 층(L2)이 위치하는 영역은 코어 영역(C/A)일 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 장치가 수직 구조를 갖는 경우, 모니터링 회로가 배치되는 위치를 예시적으로 나타낸 도면들이다.
도 6을 참조하면, 반도체 장치(100)가 제1 수직 구조를 갖는 경우, 도 4를 참조하여 전술한 바와 같이, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하는 영역은 넌-코어 영역(P/A)일 수 있고, 제2 기판(SUB2) 상에 제2 회로 층(L2)이 위치하는 영역은 코어 영역(C/A)일 수 있다.
예를 들어, 코어 영역(C/A)에는 메모리 셀 어레이(메모리 셀들) 또는 핵심적인 회로들 등이 배치될 수 있다. 넌-코어 영역(P/A)은 보조 영역 또는 주변 영역이라고도 하며, 코어 영역(C/A)과 다른 영역이지만 코어 영역(C/A)과 중첩될 수 있다.
제1 수직 구조의 경우, 하나 이상의 모니터링 회로(200)는 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하는 넌-코어 영역(P/A)에 배치될 수 있다. 둘 이상의 모니터링 회로(200)가 존재하는 경우, 둘 이상의 모니터링 회로(200)는 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하는 넌-코어 영역(P/A)에 분산되어 배치될 수 있다. 이와 같이, 둘 이상의 모니터링 회로(200)가 -코어 영역(P/A)에 분산되어 배치될 수 있는 것은, 둘 이상의 모니터링 회로(200)가 디지털 기반으로 되어 있기 때문에 가능한 것이다.
제1 수직 구조에 따르면, 넌-코어 영역(P/A)에 배치되는 하나 이상의 모니터링 회로(200)는 코어 영역(C/A)에 배치되는 코어 회로(예: 메모리 셀 어레이, 핵심적인 회로 등)와 중첩되지 않을 수도 있고, 넌-코어 영역(P/A)에 배치되는 하나 이상의 모니터링 회로(200)의 전체 또는 일부는 코어 영역(C/A)에 배치되는 코어 회로(예: 메모리 셀 어레이, 핵심적인 회로 등)와 중첩될 수도 있다.
도 7을 참조하면, 반도체 장치(100)가 제2 수직 구조를 갖는 경우, 도 5를 참조하여 전술한 바와 같이, 제1 기판(SUB1) 상에 제1 회로 층(L1)이 위치하는 영역은 코어 영역(C/A)일 수 있고, 제2 기판(SUB2) 아래에 제2 회로 층(L2)이 위치하는 영역은 넌-코어 영역(P/A)일 수 있다.
예를 들어, 코어 영역(C/A)에는 메모리 셀 어레이(메모리 셀들) 또는 핵심적인 회로들 등이 배치될 수 있다. 넌-코어 영역(P/A)은 보조 영역 또는 주변 영역이라고도 하며, 코어 영역(C/A)과 다른 영역이지만 코어 영역(C/A)과 중첩될 수 있다.
제2 수직 구조의 경우, 하나 이상의 모니터링 회로(200)는 제2 기판(SUB2) 아래에서 제2 회로 층(L2)이 위치하는 넌-코어 영역(P/A)에 배치될 수 있다. 둘 이상의 모니터링 회로(200)가 존재하는 경우, 둘 이상의 모니터링 회로(200)는 제2 기판(SUB2) 아래에서 제2 회로 층(L2)이 위치하는 넌-코어 영역(P/A)에 분산되어 배치될 수 있다. 이와 같이, 둘 이상의 모니터링 회로(200)가 -코어 영역(P/A)에 분산되어 배치될 수 있는 것은, 둘 이상의 모니터링 회로(200)가 디지털 기반으로 되어 있기 때문에 가능한 것이다.
제2 수직 구조에 따르면, 넌-코어 영역(P/A)에 배치되는 하나 이상의 모니터링 회로(200)는 코어 영역(C/A)에 배치되는 코어 회로(예: 메모리 셀 어레이, 핵심적인 회로 등)와 중첩되지 않을 수도 있고, 넌-코어 영역(P/A)에 배치되는 하나 이상의 모니터링 회로(200)의 전체 또는 일부는 코어 영역(C/A)에 배치되는 코어 회로(예: 메모리 셀 어레이, 핵심적인 회로 등)와 중첩될 수도 있다.
도 8은 본 발명의 실시예들에 따른 모니터링 회로(200)의 다이어그램이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함되는 발진 회로(210)는, 입력된 발진 인에이블 신호(EN_OSC)에 따라 발진 신호(OSC)를 발생시키는 하나 이상의 오실레이터(OSLT)를 포함할 수 있다.
도 8에 도시된 바와 같이, 각 오실레이터(OSLT)는 디지털 기반의 링 오실레이터(Ring Oscillator)일 수 있다.
이러한 각 오실레이터(OSLT)는, 낸드 게이트(NAND)와 직렬로 연결된 홀수 개의 인버터(INV1 ~ INVn, n은 1 이상의 홀수)를 포함할 수 있다. 여기서, 낸드 게이트(NAND) 및 홀수 개의 인버터(INV1 ~ INVn)는 트랜지스터들 등을 이용하여 구현될 수 있다. 예를 들어, 홀수 개의 인버터(INV1 ~ INVn) 각각은 p 채널 트랜지스터와 n 채널 트랜지스터를 포함하는 CMOS(Complementary metal-oxide-semiconductor)를 이용하여 구현될 수 있다.
각 오실레이터(OSLT)는 홀수 개의 개의 인버터(INV1 ~ INVn)를 포함함으로써, 발진 신호(OSC)를 발생시킬 수 있다.
각 오실레이터(OSLT)에서, 낸드 게이트(NAND)는, 발진 인에이블 신호(EN_OSC)가 입력되는 제1 입력단(IN1)과, 홀수 개의 인버터(INV1 ~ INVn) 중 마지막 번째 인버터(INVn)의 출력단과 전기적으로 연결되는 제2 입력단(IN2)과, 홀수 개의 인버터(INV1 ~ INVn) 중 첫 번째 인버터(INV1)의 입력단과 전기적으로 연결되는 출력단(OUT)을 포함할 수 있다.
발진 회로(210)에 포함된 하나 이상의 오실레이터(OSLT)에서 발생된 발진 신호(OSC)는 카운터(220)로 입력될 수 있다.
카운터(220)는 입력된 발진 신호(OSC)의 라이징 개수 또는 폴링 개수를 카운팅하기 위하여, 각종 제어 신호를 입력 받을 수 있다.
예를 들어, 각종 제어 신호는, 카운트 동작의 인에이블을 위한 카운트 인에이블 신호(I_EN)와, 카운팅 동작 시간 등을 제어하기 위한 클럭 신호(I_CLK)를 포함할 수 있으며, 카운팅 동작을 리셋하기 위한 리셋(I_RSTN) 등을 더 포함할 수 있다.
이러한 각종 제어 신호는 카운터(220)의 내부에서 발생될 수도 있고, 카운터(220)의 외부 장치에서 발생될 수 있다. 여기서, 카운터(220)의 외부 장치는 모니터링 회로(200)의 내부 또는 외부에 존재하는 모니터링 컨트롤러(미도시)일 수도 있다. 일 예로, 반도체 장치(100)가 메모리 장치인 경우, 모니터링 컨트롤러는 메모리 장치를 제어하기 위한 메모리 컨트롤러일 수도 있다.
카운터(220)는, 카운트 인에이블 신호(I_EN)가 입력되면, 클럭 신호(I_CLK)에 기초하여 정해진 시간(도 12 내지 도 14에서, Tm) 동안 발진 신호(OSC)의 라이징 개수 또는 폴링 개수를 카운트 할 수 있다.
한편, 본 발명의 실시예들에 따른 모니터링 회로(200)는, 카운터(220)에서 출력된 카운트 값(O_OSC_CNT)과 미리 저장된 기준 값 간의 차이에 근거하여, 반도체 장치(100)의 반도체 프로세스 상태 정보를 출력하는 판단기(800)를 더 포함할 수 있다. 여기서, 미리 저장된 기준 값은 반도체 장치(100)가 원하는 상태나 원하는 특성을 가지는 경우에서의 카운트 값에 해당할 수 있다.
경우에 따라, 판단기(800)는, 반도체 장치(100)의 외부에 존재할 수도 있다. 예를 들어, 반도체 장치(100)가 메모리 장치인 경우, 메모리 장치를 제어하는 메모리 컨트롤러에 판단기(800)가 포함될 수도 있다.
전술한 바와 같이, 발진 회로(210)는 하나의 오실레이터(OSLT)를 포함할 수도 있지만, 둘 이상의 오실레이터(OSLT)를 포함할 수도 있다.
아래에서는, 일 예로, 발진 회로(210)에 3개의 오실레이터(OSLT1, OSLT2, OSLT3)가 포함된 경우에 대하여, 모니터링 회로(200) 및 그 모니터링 방법에 대하여 설명한다.
도 9는 본 발명의 실시예들에 따른 모니터링 회로(200)의 다른 다이어그램이다. 도 10은 본 발명의 실시예들에 따른 모니터링 회로(200)의 또 다른 다이어그램으로서, 도 9의 예시에 해당한다. 도 11은 본 발명의 실시예들에 따른 모니터링 회로(200)에서 3가지 발진신호(OSC1, OSC2, OSC3)를 예시적으로 나타낸 도면이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함되는 발진 회로(210)는 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3)를 포함할 수 있다.
둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각은 서로 다른 고유한 문턱전압 레벨을 가질 수 있다. 이에 따라, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각에서 발생되는 발진 신호(OSC1, OSC2, OSC3)의 라이징 및 폴링 특성이 달라질 수 있다.
따라서, 동일한 시간 동안, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각에서 발생되는 발진 신호(OSC1, OSC2, OSC3)의 라이징 개수 및/또는 폴링 개수는 다를 수 있다.
발진 회로(210)에 포함되는 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각에 포함되는 홀수 개의 인버터(INV1 ~ INVn)의 개수는 동일할 수 있다. 이와 다르게, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 중 적어도 하나에 포함된 홀수 개의 인버터 INV1 ~ INVn)의 개수는 다른 오실레이터에 포함된 홀수 개의 인버터 INV1 ~ INVn)의 개수와 다를 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함되는 발진 회로(210)에 포함되는 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각은, 서로 다른 타이밍에 입력되는 발진 인에이블 신호(EN_OSC_1, EN_OSC_2, EN_OSC_3)에 따라 둘 이상의 발진 신호(OSC1, OSC2, OSC3)를 서로 다른 타이밍에 발생시킬 수 있다. 즉, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각은 서로 다른 타이밍에 동작이 인에이블 되어 발진 신호(OSC1, OSC2, OSC3)를 발생시킬 수 있다.
이러한 경우, 모니터링 회로(200)는, 선택 신호(I_SEL)에 따라 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 중 하나로부터 발생된 발진 신호(OSC1, OSC2, OSC3 중 하나)를 카운터(220)로 전달하는 멀티플렉서(MUX)를 더 포함할 수 있다.
멀티플렉서(MUX)는, 선택 신호(I_SEL)에 따라, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 각각의 메인 출력 단(발진 신호 출력 단) 중 하나를 선택하여 카운터(220)의 입력 단과 전기적으로 연결해줄 수 있다.
이러한 멀티플렉싱을 위하여, 선택 신호(I_SEL)는 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 중 하나를 선택적으로 지시할 수 있다.
선택 신호(I_SEL)는, 위에서 언급한 각종 제어 신호에 포함되는 신호로서, 카운터(220)의 내부에서 발생될 수도 있지만, 카운터(220)의 외부 장치에서 발생될 수 있다. 여기서, 카운터(220)의 외부 장치는 모니터링 회로(200)의 내부 또는 외부에 존재하는 모니터링 컨트롤러(미도시)일 수도 있다. 일 예로, 반도체 장치(100)가 메모리 장치인 경우, 모니터링 컨트롤러는 메모리 장치를 제어하기 위한 메모리 컨트롤러일 수도 있다.
전술한 바와 같이, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3)가 서로 다른 타이밍에 동작이 인에이블 되어 둘 이상의 발진 신호(OSC1, OSC2, OSC3)를 서로 다른 타이밍에 발생시키기 위하여, 둘 이상의 발진 인에이블 신호(EN_OSC_1, EN_OSC_2, EN_OSC_3) 각각의 입력 타이밍은 서로 다르게 제어되어야 한다. 예를 들어, 제1 오실레이터(OSLT1)는 제1 입력 타이밍에 제1 발진 인에이블 신호(EN_OSC_1)를 입력 받고, 제2 오실레이터(OSLT2)는 제2 입력 타이밍에 제2 발진 인에이블 신호(EN_OSC_2)를 입력 받고, 제3 오실레이터(OSLT3)는 제3 입력 타이밍에 제3 발진 인에이블 신호(EN_OSC_3)를 입력 받을 수 있다. 제1 내지 제3 입력 타이밍은 모든 다른 시점이다.
전술한 바와 같이, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3)가 서로 다른 타이밍에 동작이 인에이블 되어 둘 이상의 발진 신호(OSC1, OSC2, OSC3)를 서로 다른 타이밍에 발생시키는 방식과 다르게, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3)는 동시에 인에이블 되어 둘 이상의 발진 신호(OSC1, OSC2, OSC3)를 동시에 발생시킬 수 있다. 또는, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3)는 서로 독립적으로 동작이 인에이블 되어 둘 이상의 발진 신호(OSC1, OSC2, OSC3)를 독립적으로 발생시킬 수 있다.
이 경우, 모니터링 회로(200)는 멀티플렉서(MUX)를 포함하지 않아도 된다. 대신, 모니터링 회로(200)는 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3)에 대응되는 둘 이상의 카운터(220)를 포함해야만 한다.
도 9를 참조하면, 본 발명의 실시예들에 따른 모니터링 회로(200)는, 제1 발진 인에이블 신호(EN_OSC_1)의 입력에 따라 제1 발진 신호(OSC1)를 발생시키는 제1 오실레이터(OSLT1)와 제2 발진 인에이블 신호(EN_OSC_2)의 입력에 따라 제2 발진 신호(OSC2)를 발생시키는 제2 오실레이터(OSLT2)를 포함하는 발진 회로(210)와, 제1 발진 신호(OSC1) 및 제2 발진 신호(OSC2) 각각의 라이징 개수 또는 폴링 개수를 카운트하는 카운터(220)를 포함할 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 모니터링 회로(200)에 포함된 발진 회로(210)는, 제3 발진 인에이블 신호(EN_OSC_3)의 입력에 따라 제3 발진 신호(OSC3)를 발생시키는 제3 오실레이터(OSLT3)를 더 포함할 수 있다.
본 발명의 실시예들에서, 제1 오실레이터(OSLT1)가 제1 문턱전압 레벨(VT1)을 갖는다는 것은, 제1 오실레이터(OSLT1)에 포함된 낸드 게이트(NAND) 및 홀수 개의 인버터(INV1~INVn)를 구성하는 트랜지스터들이 제1 문턱전압 레벨(VT1)을 갖는다는 의미일 수 있다. 제2 오실레이터(OSLT2)가 제2 문턱전압 레벨(VT2)을 갖는다는 것은, 제2 오실레이터(OSLT2)에 포함된 낸드 게이트(NAND) 및 홀수 개의 인버터(INV1~INVn)를 구성하는 트랜지스터들이 제2 문턱전압 레벨(VT2)을 갖는다는 의미일 수 있다. 제3 오실레이터(OSLT3)가 제3 문턱전압 레벨(VT3)을 갖는다는 것은, 제3 오실레이터(OSLT3)에 포함된 낸드 게이트(NAND) 및 홀수 개의 인버터(INV1~INVn)를 구성하는 트랜지스터들이 제3 문턱전압 레벨(VT3)을 갖는다는 의미일 수 있다.
제1 오실레이터(OSLT1)는 제1 문턱전압 레벨(VT1)에 따른 제1 발진 신호(OSC1)를 발생시키고, 제2 오실레이터(OSLT2)는 제2 문턱전압 레벨(VT2)에 따른 제2 발진 신호(OSC2)를 발생시키고, 제3 오실레이터(OLST3)는 제3 문턱전압 레벨(VT3)에 따른 제3 발진 신호(OSC3)를 발생시킬 수 있다.
제1 문턱전압 레벨(VT1), 제2 문턱전압 레벨(VT2) 및 제3 문턱전압 레벨(VT3)은 모두 다른 전압 레벨일 수 있다.
제1 문턱전압 레벨(VT1), 제2 문턱전압 레벨(VT2) 및 제3 문턱전압 레벨(VT3) 등의 문턱전압 레벨은 하한 값과 상한 값 사이의 전압 범위일 수 있다.
제1 문턱전압 레벨(VT1)의 전압 범위, 제2 문턱전압 레벨(VT2)의 전압 범위 및 제3 문턱전압 레벨(VT3)의 전압 범위는, 완전히 중첩되지 않는 전압 범위들일 수도 있고, 일부 중첩되는 전압 범위들일 수도 있다.
제2 오실레이터(OSLT2)의 제2 문턱전압 레벨(VT2)은 제1 오실레이터(OSLT1)의 제1 문턱전압 레벨(VT1)보다 높을 수 있다. 제3 오실레이터(OSLT3)의 제3 문턱전압 레벨(VT3)은 제2 오실레이터(OSLT2)의 제2 문턱전압 레벨(VT2)보다 높을 수 있다.
즉, 제3 오실레이터(OSLT3)의 제3 문턱전압 레벨(VT3)이 가장 높고, 제2 오실레이터(OSLT2)의 제2 문턱전압 레벨(VT2)이 그 다음으로 높고, 제1 오실레이터(OSLT1)의 제1 문턱전압 레벨(VT1)이 가장 낮을 수 있다. 여기서, 전압 범위가 낮다는 것은 전압 범위의 하한선이 가장 낮다는 것일 수 있다.
한편, 제1 문턱전압 레벨(VT1)을 갖는 제1 오실레이터(OSLT1)에서 발생되는 제1 발진 신호(OSC1)의 라이징 개수 또는 폴링 개수는, 제2 문턱전압 레벨(VT2)을 갖는 제2 오실레이터(OSLT2)에서 발생되는 제2 발진 신호(OSC2)의 라이징 개수 또는 폴링 개수보다 많을 수 있다. 즉, 제1 문턱전압 레벨(VT1)은 제2 문턱전압 레벨(VT2)보다 낮고, 제1 발진 신호(OSC1)의 라이징 개수 또는 폴링 개수는 제2 발진 신호(OSC2)의 라이징 개수 또는 폴링 개수보다 많다.
제2 문턱전압 레벨(VT2)을 갖는 제2 오실레이터(OSLT2)에서 발생되는 제2 발진 신호(OSC2)의 라이징 개수 또는 폴링 개수는, 제3 문턱전압 레벨(VT3)을 갖는 제3 오실레이터(OSLT3)에서 발생되는 제3 발진 신호(OSC3)의 라이징 개수 또는 폴링 개수보다 많을 수 있다. 즉, 제2 문턱전압 레벨(VT2)은 제3 문턱전압 레벨(VT3)보다 낮고, 제2 발진 신호(OSC2)의 라이징 개수 또는 폴링 개수는 제3 발진 신호(OSC3)의 라이징 개수 또는 폴링 개수보다 많다.
전술한 바에 따르면, 도 11을 참조하면, 제1 오실레이터(OSLT1)에서 발생되는 제1 발진 신호(OSC1), 제2 오실레이터(OSLT2)에서 발생되는 제2 발진 신호(OSC2) 및 제3 오실레이터(OSLT3)에서 발생되는 제3 발진 신호(OSC3) 중에서, 제1 오실레이터(OSLT1)에서 발생되는 제1 발진 신호(OSC1)의 라이징 개수 또는 폴링 개수가 가장 많고, 제2 오실레이터(OSLT2)에서 발생되는 제2 발진 신호(OSC2) 의 라이징 개수 또는 폴링 개수가 그 다음으로 많고, 제3 오실레이터(OSLT3)에서 발생되는 제3 발진 신호(OSC3)의 라이징 개수 또는 폴링 개수가 가장 적을 수 있다.
전술한 바에 따르면, 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 중 높은 문턱전압 레벨을 갖는 오실레이터일수록 적은 개수의 라이징 개수 또는 폴링 개수를 갖는 발진 신호를 발생시킬 수 있다. 둘 이상의 오실레이터(OSLT1, OSLT2, OSLT3) 중 낮은 문턱전압 레벨을 갖는 오실레이터일수록 많은 개수의 라이징 개수 또는 폴링 개수를 갖는 발진 신호를 발생시킬 수 있다. 즉, 문턱전압 레벨과 발진 신호의 라이징 개수 또는 폴링 개수는 서로 반비례 관계가 있다.
판단기(800)는, 제1 오실레이터(OSLT1)에서 발생된 제1 발진 신호(OSC1)의 라이징 개수 또는 폴링 개수에 대한 제1 카운트 값(O_OSC_CNT)과, 이에 대응되는 기준 값을 비교하여 그 차이에 근거하여, 반도체 장치(100)의 반도체 프로세스 상태 정보를 출력할 수 있다.
예를 들어, 판단기(800)는, 차이가 정해진 수준 이상이 되면, 반도체 장치(100)가 제1 문턱전압 레벨(VT1)을 갖는 엘리먼트들(예: 트랜지스터들 등)의 상태나 특성에 문제가 있다고 판단하여, 판단 결과를 나타내는 반도체 프로세스 상태 정보를 출력할 수 있다.
판단기(800)는, 제2 오실레이터(OSLT2)에서 발생된 제2 발진 신호(OSC2)의 라이징 개수 또는 폴링 개수에 대한 제2 카운트 값(O_OSC_CNT)과, 이에 대응되는 기준 값을 비교하여 그 차이에 근거하여, 반도체 장치(100)의 반도체 프로세스 상태 정보를 출력할 수 있다.
예를 들어, 판단기(800)는, 차이가 정해진 수준 이상이 되면, 반도체 장치(100)가 제2 문턱전압 레벨(VT2)을 갖는 엘리먼트들(예: 트랜지스터들 등)의 상태나 특성에 문제가 있다고 판단하여, 판단 결과를 나타내는 반도체 프로세스 상태 정보를 출력할 수 있다.
판단기(800)는, 제3 오실레이터(OSLT3)에서 발생된 제3 발진 신호(OSC3)의 라이징 개수 또는 폴링 개수에 대한 제3 카운트 값(O_OSC_CNT)과, 이에 대응되는 기준 값을 비교하여 그 차이에 근거하여, 반도체 장치(100)의 반도체 프로세스 상태 정보를 출력할 수 있다.
예를 들어, 판단기(800)는, 차이가 정해진 수준 이상이 되면, 반도체 장치(100)가 제3 문턱전압 레벨(VT3)을 갖는 엘리먼트들(예: 트랜지스터들 등)의 상태나 특성에 문제가 있다고 판단하여, 판단 결과를 나타내는 반도체 프로세스 상태 정보를 출력할 수 있다.
예를 들어, 위에서 예시적으로 언급한 제1 문턱전압 레벨(VT1), 제2 문턱전압 레벨(VT2) 및 제3 문턱전압 레벨(VT3)은, ULVT (Ultra Low Threshold Voltage) 레벨, LVT (Low Threshold Voltage) 레벨, SVT (Standard Threshold Voltage) 레벨 및 HVT (High Threshold Voltage) 레벨 등 중 서로 다른 3가지 문턱전압 레벨일 수 있다. SVT (Standard Threshold Voltage) 레벨은 RVT (Regular Threshold Voltage) 레벨이라고도 한다.
가령, 제1 문턱전압 레벨(VT1)은 ULVT (Ultra Low Threshold Voltage) 레벨이고, 제2 문턱전압 레벨(VT2)은 LVT (Low Threshold Voltage) 레벨이고, 제3 문턱전압 레벨(VT3)은 SVT (Standard Threshold Voltage) 레벨일 수 있다. 이러한 경우에 대한 모니터링 회로(200)는 도 10과 같다.
이러한 문턱전압 레벨의 높고 낮음에 따라 트랜지스터 및 이를 포함하는 반도체 장치(100)의 성능이나 특성이 달라질 수 있다. 가령, 문턱전압 레벨이 상대적으로 높은 트랜지스터일수록, 동작속도가 느리고, 파워 소모를 줄일 수 있다. 문턱전압 레벨이 상대적으로 낮은 트랜지스터일수록, 동작속도가 빠르고, 파워 소모를 증가시킬 수 있다.
도 12 내지 도 14는 도 11의 모니터링 회로(200)를 이용하여, ULVT 모니터링, LVT 모니터링 및 SVT 모니터링을 수행하는 경우에 대한 타이밍 다이어그램들이다.
도 12를 참조하면, 모니터링 회로(200)가 ULVT 모니터링을 수행하기 위하여, 제1 발진 인에이블 신호(EN_OSC_1), 제2 발진 인에이블 신호(EN_OSC_2) 및 제3 발진 인에이블 신호(EN_OSC_3) 중에서 제1 발진 인에이블 신호(EN_OSC_1)만이 인에이블 상태를 갖고 나머지는 디스에이블 상태를 갖는다. 여기서, 예를 들어, 인에이블 상태는 0이고, 디스에이블 상태는 1일 수 있다. 그 반대일 수도 있다.
이에 따라, 발진 회로(210) 내 제1 오실레이터(OSLT1)가 인에이블 되어, 제1 발진 신호(OSC1)를 발생시킨다.
멀티플렉서(MUX)는, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중 제1 오실레이터(OSLT1) 또는 제1 발진 신호(OSC1)를 지시하는 선택 신호(I_SEL)를 입력 받아서, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중 제1 오실레이터(OSLT1)에서 발생된 제1 발진 신호(OSC1)를 카운터(220)에 전달해준다.
도 12의 예시에서, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중에서 제1 오실레이터(OSLT1) 또는 이로부터 발생되는 제1 발진 신호(OSC1)를 지시하는 선택 신호(I_SEL)는 2 'b10이다.
도 12를 참조하면, 카운터(220)는, 리셋 신호(I_RSTN)가 넌-리셋 상태이고, 카운트 인에이블 신호(I_EN)가 카운트 인에이블 상태로 입력되면, 클럭 신호(I_CLK)에 기초하여 정해진 시간(Tm) 동안 제1 발진 신호(OSC1)의 라이징 개수 또는 폴링 개수를 카운트 할 수 있다.
도 12의 예시에서, 리셋 신호(I_RSTN)의 넌-리셋 상태는 하이 레벨이고, 리셋 신호(I_RSTN)의 리셋 상태는 로우 레벨일 수도 있다. 경우에 따라서, 리셋 신호(I_RSTN)의 넌-리셋 상태는 로우 레벨이고, 리셋 신호(I_RSTN)의 리셋 상태는 하이 레벨일 수도 있다.
도 12의 예시에서, 카운트 인에이블 신호(I_EN)의 카운트 인에이블 상태는 하이 레벨이고 카운트 인에이블 신호(I_EN)의 카운트 디스에이블 상태는 로우 레벨일 수도 있다. 경우에 따라서, 카운트 인에이블 신호(I_EN)의 카운트 인에이블 상태는 로우 레벨이고 카운트 인에이블 신호(I_EN)의 카운트 디스에이블 상태는 하이 레벨일 수도 있다.
도 13을 참조하면, 모니터링 회로(200)가 LVT 모니터링을 수행하기 위하여, 제1 발진 인에이블 신호(EN_OSC_1), 제2 발진 인에이블 신호(EN_OSC_2) 및 제3 발진 인에이블 신호(EN_OSC_3) 중에서 제2 발진 인에이블 신호(EN_OSC_2)만이 인에이블 상태를 갖고 나머지는 디스에이블 상태를 갖는다. 여기서, 예를 들어, 인에이블 상태는 0이고, 디스에이블 상태는 1일 수 있다. 그 반대일 수도 있다.
이에 따라, 발진 회로(210) 내 제2 오실레이터(OSLT2)가 인에이블 되어, 제2 발진 신호(OSC2)를 발생시킨다.
멀티플렉서(MUX)는, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중 제2 오실레이터(OSLT2) 또는 제2 발진 신호(OSC2)를 지시하는 선택 신호(I_SEL)를 입력 받아서, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중 제2 오실레이터(OSLT2)에서 발생된 제2 발진 신호(OSC2)를 카운터(220)에 전달해준다.
도 13의 예시에서, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중에서 제2 오실레이터(OSLT2) 또는 이로부터 발생되는 제2 발진 신호(OSC2)를 지시하는 선택 신호(I_SEL)는 2 'b01이다.
도 13을 참조하면, 카운터(220)는, 리셋 신호(I_RSTN)가 넌-리셋 상태이고, 카운트 인에이블 신호(I_EN)가 카운트 인에이블 상태로 입력되면, 클럭 신호(I_CLK)에 기초하여 정해진 시간(Tm) 동안 제2 발진 신호(OSC2)의 라이징 개수 또는 폴링 개수를 카운트 할 수 있다.
도 14를 참조하면, 모니터링 회로(200)가 LVT 모니터링을 수행하기 위하여, 제1 발진 인에이블 신호(EN_OSC_1), 제2 발진 인에이블 신호(EN_OSC_2) 및 제3 발진 인에이블 신호(EN_OSC_3) 중에서 제3 발진 인에이블 신호(EN_OSC_3)만이 인에이블 상태를 갖고 나머지는 디스에이블 상태를 갖는다. 여기서, 예를 들어, 인에이블 상태는 0이고, 디스에이블 상태는 1일 수 있다. 그 반대일 수도 있다.
이에 따라, 발진 회로(210) 내 제3 오실레이터(OSLT3)가 인에이블 되어, 제3 발진 신호(OSC3)를 발생시킨다.
멀티플렉서(MUX)는, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중 제3 오실레이터(OSLT3) 또는 제3 발진 신호(OSC3)를 지시하는 선택 신호(I_SEL)를 입력 받아서, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중 제3 오실레이터(OSLT3)에서 발생된 제3 발진 신호(OSC3)를 카운터(220)에 전달해준다.
도 14의 예시에서, 제1 내지 제3 오실레이터(OSLT1, OSLT2, OSLT3) 중에서 제3 오실레이터(OSLT3) 또는 이로부터 발생되는 제3 발진 신호(OSC3)를 지시하는 선택 신호(I_SEL)는 2 'b00이다.
도 14를 참조하면, 카운터(220)는, 리셋 신호(I_RSTN)가 넌-리셋 상태이고, 카운트 인에이블 신호(I_EN)가 카운트 인에이블 상태로 입력되면, 클럭 신호(I_CLK)에 기초하여 정해진 시간(Tm) 동안 제3 발진 신호(OSC3)의 라이징 개수 또는 폴링 개수를 카운트 할 수 있다.
도 15는 본 발명의 실시예들에 따른 모니터링 회로(200)를 포함하는 반도체 장치(100)가 기판(SUB)의 역할을 할 수 있는 웨이퍼(1500) 상에 구현되는 상황을 나타낸 도면이다.
도 15를 참조하면, 반도체 공정에서, 웨이퍼(1500)를 이용하여, 웨이퍼 표면에 회로(집적회로)를 형성하고, 이렇게 집적회로가 형성된 웨이퍼(1500)를 정해진 크기 단위로 스크라이브 라인(SCL)을 따라서 절단한다. 이러한 절단에 따라, 단위 크기의 칩(Chip)들이 만들어진다. 이렇게 만들어진 각 칩(Chip)이 본 발명의 실시예들에 따른 반도체 장치(100) 또는 그 제작 완성 전 상태일 수 있다.
이러한 반도체 장치(100)는 모니터링 회로(200)를 포함해야 하기 때문에, 스크라이브 공정 이전에, 웨이퍼 표면에 회로(집적회로)를 형성할 때, 모니터링 회로(200)도 함께 형성된다.
본 발명의 실시예들에 따른 모니터링 회로(200)는 스크라이브 라인(SCL) 상에 형성되는 것이 아니라, 칩(Chip) 영역에 형성됨으로써, 하나의 칩에 해당하는 반도체 장치(100)내에 포함될 수 있다.
이에 따라, 각 반도체 장치(100) 별로 그 특성이나 성능, 상태 등을 정확하게 파악할 수 있다. 또한, 반도체 공정 전반의 과정이 잘 이루어졌는지를 각 반도체 장치(100) 별로 점검해볼 수 있다.
모니터링 회로(200)의 동작은, 스크라이브 공정 전후로 이루어질 수 있다.
또한, 본 발명의 실시예들에 따른 모니터링 회로(200)가 하나의 칩에 해당하는 반도체 장치(100)내에 포함됨으로써, 제품 출하 이후, 반도체 장치(100)가 PC, 스마트 폰 등의 각종 전자 기기에 탑재되어 동작 가능한 상황에서도, 모니터링 회로(200)는 모니터링 기능을 수행할 수 있다.
한편, 본 발명의 실시예들에 따른 모니터링 회로(200)는 디지털 기반의 발진 회로(210) 및 카운터(220) 등을 이용하여 반도체 장치(100)의 상태나 특성 또는 성능 등을 모니터링 하기 때문에, 아날로그 기반 모니터링에 비해, 주변 환경의 영향을 덜 받게 되어, 더욱 정확한 모니터링 결과를 얻을 수 있으며, 더욱 신속하게 모니터링을 수행할 수 있다.
한편, 본 발명의 실시예들에 따른 모니터링 회로(200)는 작은 사이즈의 트랜지스터들을 기준으로 만들어지기 때문에, 반도체 장치(100) 내 다양한 위치(예: 코너 등)에 제한 없이 정확하게 배치될 수 있다.
아래에서는, 반도체 장치(100)가 메모리 반도체인 메모리 장치인 경우, 메모리 장치에 대하여 도 16을 참조하여 설명한다. 도 17을 참조하여, 메모리 장치의 동작을 제어하는 메모리 컨트롤러에 대해서도 설명한다.
도 16은 본 발명의 실시예들에 따른 메모리 장치(1600)를 개략적으로 나타낸 도면이고, 도 17은 본 발명의 실시예들에 따른 메모리 장치(1600) 및 메모리 컨트롤러(1700)를 포함하는 메모리 시스템을 나타낸 도면이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 메모리 장치(1600)는, 메모리 셀 어레이(Memory Cell Array, 1610), 어드레스 디코더(Address Decoder, 1620), 읽기 및 쓰기 회로(Read and Write Circuit, 1630), 제어 로직(Control Logic, 1640) 및 전압 생성 회로(Voltage Generation Circuit, 1650) 등을 포함할 수 있다.
메모리 셀 어레이(1610)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(1620)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(1630)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(1610)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(1610)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(1610)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(1610)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(1610)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(1610)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(1610)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 16을 참조하면, 어드레스 디코더(1620), 읽기 및 쓰기 회로(1630), 제어 로직(1640) 및 전압 생성 회로(1650) 등은 메모리 셀 어레이(1610)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(1620)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(1610)에 연결될 수 있다.
어드레스 디코더(1620)는 제어 로직(1640)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(1620)는 메모리 장치(1600) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(1620)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(1620)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(1620)는 전압 생성 회로(1650)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(1620)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(1620)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(1650)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(1620)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(1620)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(1630)에 전송할 수 있다.
메모리 장치(1600)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(1620)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(1620)에 의해 디코딩 되어 읽기 및 쓰기 회로(1630)에 제공될 수 있다.
어드레스 디코더(1620)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(1630)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(1630)는 메모리 셀 어레이(1610)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(1630)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(1630)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(1610)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(1630)는 제어 로직(1640)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(1630)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(1600)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(1630)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(1640)은 어드레스 디코더(1620), 읽기 및 쓰기 회로(1630), 및 전압 생성 회로(1650) 등과 연결될 수 있다. 제어 로직(1640)은 메모리 장치(1600)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(1640)은 제어 신호(CTRL)에 응답하여 메모리 장치(1600)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(1640)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(1640)은 메모리 셀 어레이(1610)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(1630)를 제어할 수 있다. 전압 생성 회로(1650)는, 제어 로직(1640)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
도 17을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템은 데이터를 저장하는 메모리 장치(1600)와, 메모리 장치(1600)를 제어하는 메모리 컨트롤러(1700) 등을 포함할 수 있다.
메모리 장치(1600)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(1700)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(1600)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(1600)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(1600)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(1600)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(1600)는 메모리 컨트롤러(1700)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(1600)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(1600)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(1600)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(1600)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(1600)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(1700)는 메모리 장치(1600)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(1700)는 호스트(HOST)의 요청에 따라 메모리 장치(1600)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(1700)는 호스트(HOST)의 요청과 무관하게 메모리 장치(1600)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(1700)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(1700)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(1700)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 17을 참조하면, 메모리 컨트롤러(1700)는 메모리 인터페이스(1720) 및 제어 회로(1730) 등을 포함할 수 있으며, 호스트 인터페이스(1710) 등을 더 포함할 수 있다.
호스트 인터페이스(1710)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(1730)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(1710)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(1720)는, 메모리 장치(1600)와 연결되어 메모리 장치(1600)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(1720)는 제어 회로(1730)의 제어에 응답하여 메모리 장치(1600)와 메모리 컨트롤러(1700)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(1730)는 메모리 컨트롤러(1700)의 전반적인 제어 동작을 수행하여 메모리 장치(1600)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(1730)는 프로세서(1731), 워킹 메모리(1732) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 1733) 등을 더 포함할 수 있다.
프로세서(1731)는 메모리 컨트롤러(1700)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1731)는 호스트 인터페이스(1710)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(1720)를 통해 메모리 장치(1600)와 통신할 수 있다.
프로세서(1731)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(1731)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1731)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1731)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(1600)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(1731)는 읽기 동작 시 메모리 장치(1600)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1731)는 디랜더마이징 시드를 이용하여 메모리 장치(1600)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(1731)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(1700)의 동작을 제어할 수 있다. 다시 말해, 프로세서(1731)는, 메모리 컨트롤러(1700)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(1732)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템에 요구하는 논리 주소(Logical Address)와 메모리 장치(1600)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(1600)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(1600)에 저장되어 있다가 워킹 메모리(1732)에 로딩 될 수 있다.
워킹 메모리(1732)는 메모리 컨트롤러(1700)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(1732)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(1733)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(1732)에 저장된 데이터이거나, 메모리 장치(1600)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(1733)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(1733)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
버스(1740)는 메모리 컨트롤러(1700)의 구성 요소들(121, 122, 124, 125, 1733) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(1740)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(1700)의 전술한 구성 요소들(1710, 1720, 1731~1733, 1740)은 예시일 뿐이다. 메모리 컨트롤러(1700)의 전술한 구성 요소들(1710, 1720, 1731~1733, 1740) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(1700)의 전술한 구성 요소들 (1710, 1720, 1731~1733, 1740) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(1700)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
메모리 컨트롤러(1700)는 호스트(HOST)에 포함될 수도 있고, 메모리 장치(1600)과 통합 구현될 수도 있다.
전술한 메모리 장치(1600)는 본 발명의 실시예들에 따른 모니터링 회로(200)를 포함하는 반도체 장치(100)일 수 있다. 또한, 메모리 장치(1600)의 동작을 제어하는 메모리 컨트롤러(1700) 또한, 본 발명의 실시예들에 따른 모니터링 회로(200)를 포함하는 반도체 장치(100)일 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치가 적용된 컴퓨팅 시스템을 나타낸 도면이다.
도 18를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)은 시스템 버스(1860)에 전기적으로 연결되는 메모리 시스템(1870), 컴퓨팅 시스템(1800)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1810), 컴퓨팅 시스템(1800)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1820), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1830), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1840), 컴퓨팅 시스템(1800)이 사용하는 파워를 관리하는 파워 관리 모듈(1850) 등을 포함할 수 있다.
메모리 시스템(1870)은 반도체 장치(100)로 구현된 메모리 장치(1600)를 포함할 수 있으며, 경우에 따라, 메모리 컨트롤러(1700)를 더 포함할 수 있다.
컴퓨팅 시스템(1800)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1800)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(1870)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(1870)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
한편, 중앙처리장치(1810), 램(1820) 등도 본 발명의 실시예들에 따른 모니터링 회로(200)를 포함하는 반도체 장치(100)로 구현될 수 있다. UI/UX 모듈(1830), 통신 모듈(1840) 및 파워 관리 모듈(1850) 등 하나 이상이 집적회로(IC)로 구현된 경우, 이는 본 발명의 실시예들에 따른 모니터링 회로(200)를 포함하는 반도체 장치(100)로 구현될 수 있다.
아래에서는, 이상에서 설명한 반도체 장치(100)의 상태, 특징 또는 성능 등을 모니터링 하는 방법에 대하여 간략하게 다시 설명한다.
도 19는 본 발명의 실시예들에 따른 모니터링 방법에 대한 흐름도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 모니터링 방법은, 발진 인에이블 신호의 입력 시, 문턱전압 레벨에 따른 라이징 구간과 폴링 구간을 갖는 발진 신호(OSC)를 발생시키는 단계(S1910)와, 발진 신호(OSC)의 라이징 개수 또는 폴링 개수를 카운트하는 단계(S1920) 등을 포함할 수 있다.
도 19를 참조하면, 본 발명의 실시예들에 따른 모니터링 방법은, S1920 단계 이후, 발진 신호(OSC)의 라이징 개수 또는 폴링 개수를 카운트 한 카운트 값(O_OSC_CNT)과 미리 저장된 기준 값 간의 차이에 근거하여, 반도체 장치(100)의 반도체 프로세스 상태 정보(예: 정상, 비정상, ULVT 정상, ULVT 비정상, LVT 정상, LVT 비정상, SVT 정상, SVT 비정상 등을 나타내는 정보)를 출력할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 모니터링 방법은 반도체 장치(100)의 제작 공정이 완료된 이후 출하 직전에 반도체 공정의 정상 유무를 확인하기 위해 진행될 수 있다.
또는, 본 발명의 실시예들에 따른 모니터링 방법은 반도체 장치(100)가 출하된 이후, 컴퓨팅 시스템(1800)에 탑재된 이후 특정 이벤트 상황이나 주기적으로 타이밍에 수행될 수도 있다.
본 발명의 실시예들에 의하면, 반도체 장치(100)의 특성, 성능 또는 상태 등을 정확하고 신속하게 파악하여 불량을 신속 정확하게 확인할 수 있다.
또한, 본 발명의 실시예들에 의하면, 자신의 상태, 성능 또는 특성 등을 스스로 모니터링 할 수 있는 반도체 장치(100)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 자신의 제작 공정(Process)을 스스로 모니터링 할 수 있는 반도체 장치(100)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 반도체 공정을 통해 만들어진 반도체 장치들(100)이 정상적으로 제작되었는지를 개별적으로 정확하고 신속하게 파악할 수 있다.
또한, 본 발명의 실시예들에 의하면, 반도체 장치(100)를 모니터링 하되, 다양한 문턱전압 레벨을 갖는 트랜지스터들이 배치된 반도체 장치(100)를 정확하게 모니터링 할 수 있다.
또한, 본 발명의 실시예들에 의하면, 자신에게 배치된 트랜지스터들이 다양한 문턱전압 레벨을 갖는 경우, 자신의 성능이나 특성, 또는 상태 등을 스스로 모니터링 할 수 있는 반도체 장치(100)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 반도체 장치(100)를 디지털 방식으로 모니터링 할 수 있는 모니터링 회로(200)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 장치 200: 모니터링 회로
210: 발진 회로 220: 카운터
800: 판단기 1500: 웨이퍼
1600: 메모리 장치 1700: 메모리 컨트롤러
1800: 컴퓨팅 시스템 SUB: 기판
C/A: 코어 영역 P/A: 넌-코어 영역
OSLT: 오실레이터 MUX: 멀티플렉서

Claims (20)

  1. 반도체 장치를 모니터링 하기 위한 모니터링 회로에 있어서,
    상기 반도체 장치 내에 포함되고, 문턱전압 레벨에 따른 라이징 특성 또는 폴링 특성을 갖는 발진 신호를 발생시키는 발진 회로; 및
    상기 반도체 장치 내에 포함되고, 상기 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함하는 모니터링 회로.
  2. 제1항에 있어서,
    상기 카운터는, 카운트 인에이블 신호가 입력되면, 클럭 신호에 기초하여 정해진 시간 동안 상기 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 모니터링 회로.
  3. 제1항에 있어서,
    상기 발진 회로는, 발진 인에이블 신호에 따라 인에이블 되어 상기 발진 신호를 발생시키는 하나 이상의 오실레이터를 포함하는 모니터링 회로.
  4. 제3항에 있어서,
    상기 각 오실레이터는 디지털 기반의 링 오실레이터인 모니터링 회로.
  5. 제3항에 있어서,
    상기 발진 회로가 둘 이상의 오실레이터를 포함하는 경우,
    상기 둘 이상의 오실레이터 각각은 낸드 게이트와 직렬로 연결된 홀수 개의 인버터를 포함하고,
    상기 둘 이상의 오실레이트 중 적어도 하나의 오실레이터에 포함된 홀수 개의 인버터의 개수는 다른 오실레이터에 포함된 홀수 개의 인버터의 개수와 다른 모니티링 회로.
  6. 제3항에 있어서,
    상기 발진 회로가 둘 이상의 오실레이터를 포함하는 경우,
    상기 둘 이상의 오실레이터 각각은, 서로 다른 타이밍에 입력되는 상기 발진 인에이블 신호에 따라 상기 발진 신호를 서로 다른 타이밍에 발생시키는 모니터링 회로.
  7. 제3항에 있어서,
    상기 발진 회로가 둘 이상의 오실레이터를 포함하는 경우, 선택 신호에 따라 상기 둘 이상의 오실레이터 중 하나로부터 발생된 발진 신호를 상기 카운터로 전달하는 멀티플렉서를 더 포함하는 모니터링 회로.
  8. 제7항에 있어서,
    상기 둘 이상의 오실레이터 각각은,
    서로 다른 문턱전압 레벨에 따른 다른 라이징 특성 또는 다른 폴링 특성을 갖는 발진 신호를 발생시키는 프로세스 모니터.
  9. 제8항에 있어서,
    상기 발진 회로는,
    제1 문턱전압 레벨에 따른 제1 발진 신호를 발생시키는 제1 오실레이터와,
    상기 제1 문턱전압 레벨과 다른 제2 문턱전압 레벨에 따른 제2 발진 신호를 발생시키는 제2 오실레이터를 포함하고,
    상기 제2 문턱전압 레벨은 상기 제1 문턱전압 레벨보다 높고,
    상기 제1 발진 신호는 상기 제2 발진 신호보다 많은 라이징 개수 또는 많은 폴링 개수를 갖는 모니터링 회로.
  10. 제9항에 있어서,
    상기 발진 회로는,
    제3 문턱전압 레벨에 따른 제3 발진 신호를 발생시키는 제3 오실레이터를 더 포함하고,
    상기 제3 문턱전압 레벨은 상기 제2 문턱전압 레벨보다 높고,
    상기 제2 발진 신호는 상기 제3 발진 신호보다 많은 라이징 개수 또는 많은 폴링 개수를 갖는 모니터링 회로.
  11. 제1항에 있어서,
    상기 카운터에서 출력된 카운트 값과 미리 저장된 기준 값 간의 차이에 근거하여 반도체 프로세스 상태 정보를 출력하는 판단기를 더 포함하는 모니터링 회로.
  12. 모니터링 회로에 있어서,
    제1 발진 인에이블 신호의 입력에 따라 제1 발진 신호를 발생시키는 제1 오실레이터와 제2 발진 인에이블 신호의 입력에 따라 제2 발진 신호를 발생시키는 제2 오실레이터를 포함하는 발진 회로; 및
    상기 제1 발진 신호 및 상기 제2 발진 신호 각각의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함하며,
    상기 제1 오실레이터는 제1 문턱전압 레벨에 따른 상기 제1 발진 신호를 발생시키고,
    상기 제2 오실레이터는 상기 제1 문턱전압 레벨과 다른 제2 문턱전압 레벨에 따른 상기 제1 발진 신호와 다른 제2 발진 신호를 발생시키는 모니터링 회로.
  13. 기판; 및
    상기 기판 상에 배치되며, 문턱전압 레벨에 따른 라이징 특성 또는 폴링 특성을 갖는 발진 신호를 발생시켜, 상기 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 모니터링 회로를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 기판 상에 다수의 모니터링 회로가 배치되고, 상기 다수의 모니터링 회로는 상기 반도체 장치에서 메모리 셀 어레이가 배치되는 영역과 다른 영역에 분산되어 배치되는 모니터링 회로.
  15. 제13항에 있어서,
    상기 각 모니터링 회로는,
    상기 발진 신호를 발생시키는 발진 회로와, 상기 발진 신호의 라이징 개수 또는 폴링 개수를 카운트하는 카운터를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 발진 회로는, 발진 인에이블 신호에 따라 인에이블 되어 상기 발진 신호를 발생시키는 하나 이상의 오실레이터를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 발진 회로가 둘 이상의 오실레이터를 포함하는 경우,
    상기 모니터링 회로는,
    선택 신호에 따라 상기 둘 이상의 오실레이터 중 하나로부터 발생된 발진 신호를 상기 카운터로 전달하는 멀티플렉서를 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 둘 이상의 오실레이터 각각은 서로 다른 문턱전압 레벨에 따른 다른 라이징 특성 또는 다른 폴링 특성을 갖는 발진 신호를 발생시키는 반도체 장치.
  19. 제18항에 있어서,
    상기 발진 회로는,
    제1 문턱전압 레벨에 따른 제1 발진 신호를 발생시키는 제1 오실레이터와,
    상기 제1 문턱전압 레벨과 다른 제2 문턱전압 레벨에 따른 제2 발진 신호를 발생시키는 제2 오실레이터를 포함하고,
    상기 제2 문턱전압 레벨은 상기 제1 문턱전압 레벨보다 높고,
    상기 제1 발진 신호는 상기 제2 발진 신호보다 많은 라이징 개수 또는 많은 폴링 개수를 갖는 반도체 장치.
  20. 제19항에 있어서,
    상기 반도체 장치 내 메모리 셀 어레이가 배치되는 영역에는, 상기 제1 문턱전압 레벨을 갖는 트랜지스터들과 상기 제2 문턱전압 레벨을 갖는 트랜지스터들이 배치되는 반도체 장치.
KR1020190083760A 2019-07-11 2019-07-11 모니터링 회로 및 반도체 장치 KR20210007386A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020190083760A KR20210007386A (ko) 2019-07-11 2019-07-11 모니터링 회로 및 반도체 장치
US16/736,249 US11287469B2 (en) 2019-07-11 2020-01-07 Monitoring circuit and semiconductor device
CN202010070215.6A CN112285515A (zh) 2019-07-11 2020-01-21 监测电路和半导体装置
US17/673,029 US11579188B2 (en) 2019-07-11 2022-02-16 Monitoring circuit and semiconductor device
US18/097,281 US11921153B2 (en) 2019-07-11 2023-01-16 Monitoring circuit and semiconductor device
US18/426,339 US20240168086A1 (en) 2019-07-11 2024-01-30 Monitoring circuit and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190083760A KR20210007386A (ko) 2019-07-11 2019-07-11 모니터링 회로 및 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210007386A true KR20210007386A (ko) 2021-01-20

Family

ID=74102255

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190083760A KR20210007386A (ko) 2019-07-11 2019-07-11 모니터링 회로 및 반도체 장치

Country Status (3)

Country Link
US (4) US11287469B2 (ko)
KR (1) KR20210007386A (ko)
CN (1) CN112285515A (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3587144B2 (ja) * 2000-08-25 2004-11-10 松下電器産業株式会社 半導体記憶装置及びその検査方法
JP2002359289A (ja) * 2001-03-29 2002-12-13 Mitsubishi Electric Corp プロセスモニタ回路を備えた半導体装置、その試験方法、並びにその製造方法
US6792374B2 (en) * 2001-10-30 2004-09-14 Micron Technology, Inc. Apparatus and method for determining effect of on-chip noise on signal propagation
KR20070073274A (ko) 2006-01-04 2007-07-10 삼성전자주식회사 테스트용 반도체 소자 패턴
WO2007141870A1 (ja) * 2006-06-09 2007-12-13 Fujitsu Limited 温度センサ用リングオシレータ、温度センサ回路及びこれを備える半導体装置
KR100849208B1 (ko) 2006-10-24 2008-07-31 삼성전자주식회사 링 오실레이터를 구비하는 테스트 회로 및 테스트 방법
JP2011159873A (ja) * 2010-02-02 2011-08-18 Renesas Electronics Corp 半導体集積回路及びそれを備えた電圧制御装置
JP2011216620A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体集積回路装置
KR102436360B1 (ko) * 2017-12-20 2022-08-25 에스케이하이닉스 주식회사 모니터링 회로를 구비하는 반도체 장치
US11054468B2 (en) * 2018-05-30 2021-07-06 Micron Technology, Inc. Segmented digital die ring
US11448692B2 (en) * 2018-08-16 2022-09-20 Taiwann Semiconductor Manufacturing Company Ltd. Method and device for wafer-level testing
KR102567134B1 (ko) * 2018-10-01 2023-08-16 삼성전자주식회사 엑스선 조사량 측정 장치, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법
US11189536B2 (en) * 2018-12-31 2021-11-30 Micron Technology, Inc. Method and apparatus for on-chip stress detection
US11099224B2 (en) * 2019-05-24 2021-08-24 Marvell Israel (M.I.S.L) Ltd. Method and circuitry for semiconductor device performance characterization
US11150292B1 (en) * 2019-06-28 2021-10-19 Anora, LLC Voltage spike detector and system for detecting voltage spikes in semiconductor devices
US11079428B2 (en) * 2019-12-13 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Test circuit and method
JP2021128107A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 試験システム
US20230082419A1 (en) * 2020-02-28 2023-03-16 Sony Semiconductor Solutions Corporation Semiconductor device and test system

Also Published As

Publication number Publication date
US20210011076A1 (en) 2021-01-14
US11287469B2 (en) 2022-03-29
US11579188B2 (en) 2023-02-14
US11921153B2 (en) 2024-03-05
US20230204658A1 (en) 2023-06-29
CN112285515A (zh) 2021-01-29
US20240168086A1 (en) 2024-05-23
US20220170981A1 (en) 2022-06-02

Similar Documents

Publication Publication Date Title
US9927986B2 (en) Data storage device with temperature sensor and temperature calibration circuitry and method of operating same
US10310924B2 (en) Storage device and read reclaim method thereof
US10593417B2 (en) Memory system and operating method for the same
CN109509490B (zh) 使用非线性滤波方案的存储器***及其读取方法
US11037639B2 (en) Memory controller and method of operating the same for processing the failed read operation
US20170262198A1 (en) Semiconductor device, and information-processing device
US9940039B2 (en) Method and data storage device with enhanced data retention
US11061769B2 (en) Storage device selectively generating parity bits according to endurance of memory cell, and method thereof
KR20190106282A (ko) 저전압 감지 회로 및 이를 포함하는 메모리 장치
US20190196963A1 (en) Controller and operating method thereof
US11321170B2 (en) Memory system, memory controller, and method for operating memory system
CN111949204A (zh) 存储器***、存储器控制器和存储器装置
KR20220075684A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US10748639B2 (en) Controller, operating method thereof and memory system including the controller
US11921153B2 (en) Monitoring circuit and semiconductor device
CN111798903B (zh) 存储器***、存储器装置和存储器控制器
KR20220072153A (ko) 저장 시스템 및 저장 시스템의 동작 방법
KR20210054396A (ko) 저장 장치 및 그 동작 방법
KR20160129418A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11334505B2 (en) System and method for operating system
KR20200138894A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 장치
US11307623B2 (en) System, controller, and method for operating system to determine amount of current for multiple power domain modules
US20240071554A1 (en) Block family error avoidance bin scans after memory device power-on
US20240143185A1 (en) Storage device writing data on the basis of temperatures of memory dies and method thereof
KR20230034524A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination