JP2004096237A - 発振回路及び半導体集積回路 - Google Patents
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Abstract
【解決手段】リング発振回路は、PchトランジスタとNchトランジスタを並列接続したトランスファゲート2と、トランスファゲート2の出力が入力されるCMOSインバータ3との縦続接続によって構成された遅延回路1−1〜1−nを奇数段縦続接続するとともに、最終段の遅延回路1−nの出力を初段の遅延回路1−1の入力にフィードバックすることにより構成されている。各遅延回路におけるトランスファゲート2のPchトランジスタのゲート電極には共通にPch制御信号が入力され、各遅延回路におけるトランスファゲート2のNchトランジスタのゲート電極には、共通にNch制御信号が入力されることにより、3種類のモードに切り替えられて発信動作を行う。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、リング発振回路に関し、特に、PチャネルMOSトランジスタ(以下、Pchトランジスタ)とNチャネルMOSトランジスタ(以下、Nchトランジスタ)等の異なる導電型トランジスタを含む半導体集積回路装置の動作確認試験用として好適なリング発振回路に関する。
【0002】
【従来の技術】
半導体集積回路装置(ICチップあるいはLSI)の空きスペースに、本体回路と同一製造工程により、本体回路の高速動作特性評価を行うためのリング発振回路を組み込んで形成しておき、このリング発振回路の発振クロック周期を測定することによって、ICチップ内の本体回路の動作特性評価試験を行う技術が、例えば特公平8−4104号公報あるいは特開平7−104037号公報等に記載されている。
【0003】
図4は、このような試験用のリング発振回路が組み込まれた上記公報記載のICチップの平面図を示している。ICチップ40の空きスペースには、入力信号の位相を反転しかつ遅延して出力する複数のインバータ43を多段(奇数段)縦続接続し、最終段インバータの出力を初段インバータの入力に帰還することによりリング状に接続して構成された動作確認用のリング発振回路41が形成され、その出力はICチップ周囲に設けられた電極パッド42に接続されている。
【0004】
この動作確認用リング発振回路41とICチップ40内の本体集積回路とは同一の製造条件(回路定数等)で製造されるので、ICチップ40の製品検査の際にこのリング発振回路41を動作させ、電極パッド42から出力される発振周期が正常(発振クロック周期が規格範囲内)であれば、本体集積回路の動作特性(遅延特性)も正常であるとみなすことができる。従って、このリング発振回路41の発振周波数を測定することにより、ICチップ40の良品と不良品の選別を行うことができる。
【0005】
図5は、半導体集積回路装置がPchトランジスタとNchトランジスタを含むCMOS等により構成されている場合に、ICチップ50の空きスペースに形成される動作特性評価試験用のリング発振回路の例を示しており、PchトランジスタとNchトランジスタとからなるCMOSインバータ51〜53を奇数段(図5では3段)リング状に接続することによりリング発振回路を構成している。
【0006】
図5において、CMOSインバータ51〜53はそれぞれ、ドレイン・ソース電極間が電源電位Vccと出力ノードとの間に接続されるとともにゲート電極に入力信号を受けるPchトランジスタと、ドレイン・ソース電極間が出力ノードと接地電位との間に接続されるとともにゲート電極に入力信号を受けるNchトランジスタによって構成されている。最終段インバータ53の出力ノード56は初段インバータ51の入力側にフィードバックされてリング発振回路が構成される。また、このリング発振回路の発振クロック信号は出力ノード56と接続されたパッド57から出力される。
【0007】
次に、このリング発振回路の動作について説明する。インバータ53の出力ノード56から出力されるクロック信号が接地電位から電源電位Vccに立ち上がると、インバータ51の出力ノード54の電位は、遅延時間Td1遅れて電源電位Vccから接地電位に立ち下がり、インバータ52の出力ノード55の電位は、さらに遅延時間Td2遅れて接地電位から電源電位Vccに立ち上がり、インバータ53の出力ノード56の電位はさらに遅延時間Td3遅れて電源電位Vccから接地電位に立ち下がる。
【0008】
これを受けてインバータ51の出力ノード54の電位は、遅延時間Td4遅れて接地電位から電源電位Vccに立ち上がり、インバータ52の出力ノード55の電位は、さらに遅延時間Td5遅れて電源電位Vccから接地電位に立ち下がり、インバータ53の出力ノード56の電位はさらに遅延時間Td6遅れて接地電位から電源電位Vccに立ち上がる。
【0009】
上記動作により1周期分のクロック信号が出力されるから、このリング発振回路から出力される発振クロック信号の周期Tは、
T=Td1+Td2+Td3+Td4+Td5+Td6
となる。
【0010】
一方、クロック信号が接地電位から電源電位Vccに立ち上がる時間は、各CMOSインバータ51〜53内のPchトランジスタがオフからオンに切り替わる時間によって決まるからそれぞれPchトランジスタの特性(しきい値)に依存し、また、クロック信号が電源電位Vccから接地電位に立ち下がる時間は、各CMOSインバータ51〜53内のNchトランジスタがオフからオンに切り替わる時間によって決まるからそれぞれNchトランジスタの特性(しきい値)に依存する。
【0011】
これらのPchトランジスタとNchトランジスタは、それぞれ同一の製造条件(回路定数等)で製造されるので、各インバータ51〜53が電源電位Vccから接地電位に立ち下がる(Nchトランジスタがオフからオンに遷移する)ときの遅延時間はそれぞれ等しくなり、また、各インバータ51〜53が接地電位から電源電位Vccに立ち上がる(Pchトランジスタがオフからオンに遷移する)ときの遅延時間もそれぞれ等しくなる。
【0012】
そこで、Nchトランジスタがオフからオンに切り替わるときの遅延時間をTdn、Pchトランジスタがオフからオンに切り替わるときの遅延時間をTdpとすると、Td1、Td3およびTd5は、Tdnとなり、Td2、Td4およびTd6は、Tdpとみなせるから、このリング発振回路から出力されるクロック信号の周期Tは、
T=3(Tdn+Tdp)
となる。
【0013】
このように、リング発振回路を構成する各インバータの出力遅延時間は、CMOSを構成するPchトランジスタとNchトランジスタの特性に依存し、一方、ICチップ内のPchトランジスタとNchトランジスタもリング発振回路を構成するPchトランジスタとNchトランジスタとそれぞれ同一の製造条件で製造されるので、従来、この奇数段のインバータで構成されるリング発振回路の発振クロック周期を測定することによりICチップの試験を行い、発振周期が規格範囲内であればICチップ内の本体集積回路の動作特性(遅延特性)も規格範囲内であると判定していた。
【0014】
【発明が解決しようとする課題】
CMOSインバータチェーンのリング発振回路では、各CMOSインバータにおけるPchトランジスタの立ち上がり遅延と、Nchトランジスタの立ち下がり遅延の合計(Tdn+Tdp)によって、リング発振回路の発振周期が決定されるため、Nchトランジスタの特性とPchトランジスタのしきい値の設計値からのずれ等により両トランジスタの遅延特性のいずれか一方が製造規格範囲外、またはいずれも製造規格範囲外となっていても、両者の立ち下がりと立ち上がりの遅延時間が互いに相殺する方向にずれている場合には、その合計の遅延時間(Tdn+Tdp)が規格範囲内に収まりリング発振回路の発振周期が規格範囲内となることがある。従ってその場合には、ICチップ内の本体回路の高速動作特性(遅延特性)も規格範囲内と判定されてしまう。
【0015】
例えば、Nchトランジスタの立ち下がり遅延時間が比較的短い値で製造され、一方、Pchトランジスタの立ち上がり遅延時間が製造規格範囲よりも長い値で製造された場合、実際のリング発振回路の発振周期テストでは、Nchトランジスタの性能(動作遅延時間)がPchトランジスタの性能(動作遅延時間)をカバーし、試験をパスすることがある。同様に、Nchトランジスタが製造規格範囲を外れ、Pchトランジスタが製造規格範囲内に収まっている場合も、従来のリング発振回路でのテストではLSIの不良を検出できない場合がある。
【0016】
特に、最近のLSIは高速動作が要求され、動作周波数も非常に高くなっているが、その場合、上記構成のリング発振回路の発振周期テストではパスしても、実際のLSIの遅延パスにおいて、PchトランジスタあるいはNchトランジスタの特性に大きく依存する箇所があると、PchトランジスタあるいはNchトランジスタのいずれか一方の立ち上がりあるいは立ち下がり遅延時間が製造規格範囲よりも長いために、LSIが正常に動作しなくなる場合が生ずることがある。
【0017】
本発明の目的は、上記問題点に鑑み、PchトランジスタとNchトランジスタを含む半導体集積回路の遅延特性試験において、PchトランジスタとNchトランジスタのどちらか一方が製造規格を外れている場合であっても、製造不良を検出可能なリング発振回路を提供することにある。
【0018】
【課題を解決するための手段】
本発明のリング発振回路は、入力信号を反転遅延して出力する遅延回路を奇数段縦続接続し、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、前記各遅延回路は、PchトランジスタとNchトランジスタを並列接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され、かつ前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態での発振と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態での発振と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とする。
【0019】
また、本発明のリング発振回路は、入力信号を反転遅延して出力する遅延回路を偶数段縦続接続し、最終段の前記遅延回路の出力を、発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、前記各遅延回路は、PchトランジスタとNchトランジスタを並列接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され、かつ前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態での発振と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態での発振と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とする。
【0020】
リング発振回路の前記発振状態の切り替えは、前記複数の遅延回路における前記トランスファゲートのPchトランジスタのゲート電極に共通接続された第1の制御端子に外部から入力され、各トランスファゲートのPchトランジスタを同時にオンオフ制御する第1の制御信号と、前記複数の遅延回路における前記トランスファゲートのNchトランジスタのゲート電極に共通接続された第2の制御端子に外部から入力され、各トランスファゲートのNchトランジスタを同時にオンオフ制御する第2の制御信号によって制御される。
【0021】
また、本発明の半導体集積回路装置試験方法は、PchトランジスタとNchトランジスタを並列に接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を奇数段縦続接続するとともに、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路、あるいはPchトランジスタとNchトランジスタを並列に接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を偶数段縦続接続するとともに、最終段の前記遅延回路の出力を発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路を、PchトランジスタとNchトランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする。
【0022】
本体集積回路と同一の製造条件の下でICチップの空きスペースに形成された本発明のリング発振回路によって、本体集積回路のPchトランジスタの遅延特性が規格範囲内かどうかをテストする場合には、第1の制御信号を“Low”、第2の制御信号を“Low”にして、各トランスファゲートのPchトランジスタのみをオンにした状態でリング発振回路を発振させ、発振周波数を測定する。
【0023】
また、本体集積回路のNchトランジスタの遅延特性が規格範囲内かどうかをテストする場合には、第1の制御信号を“High”、第2の制御信号を“High”にして、各トランスファゲートのNchトランジスタのみをオンにした状態でリング発振回路を発振させ、発振周波数を測定する。
【0024】
さらに、本体集積回路のPchトランジスタとNchトランジスタのトータルの遅延特性が規格範囲内かどうかをテストする場合には、第1の制御信号を“Low”、第2の制御信号を“High”にして、各トランスファゲートのPchトランジスタ及びNchトランジスタをオンにした状態でリング発振回路を発振させ、発振周波数を測定する。
【0025】
本発明のリング発振回路において各トランスファゲートのPchトランジスタのみをオンにした状態でリング発振回路を発振させた場合には、各遅延回路の立ち下がり特性はトランスファゲートのPchトランジスタとCMOSインバータのNchトランジスタの特性に依存し、各遅延回路の立ち上がり特性はトランスファゲートのPchトランジスタとCMOSインバータのPchトランジスタの特性に依存するので、リング発振回路の発振周期は、Pchトランジスタにより多く依存した値となる。
【0026】
また、各トランスファゲートのNchトランジスタのみをオンにした状態でリング発振回路を発振させた場合には、各遅延回路の立ち下がり特性はトランスファゲートのNchトランジスタとCMOSインバータのNchトランジスタの特性に依存し、各遅延回路の立ち上がり特性はトランスファゲートのNchトランジスタとCMOSインバータのPchトランジスタの特性に依存するので、リング発振回路の発振周期は、Nchトランジスタにより多く依存した値となる。
【0027】
さらに、各トランスファゲートのPchトランジスタ及びNchトランジスタをオンにした状態でリング発振回路を発振させた場合、各遅延回路の立ち下がり特性はトランスファゲートの並列接続されたPchトランジスタ及びNchトランジスタとCMOSインバータのNchトランジスタの特性に依存し、各遅延回路の立ち上がり特性はトランスファゲートの並列接続されたPchトランジスタ及びNchトランジスタとCMOSインバータのPchトランジスタの特性に依存するので、リング発振回路の発振周期は、PchトランジスタとNchトランジスタのトータルのトランジスタ特性に依存した値となる。
【0028】
このように本発明のリング発振回路は、一つのリング発振回路を3種類のリング発振回路に切り替えることができ、かつ各発振周期を、リング発振回路を構成するPchトランジスタとNchトランジスタに依存させることができるので、PchトランジスタとNchトランジスタを含む半導体集積回路の動作特性試験の際に、半導体集積回路内のPchトランジスタとNchトランジスタの特性をそれぞれ独立に試験することが可能となる。
【0029】
【発明の実施の形態】
図1は、本発明リング発振回路の第1の実施形態を示すブロック構成図である。
【0030】
本実施形態のリング発振回路は、並列接続されたPchトランジスタとNchトランジスタからなるトランスファゲート2と、トランスファゲート2の出力が入力されるCMOSインバータ3との縦続接続によって構成された遅延回路1−1〜1−nを、奇数段縦続接続するとともに最終段の遅延回路1−nの出力を初段の遅延回路1−1の入力にフィードバックすることにより構成されている。
【0031】
遅延回路1−2〜1−nの内部構成は遅延回路1−1と同様の構成となっている。各遅延回路におけるトランスファゲート2のPchトランジスタのゲート電極には、共通にPch制御信号が入力される。同様に、各遅延回路におけるトランスファゲート2のNchトランジスタのゲート電極には、共通にNch制御信号が入力される。
【0032】
このPch制御信号とNch制御信号を電源電位(“High”)または接地電位(“Low”)に切り替えることにより、リング発振回路は、各遅延回路におけるトランスファゲート2のPchトランジスタをオン、Nchトランジスタをオフとした状態での発振と、トランスファゲート2のPchトランジスタをオフ、Nchトランジスタをオンとした状態での発振と、トランスファゲート2のPchトランジスタ及びNchトランジスタの両方をオンにした状態での発振とに切り替えられ、それぞれのモードにおける発振動作を行う。
【0033】
以下、本実施形態の動作について、図1を参照して詳細に説明する。なお以下で説明するリング発振回路は、縦続接続された遅延回路の数nが3のリング発振回路とし、また、各遅延回路内の各Pchトランジスタと各Nchトランジスタは同一チップ上でそれぞれ同一の製造過程で形成されており、各遅延回路1−1〜1−3における遅延特性は同一であるとする。
【0034】
まず、Pch制御信号=“Low”、Nch制御信号=“Low”として、各遅延回路におけるトランスファゲート2のPchトランジスタをオン、Nchトランジスタをオフとした状態で、このリング発振回路を発振させる。遅延回路1−3の出力ノード6から出力される発振クロック信号が接地電位から電源電位Vccに立ち上がると、遅延回路1−1の出力ノード4の電位は、トランスファゲート2のPchトランジスタに依存する伝送遅延時間TdtpとCMOSインバータ3のNchトランジスタがオフからオンに遷移する遅延時間Tdnを加算した遅延時間Tdtp+Tdn遅れて電源電位Vccから接地電位に立ち下がる。
【0035】
遅延回路1−2の出力ノード5の電位は、さらにトランスファゲート2のPchトランジスタに依存する伝送遅延時間TdtpとCMOSインバータ3のPchトランジスタがオフからオンに遷移する遅延時間Tdpを加算した遅延時間Tdtp+Tdp遅れて接地電位から電源電位Vccに立ち上がる。遅延回路1−3の出力ノード6の電位は、さらにトランスファゲート2のPchトランジスタに依存する伝送遅延時間TdtpとCMOSインバータ3のNchトランジスタがオフからオンに遷移する遅延時間Tdnを加算した遅延時間Tdtp+Tdn遅れて電源電位Vccから接地電位に立ち下がる。
【0036】
これを受けて遅延回路1−1の出力ノード4の電位は、さらにトランスファゲート2のPchトランジスタに依存する伝送遅延時間TdtpとCMOSインバータ3のPchトランジスタがオフからオンに遷移する遅延時間Tdpを加算した遅延時間Tdtp+Tdp遅れて接地電位から電源電位Vccに立ち上がる。遅延回路1−2の出力ノード5の電位は、さらにトランスファゲート2のPchトランジスタに依存する伝送遅延時間TdtpとCMOSインバータ3のNchトランジスタがオフからオンに遷移する遅延時間Tdnを加算した遅延時間Tdtp+Tdn遅れて電源電位Vccから接地電位に立ち下がる。
【0037】
遅延回路1−3の出力ノード6の電位は、さらにトランスファゲート2のPchトランジスタに依存する伝送遅延時間TdtpとCMOSインバータ3のPchトランジスタがオフからオンに遷移する遅延時間Tdpを加算した遅延時間Tdtp+Tdp遅れて接地電位から電源電位Vccに立ち上がる。
【0038】
この一連の動作により出力ノード6から1周期分のクロック信号が出力されるから、このリング発振回路から出力されるクロック信号の周期Tpは、
Tp=6Tdtp+3(Tdp+Tdn)
となる。
【0039】
次に、Pch制御信号=“High”、Nch制御信号=“High”として、各遅延回路におけるトランスファゲート2のPchトランジスタをオフ、Nchトランジスタをオンとした状態で、このリング発振回路を発振させる。
【0040】
この場合、各トランスファゲート2の伝送遅延時間がNchトランジスタに依存したTdtnとなる点を除けば、上記各遅延回路におけるトランスファゲート2のPchトランジスタをオン、Nchトランジスタをオフとした状態で発振させた場合と同様であるので、この場合のリング発振回路から出力されるクロック信号の周期Tnは、
Tn=6Tdtn+3(Tdp+Tdn)
となる。
【0041】
次に、Pch制御信号=“Low”、Nch制御信号=“High”として、各遅延回路におけるトランスファゲート2のPchトランジスタ及びNchトランジスタを両方ともオンにした状態で、このリング発振回路を発振させる。
【0042】
この場合、各トランスファゲート2の伝送遅延時間がPchトランジスタとNchトランジスタの並列回路に依存したTdtとなる点を除けば、上記各遅延回路におけるトランスファゲート2のPchトランジスタまたはNchトランジスタの一方のみをオンにした状態で発振させた場合と同様であるので、この場合のリング発振回路から出力されるクロック信号の周期Ttは、
Tt=6Tdt+3(Tdp+Tdn)
となる。
【0043】
このように、リング発振回路を3種類のモードで発振させることにより、3種類の発振周期、Tp、Tn、Ttが得られるが、発振周期Tpは、Pchトランジスタの特性により多く依存した値となり、発振周期Tnは、Nchトランジスタの特性により多く依存した値となり、発振周期Ttは、PchトランジスタとNchトランジスタのトータルの特性に依存した値となる。
【0044】
このリング発振回路を本体集積回路と同一の製造条件で半導体チップの空きスペースに形成しておき、上記各発振モードで発振させると、上記各発振周期Tp、Tn、およびTtは、それぞれ半導体チップ上に形成された本体集積回路のPchトランジスタの特性を反映した発振周期、本体集積回路のNchトランジスタの特性を反映した発振周期、およびPchトランジスタとNchトランジスタのトータルの特性を反映した発振周期となる。
【0045】
従って、これらの発振周期を測定し、各発振周期がそれぞれ設定した規格範囲内かどうかを判定することにより、例えば、半導体装置のPchトランジスタ及びNchトランジスタのトータルの特性が規格範囲内であって、PchトランジスタとNchトランジスタのいずれか一方が規格範囲外であるような場合にも、その良否を正確に選別することが可能になる。
【0046】
図2は、本発明リング発振回路の第2の実施形態を示すブロック構成図である。
【0047】
本実施形態のリング発振回路は、入力信号を反転遅延して出力する遅延回路1−1〜1−nが偶数段縦続接続されるとともに初段の遅延回路1−1の入力側にナンドゲート21が接続されている。各遅延回路1−1〜1−nは、第1の実施形態における遅延回路と同一の構成であり、並列接続されたPchトランジスタとNchトランジスタからなるトランスファゲート2と、トランスファゲート2の出力が入力されるCMOSインバータ3との縦続接続によって構成されている。
【0048】
ナンドゲート21の第1の入力端子には最終段の遅延回路1−nの出力がフィードバックされ、第2の入力端子には発振開始制御信号が入力される。ナンドゲート21の出力は初段の遅延回路1−1の入力信号となる。また、本実施形態では、リング発振回路の発振出力を分周するためにフリップフロップ回路等からなる分周回路22が接続されている。
【0049】
第1の実施形態では、リング発振回路に3種類の発振モードのいずれかが設定され、電源が供給されると発振を開始するが、本実施形態では、さらにナンドゲート21の第2の入力端に発振開始信号が入力されたとき発振を開始する。リング発振回路の発振動作自体は第1の実施形態と同様であるのでその詳細説明は省略する。また、分周回路22は動作が高速化した際の測定器との関係で適宜設けられるものであって必ずしも必要とするものではない。
【0050】
図3は、第2の実施形態において、遅延回路の段数を10段としたリング発振回路を各種モデルの半導体集積回路の空きスペースに形成し、3種類の発振モードを設定して発振させた場合の発振周期(単位はnsec)をシミュレーションした結果を示している。
【0051】
図3において、「P特性」は、Pch制御信号=“Low”、Nch制御信号=“Low”として、各遅延回路におけるトランスファゲートのPchトランジスタをオン、Nchトランジスタをオフとした状態でリング発振回路を発振させた場合、「N特性」は、Pch制御信号=“High”、Nch制御信号=“High”として、各遅延回路におけるトランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンとした状態でリング発振回路を発振させた場合、「通常mode」は、Pch制御信号=“Low”、Nch制御信号=“High”として、各遅延回路におけるトランスファゲートのPchトランジスタ及びNchトランジスタを両方ともオンとした状態でリング発振回路を発振させた場合の各発振周期を示している。
【0052】
また、「slow」は、Pchトランジスタ及びNchトランジスタが供に高いしきい値を有しているために、遅延が大きい場合、「typ」は、Pchトランジスタ及びNchトランジスタが供に最適なしきい値を有し、最適な遅延特性となっている場合、「fast」は、Pchトランジスタ及びNchトランジスタが供に低いしきい値を有し、遅延が小さい場合、「plnh」は、Pchトランジスタは低いしきい値を有し、Nchトランジスタは高いしきい値を有している場合、「phnl」は、Pchトランジスタは高いしきい値を有し、Nchトランジスタは低いしきい値を有している場合の各モデルをそれぞれ表している。
【0053】
図3において、例えば「通常mode」時の発振周期の規格範囲を、80nsec以下というように設定した場合、従来のテストでは、slowモデル以外は全て良品と判定されるが、本発明では、「P特性」及び「N特性」時の発振周期の規格範囲を、例えば120nsec以下というような設定を行うことにより、plnhモデルおよびphnlモデルについても規格範囲外であるとして良品から除外することが可能となり、製品の信頼性をより高めることができる。
【0054】
なお、上記実施形態では、PチャネルMOSトランジスタとNチャネルMOSトランジスタを含む半導体集積回路装置をその対象として説明したが、本発明は、互いに異なる第1及び第2の導電型トランジスタ(例えばPNPトランジスタとNPNトランジスタ等)を含む任意の半導体集積回路装置に対して適用することができる。
【0055】
その場合、本発明のリング発振回路は、複数の遅延回路と、その電流経路が隣接する遅延回路の間に設けられ第1の制御信号によりその導通状態が制御される第1導電型トランジスタと、その電流経路が前記隣接する遅延回路の間に設けられ前記第1の制御信号と異なる第2の制御信号によりその導通状態が制御される第2導電型トランジスタとからなるトランスファゲートを有し、これら第1導電型トランジスタと第2導電型トランジスタのいずれか一方のみをオン状態、両方をオン状態としてそれぞれ発振するように構成される。
【0056】
この場合にも、リング発振回路は3種類のモードで発振させることができ、これら3種類の発振周期は、それぞれ、第1導電型トランジスタの特性により多く依存した値、第2導電型トランジスタの特性により多く依存した値、および第1導電型トランジスタと第2導電型トランジスタのトータルの特性に依存した値となる。
【0057】
【発明の効果】
本発明のリング発振回路によれば、一つのリング発振回路を3種類のリング発振回路に切り替えることができ、かつ各発振周期を、リング発振回路を構成する例えば、PchトランジスタとNchトランジスタにそれぞれ依存した値にすることが可能である。
【0058】
また、本発明のリング発振回路を用いてPchトランジスタとNchトランジスタを含む半導体集積回路装置(LSI等)の試験を行えば、CMOSインバータチェーンのリング発振回路における通常モードの発振周期が規格範囲内に収まっている場合であっても、PchトランジスタとNchトランジスタのどちらかあるいは両方が製造規格を外れている場合には、製造不良品として判定することが可能となるので、半導体集積回路装置の信頼性をより高めることができる。
【図面の簡単な説明】
【図1】本発明リング発振回路の第1の実施形態を示すブロック構成図である。
【図2】本発明リング発振回路の第2の実施形態を示すブロック構成図である。
【図3】本発明の実施例についてシミュレーションした結果を示す図表である。
【図4】従来例を示す図である。
【図5】従来例を示す図である。
【符号の説明】
1−1〜1−n 遅延回路
2 トランスファゲート
3 CMOSインバータ
21 ナンドゲート
22 分周回路
Claims (9)
- 複数の遅延回路を有するリング発振回路であって、
隣接する遅延回路の間に接続されたトランスファゲートを有し、前記トランスファゲートは、第1の制御信号によりその導通状態が制御される第1導電型トランジスタ及び前記第1の制御信号と異なる第2の制御信号によりその導通状態が制御される第2導電型トランジスタを備えることを特徴とするリング発振回路。 - 入力信号を反転遅延して出力する遅延回路を奇数段縦続接続し、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、
前記各遅延回路は、PchトランジスタとNchトランジスタを並列接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され、かつ前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態での発振と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態での発振と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とするリング発振回路。 - 入力信号を反転遅延して出力する遅延回路を偶数段縦続接続し、最終段の前記遅延回路の出力を、発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、
前記各遅延回路は、PchトランジスタとNchトランジスタを並列接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され、かつ前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態での発振と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態での発振と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とするリング発振回路。 - 前記複数の遅延回路における前記トランスファゲートのPchトランジスタのゲート電極に共通接続され、各トランスファゲートのPchトランジスタを同時にオンオフ制御する第1の制御信号が外部から入力される第1の制御端子と、前記複数の遅延回路における前記トランスファゲートのNchトランジスタのゲート電極に共通接続され、各トランスファゲートのNchトランジスタを同時にオンオフ制御する第2の制御信号が外部から入力される第2の制御端子とを有していることを特徴とする請求項2または3に記載のリング発振回路。
- 前記リング発振回路からの出力を分周する分周回路を有していることを特徴とする請求項1〜4のいずれかに記載のリング発振回路。
- 請求項1〜5のいずれかに記載のリング発振回路が、半導体集積回路チップの空きスペースに本体回路と同一の製造条件により形成されていることを特徴とする半導体集積回路装置。
- 複数の遅延回路と、隣接する遅延回路の間に接続されたトランスファゲートを有し、前記トランスファゲートが、第1の制御信号によりその導通状態が制御される第1導電型トランジスタ及び前記第1の制御信号と異なる第2の制御信号によりその導通状態が制御される第2導電型トランジスタを備えているリング発振回路を、前記第1及び第2導電型トランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記第1導電型トランジスタをオン、前記第2導電型トランジスタをオフにした状態と、前記第1導電型トランジスタをオフ、前記第2導電型トランジスタをオンにした状態と、前記第1及び第2導電型の両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする半導体集積回路装置の試験方法。
- PchトランジスタとNchトランジスタを並列に接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を奇数段縦続接続するとともに、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路を、PchトランジスタとNchトランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする半導体集積回路装置の試験方法。
- PchトランジスタとNchトランジスタを並列に接続したトランスファゲートとCMOSインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を偶数段縦続接続するとともに、最終段の前記遅延回路の出力を発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路を、PchトランジスタとNchトランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記トランスファゲートのPchトランジスタをオン、Nchトランジスタをオフにした状態と、前記トランスファゲートのPchトランジスタをオフ、Nchトランジスタをオンにした状態と、前記トランスファゲートのPchトランジスタ及びNchトランジスタの両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする半導体集積回路装置の試験方法。
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