KR100848522B1 - 실리콘 에칭 및 챔버 세정 프로세스의 일체화 - Google Patents

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Abstract

소오스 전력을 갖는 기판 프로세스 챔버에 배치된 기판을 프로세스하는 방법은 기판 프로세스 챔버로 기판을 이송하는 단계를 포함한다. 트렌치는, 소오스 전원 장치으로부터 RF 에너지를 인가함으로써 제 1 에천트 가스로부터 형성된 플라즈마에 기판을 노출시키고, 기판을 향해 플라즈마를 바이어스프로세스함으로써, 기판 상에 에칭된다. 기판 프로세스 챔버의 내부 표면에 부착된 부산물은, 바이어스 전력을 인가하지 않거나 최소 바이어스 전력을 인가하여, 기판 프로세스 챔버 내에 할로겐 소오스를 포함하는 제 2 에천트 가스로부터 형성된 플라즈마를 점화시킴으로써, 제거된다. 그 후, 기판이 챔버로부터 제거된다. 100개 이상의 기판이, 챔버 상에서 건식 세정 또는 습식 세정 동작을 수행하기 전, 트렌치 에칭 단계와 에칭 부산물 제거 단계에 의해, 프로세스된다.
Figure R1020037003829
트렌치 에칭, 챔버

Description

실리콘 에칭 및 챔버 세정 프로세스의 일체화{INTEGRATION OF SILICON ETCH AND CHAMBER CLEANING PROCESSES}
본 발명은 실리콘 에칭 방법에 관한 것이다. 보다 상세하게는, 본 발명은 실리콘 에칭 및 챔버 세정 프로세스가 일체화된 방법에 관한 것이다.
실리콘 에칭 프로세스는 대부분의 집적 회로 제조 시 기초적인 단계이다. 각각의 프로세스된 기판은 정확한 설계 규격과 거의 일치하는 에칭 프로파일을 가져아 하기 때문에, 에칭 프로세스에서의 재현성은 중요하게 고려된다. 그러나, 통상, 실리콘 에칭 프로세스는, 에칭 챔버의 내부 표면에 부착되는 실리콘 이산화물과 같은 부산물을 생성하는 "더러운" 프로세스이기 때문에, 실리콘 에칭 프로세스의 재현성은 복잡하다. 내부 벽 상의 부착물은 각각의 연속적인 실리콘 에칭 프로세스에서 축적되어, 챔버 조건을 변화시킨다. 챔버가 규칙적으로 세정되지 않은 경우에는, 챔버는 오염되어 불량한 재현성으로 이를 수도 있게 된다. 예를 들면, 초기에 프로세스된 기판은, 챔버가 오염된 후 프로세스된 기판과 상이한 에칭 프로파일을 가질 수도 있다.
부산물 축적과 관련된 이러한 그리고 다른 문제들을 해결하기 위해, 챔버 세정 프로세스는 에칭 프로세스 중간에 규칙적으로 수행된다. 예를 들면, 각 카세트가 25개의 기판을 포함하는, 1개 내지 3개의 카세트를 프로세스한 후, 건식 세정 프로세스를 수행할 수도 있다. 통상, 건식 세정 프로세스는, 챔버에 더미 기판을 삽입하는 단계, 및 챔버 내에서 세정 가스 혼합물로부터 플라즈마를 점화하는 단계를 포함한다. 플라즈마는 챔버의 내부 표면에 부착된 부산물을 제거하여, 챔버가 보다 깨끗한 상태가 되도록 한다.
통상, 건식 세정 프로세스는 효과적으로 전체 챔버를 세정할 수 없기 때문에, 건식 에칭 프로세스 이외에도, 1500개 기판을 프로세스한 후 등과 같이, 주기적으로 습식 세정 프로세스를 수행한다. 습식 에칭 프로세스는 챔버를 개방하는 단계, 및 용매로 챔버를 손으로 세정하는 단계를 포함한다. 통상, 이 프로세스는 4 내지 8 시간이 소요된다. 습식 세정 프로세스 후, 에칭 챔버는 "적절한 상태 (seasoned)"가 되어 우수한 재현성을 획득하게 된다. 챔버에 더미 기판을 삽입하고 세정 가스 혼합물로부터 플라즈마를 점화시킴으로써 챔버를 적절한 상태로 되도록 한다.
쉽게 이해될 수 있는 바와 같이, 전술한 세정 챔버 프로세스, 특히, 습식 세정 프로세스는, 생산 이외의 에칭 시스템을 가지며, 효율 (throughput) 을 감소시킨다. 따라서, 습식 세정 단계들 중간에 보다 많은 기판을 프로세스하여 챔버 다운 시간을 최소화할 수 있는 실리콘 에칭 프로세스가 개발되어야 한다.
본 발명은 향상된 실리콘 에칭 방법을 제공한다. 본 발명의 실시형태는 실리콘 에칭 프로세스와 인-시츄 (in-situ) 세정하는 프로세스를 일체화함으로써, 건식 세정 프로세스를 별도로 수행할 필요가 없도록 한다. 본 발명은 챔버 세정 프로세스들 사이에서 트렌치 에칭 프로세스가 더욱 많이 가동되도록 한다. 본 발명은 어떠한 실리콘 에칭 프로세스에도 이용될 수 있다.
본 발명의 일 실시형태에서, 소오스 전력을 갖는 타입의 기판 프로세스 챔버 내에 배치된 실리콘 기판을 프로세스하는 방법은 기판 프로세스 챔버로 기판을 이송하는 단계를 포함한다. 트렌치는, 소오스 전원 장치에서 RF 에너지를 인가함으로써 제 1 에천트 가스로부터 형성된 플라즈마에 기판을 노출시키고, 기판을 향해 플라즈마를 바이어스함으로써, 기판 상에서 에칭된다. 기판 프로세스 챔버의 내부 표면에 부착된 에칭 부산물은, 바이어스 전력을 인가하지 않거나 최소 바이어스 전력을 인가하여, 기판 프로세스 챔버 내에 할로겐 소오스를 포함하는 제 2 에천트 가스로부터 형성된 플라즈마를 점화시킴으로써, 제거된다. 그 후, 기판이 챔버로부터 제거된다. 100개 이상의 기판이, 챔버 상에서 건식 세정 또는 습식 세정 동작을 수행하기 전, 트렌치 에칭 단계와 에칭 부산물 제거 단계에 의해, 프로세스된다.
다른 실시형태에서, 기판 프로세스 및 챔버 세정 단계가 일체화된 방법은, 프로세스 챔버로 기판을 이송하는 단계를 포함한다. 기판은, 제 1 프로세스 가스로부터 점화된 플라즈마에 기판을 노출시키고, 프로세스 챔버로 바이어스 전력을 인가함으로써, 에칭된다. 프로세스 챔버에 부착된 에칭 부산물은, 프로세스 챔버에 바이어스 전력을 인가하지 않거나 또는 최소 바이어스 전력을 인가하여, 할로겐 가스를 포함하는 제 2 프로세스 가스로부터 형성된 제 2 플라즈마에서 해리된 이온과 라디칼에, 챔버를 노출시킴으로써, 제거된다. 그 후, 프로세스된 기판을 챔버로부터 제거한다. 3000개 이상의 기판들이, 건식 또는 습식 세정 단계를 수행하여 챔버를 세정하기 이전에, 기판 노출 단계 및 에칭 부산물 제거 단계에 의해, 프로세스된다.
또 다른 실시형태에서, 소오스 전력을 갖는 타입의 기판 프로세스 챔버 내에 배치된 실리콘 기판 상에 트렌치를 형성하는 방법은, 소오스 전원 장치으로부터 RF 에너지를 인가함으로써, 제 1 에천트 가스로부터 형성된 플라즈마에 기판을 노출하는 단계를 포함한다. 트렌치는, 기판 프로세스 챔버에 바이어스 전력을 인가함으로써 기판을 향해 플라즈마를 바이어스함으로써, 에칭된다. 기판 프로세스 챔버 내에 본질적으로 CF4, O2, 및 Ar으로 이루어진 제 2 에천트 가스로부터 점화된 플라즈마는, 바이어스 전력을 인가하지 않거나 또는 최소의 바이어스 전력을 인가함으로써, 기판 프로세스 챔버의 내부 표면에 부착된 에칭 부산물을 제거한다.
이하의 텍스트 및 첨부된 도면을 참조하여, 본 발명의 이러한, 그리고, 다른 실시형태를 장점 및 특징과 함께 보다 상세하게 설명한다.
도 1a는 본 발명이 구현될 수 있는 방법에 따른 예시적인 반도체 웨이퍼 처리 시스템의 개략적인 부분 단면도를 나타낸다.
도 1b는 도 1a의 반도체 웨이퍼 처리 시스템의 블록도를 나타낸다.
도 2a는 패터닝된 하드 마스크를 갖는 반도체 기판의 개략적인 단면도를 나타낸다.
도 2b는 트렌치가 에칭된 후, 도 2a의 반도체 기판의 개략적인 단면도를 나타낸다.
도 2c는 소프트 세정 단계가 수행된 후, 도 2b의 반도체 기판의 개략적인 단면도를 나타낸다.
도 3은 본 발명의 일 실시형태에 따른 예시적인 프로세스의 플로우 차트를 나타낸다.
도 4a 및 도 4b는 도 3에 제공된 예시적인 프로세스를 이용하는 확장된 기판 가동을 위한 입자 성능을 나타낸다.
도 5a 및 도 5b는 도 3에서 제공된 프로세스에 따라 프로세스된 제 1 기판상에 형성된 트렌치 프로파일의 SEM 사진을 도시한다.
도 6a 및 도 6b는 도 3에서 제공된 프로세스에 따라 프로세스된 3000번째 기판상에 형성된 트렌치 프로파일의 SEM 사진을 도시한다.
도 7a는 통상의 트렌치 에칭 프로세스에 의해 형성된 트렌치의 표면의 SEM 사진을 도시한다.
도 7b는 도 3에서 제공된 프로세스에 의해 형성된 트렌치의 표면의 SEM 사진을 도시한다.
도 8은 본 발명의 다른 실시형태에 따른 예시적인 프로세스의 플로우 챠트를 나타낸다.
도 9a는 패터닝된 포토레지스트를 갖는 반도체 기판의 개략적인 단면도를 나타낸다.
도 9b는 인-시츄 쉘로우 트렌치 분리 (in-situ shallow trench isolation) 프로세스가 수행된 후, 도 9a의 반도체 기판의 개략적인 단면을 나타낸다.
본 발명의 심오한 이해를 위해, 상세한 설명을 참조한다.
구체적인 실시형태에 대한 설명
I. 예시적인 챔버
도 1a는 본 발명의 방법을 실시할 수 있는 예시적인 반도체 웨이퍼 처리 시스템 (100)을 개략적으로 나타낸다. 이 시스템 (100) 은 프로세스 챔버 (101), 소오스 전원 (105), 바이어스 전원 (106), 및 제어기 (140) 를 구비한다. 프로세스 챔버 (101) 은 돔 (103) 으로 한정된 프로세스 볼륨 (104), 실린더형 측벽 (111), 및 바닥 (113) 을 구비한다. 일반적으로, 돔 (103) 은 세라믹이나 석영 같은 유전물질로 이루어진다. 일반적으로, 측벽 (111) 과 바닥 (113) 은 알루미늄이나 스테인리스 스틸 같은 금속으로 이루어진다. 소오스 전원 (105) 은 RF 신호 (예를들어, 12.56MHz) 를 안테나 (102) 로 결합 (couple) 시킨다. 이 안테나 (102) 는 상단부 (103) 에 근접하여 위치한 복수의 권선 (turn) 을 가짐으로써, 볼륨 (104) 내에 위치한 프로세스 가스 (또는, 가스들) 를 여기시켜서 플라즈마 (130) 를 형성 및/또는 유지하는 RF 전자기장을 발생시킨다.
상징적으로 나타낸 로봇 암 (112) 은 슬릿 밸브 (114) 를 통하여 프로세스 챔버 (101) 로 또는 그것으로부터 웨이퍼 (110) 를 이송한다. 기판 프로세스중에, 부분적으로 형성된 집적회로 구조를 포함할 수도 있는 반도체 웨이퍼 (110) 는 기반 (107; pedestal(정전기 척)) 상에 받쳐진다. 웨이퍼 (110) 은 프로세스를 촉진하기 위해서 플라즈마에 노출된다. 플라즈마 (130) 로부터의 이온 및 전자는 웨이퍼 (110) 에 충격을 준다. 전자가 이온보다 더 잘 이동하기 때문에, 이온 보다 많은 전자가 웨이퍼에 충돌하게 된다. 그 결과, 웨이퍼 (110) 는 역바이어스를 갖게 된다. 역 바이어스는 양 이온을 플라즈마로부터 웨이퍼 (110) 로 가속시킨다. 기반 (107) 과 웨이퍼는 바이어스 전원 (106) 에 의해 기반 (107) 으로 공급된 RF 신호 (예를들어, 400KHz 또는 13.56MHZ) 에 의해 바이어싱된다. 플라즈마 (130) 의 이온 밀도는 안테나 (102) 에 인가되는 신호에 의해 주로 제어되지만, 이온 에너지는 기반 (107) 에 인가되는 신호에 의해서 주로 제어된다.
챔버 (101) 내의 온도는 챔버의 측벽 (111) 과 돔 (103) 내의 개별 열교환 통로 (미도시)를 통하여 유체 (예를들어, 수성 에틸렌 글리콜) 를 순환시켜서 부분적으로 제어한다. 에칭하는 기판의 온도는 기반 (107) 내의 통로들 (미도시) 을 통하여 기판의 배면에 인가된 가스의 조합에 의해서, 및 기반내의 열교환 통로들 (미도시) 을 통하여 유체를 순환시킴으로써 제어된다.
프로세스 모니터 (108) 는 프로세스 챔버 (101) 내의 조건을 모니터링한다. 프로세스 모니터는, 챔버 (101) 내에서 행해지는 프로세스에 의존하는 조건을 측정하는 임의의 센서 또는 센서들의 결합일 수 있다. 예를 들어, 프로세스 모니터 (108) 는 발광분광분석기 (OES; Optical Emission Spectrometer) 이다. OES 는 플라즈마 (130) 로부터의 방사선의 방출을 모니터링한다. 이런 방사선은 프로세스 챔버 (101)에서 행해지는 프로세스의 경과에 의존한다. 다른 방법으로, 프로세스 모니터 (108) 는 웨이퍼 (110) 의 표면으로 에칭된 트렌치의 깊이 같은 고도 (elevation) 를 측정하는 간섭계를 구비할 수 있다. 이와 같은 간섭계는 트렌치의 상부와 하부로부터 반사된 광의 간섭에 의해, 트렌치의 깊이를 측정한다. 프로세스 모니터 (108) 가 OES 또는 간섭계인 경우, 챔버 (101) 로부터의 방사선은 사파이어나 석영 상단부 (103) 같은 투명 개방을 통하여 프로세스 모니터에 결합된다. 다른 방법으로는, 이런 목적에서 개별 윈도우가 상단부 (103) 나 측벽 (111) 에 제공될 수 있다.
프로세스 모니터 (108) 와 시스템 (100) 의 다양한 구성 성분들은 제어기 (140) 에 결합된다. 제어기 (140) 는, 프로세스 챔버 (101) 내에서 행해지는 프로세스들을 개시하고, 모니터링하고, 조절하고, 종료시키기 위해 필요한 신호들을 제공하는 하드웨어를 구비한다. 예를 들어, 프로세스 챔버 (101) 는 California의 Santa Clara에 소재하는 Applied Materials 에서 제조한 DPS (Decoupled Plasma Source) 에칭 챔버이다. 챔버 (101) 는 반도체 웨이퍼를 프로세스하는 데 필요한 소자들을 포함하고 있다.
일반적으로, 챔버 (101) 의 외부는 대기압이고, 챔버 (101) 의 내부는 프로세스동안 감소된 압력으로 유지된다. 배기 시스템 (109) 은 챔버 (101) 내의 압력을 조절한다. 가스 패널 (120) 은 가스 라인 (122) 와 밸브 (124) 를 통하여 챔버 (101) 로 프로세스 가스를 보낸다. 에칭 프로세스 같은 프로세스에서는, 프로세스 가스에 RF 전력을 인가하여 플라즈마 (130) 가 챔버 (101) 에 형성된다. RF 전력 소오스 (105) 는 안테나 (102) 를 에너자이징하여 챔버 (101) 내의 플라즈마를 점화하고 유지한다. 당업자는 프로세스 챔버 내의 플라즈마를 여기하기 위해 복수의 단계, 즉 프로세스 가스를 공급하는 단계, 소오스 전력을 안테나에 인가하는 단계, 바이어스 전력을 기반에 인가하는 단계 등이 필요하다는 것을 알 수 있다. 이들 단계는 추가적인 설명없이도 당업자들이 실시할 수 있는 것이다.
본 발명의 방법은 도 1a의 제어기 (140) 같은 프로세서 기반 시스템 제어기에 의해 제어되는 시스템내에서 구현될 수 있다. 도 1b는, 이런 기능으로 이용할 수 있는 시스템 제어기 (140) 를 갖는, 도 1a 에 나타낸 바와 같은 처리 시스템 (100) 의 블록도를 나타낸다. 시스템 제어기 유닛 (140) 은 컴퓨터 판독가능 메모리 (162), 매스 저장 장치 (164), 입력 제어 유닛 (166), 및 표시 장치 유닛 (168) 으로 동작할 수 있는 프로그램가능 중앙 프로세스 유닛 (CPU; 160) 을 더 구비한다. 시스템 제어기는 전원 (174), 클록 (176), 캐시 (178), 입력/출력 (I/O) 회로 (180) 등의 공지의 지원 회로들 (172) 을 구비한다. 또한, 제어기 (140) 는 챔버 (101) 내의 센서 (181) 를 통하여 웨이퍼 프로세스를 모니터링하는 하드웨어를 구비한다. 이들 센서는 웨이퍼 온도, 챔버 대기압 같은 시스템 파라미터를 측정한다. 상기 소자들 모두는 제어 시스템 버스 (170) 에 결합된다.
메모리 (162) 는 처리 시스템 (158) 의 동작을 제어하도록 CPU (160) 이 실행하는 명령을 포함하고 있다. 메모리 (162) 내의 명령은 본 발명의 방법을 구현하는 프로그램 (190) 같은 프로그램 코드 형태이다. 이 프로그램 코드는 다수의 서로다른 프로그램 언어들중 하나에 따를 수 있다. 예를들어, 프로그램 코드는 C, C++, BASIC, 파스칼, 또는 다수의 다른 언어들로 기록될 수 있다. 컴퓨터 프로그램 (190) 은 다수의 서로다른 서브루틴을 포함할 수도 있다. 예를들어, 특정 실시형태에서, 프로그램 (190) 은 멀티 챔버 시스템에서 각각의 챔버에 대한 프로세스 선택 서브루틴, 프로세스 시퀀서 서브루틴, 및 챔버 매니저 서브루틴을 포함한다. 또한, 프로그램 (190) 은 예를들어, 특히 기판 위치설정 서브루틴, 프로세스 가스 제어 서브루틴, 압력 제어 서브루틴, 온도 제어 서브루틴, 플라즈마 제어 서브루틴을 포함하는 각각의 챔버 (101) 의 개별 구성 성분들을 제어하는 서브루틴들을 포함한다. 당업자는 프로세스 챔버 (101) 에서 수행할 프로세스들에 의존하여 다른 챔버 제어 서브루틴도 포함할 수 있음을 알 수 있다.
프로세스 선택 서브루틴은 (i) 원하는 프로세스 챔버 (챔버 (101) 가 멀티 챔버 처리 시스템의 일부인 경우), 및 (ii) 원하는 프로세스를 수행하는 프로세스 챔버를 동작시키는 데 필요한 원하는 프로세스 파라미터 세트를 확인한다. 특정 프로세스를 수행하기 위한 프로세스 파라미터는, 프로세스 가스 조성과 유량, 온도, 압력 같은 프로세스 조건, RF 전력 레벨과 저주파 RF 주파수, 냉각 가스 압력, 챔버 벽 온도 같은 플라즈마 조건과 관련된다. 이들 파라미터는, 레시피 (recipe) 형태로 사용자에게 제공되거나, 입력 제어 인터페이스 (166) 를 이용하여 입력할 수 있다.
프로세스 시퀀서 서브루틴은 확인한 프로세스 챔버와 프로세스 선택자 서브루틴으로부터의 프로세스 파라미터 세트를 수신하고, 멀티 챔버 시스템의 다양한 프로세스 챔버들의 작동을 제어하는 프로그램 코드를 포함한다. 다수 사용자는 프로세스 세트 번호와 프로세스 챔버 번호를 입력하거나, 다중 프로세스 세트 번호와 프로세스 챔버 번호를 입력하여, 시퀀서 서브루틴이 원하는 순서로 선택된 프로세스들을 스케쥴링하도록 할 수 있다. 바람직하게는 시퀀서 서브루틴은, (i) 챔버가 사용되는 지를 결정하기 위해서 프로세스 챔버의 동작을 모니터링하고, (ii) 사용되는 챔버에서 어떤 프로세스를 수행할 지를 결정하고, (iii) 프로세스 챔버의 이용가능성과 수행할 프로세스의 종류에 기초하여 원하는 프로세스를 실행하는 프로그램 코드를 포함한다. 프로세스 챔버를 모니터링하는, 폴링 (polling) 같은 종래의 방법을 사용할 수도 있다. 어떤 프로세스를 실행할지를 스케쥴링할 때, 시퀀서 서브루틴은 선택한 프로세스에 대한 원하는 프로세스과 비교하여 사용되는 프로세스 챔버의 현재 조건, 각각의 특정 사용자 입력 요청의 "시효(age)", 또는 우선순위 스케쥴링을 결정하기 위해서 시스템 프로그래머 포함하고자 요구하는 임의의 다른 인자를 고려할 수 있다.
시퀀서 서브루틴이 어떤 챔버와 프로세스 세트 결합을 다음에 실행할지를 일단 결정하면, 시퀀서 서브루틴은, 시퀀서 서브루틴에 의해 결정된 공저에 따라서 특정 프로세스 챔버의 다수의 프로세스 작업을 제어하는 특정 챔버 매니저 서브루틴으로 특정 프로세스 세트 파라미터를 보내서 프로세스 세트의 실행을 개시한다. 동작에 있어서, 챔버 매니저 서브루틴은 실행되는 특정 프로세스에 따라서 프로세스 구성 성분 서부루틴을 스케쥴링하거나 호출한다. 일반적으로, 챔버 매니저 서브루틴은 다양한 챔버 구성 성분을 모니터링하고, 어떤 구성 성분이 실행할 프로세스에 대한 프로세스 파라미터들에 기초하여 동작할 필요가 있는 지를 결정하고, 모니터링 및 결정 단계에 대하여 개별 챔버 구성 성분 서브루틴의 실행을 개시한다.
당업자는 특별한 챔버 구성 루틴들의 각각을 구현하는 방법을 이해할 것이다. 예를 들어, 서브루틴이 배치되는 기판은 기판을 기반 (107) 상에 탑재하는데 이용되고, 선택적으로는 기판 프로세싱을 위한 챔버 (101) 에서 기반 및 기판을 원하는 높이로 들어올리데 이용되는 챔버 구성 성분들을 제어하기 위한 프로그램 코드를 포함할 것이다.
매스 저장 장치 (164) 는 데이터 및 명령을 저장하고, 마그네틱 디스크 또는 마그네틱 테잎과 같은 프로세서 판독가능 저장 매체로부터 데이터 및 프로그램 코드 명령을 복구한다. 예를 들면, 매스 저장 장치 (164) 는 하드 디스크 드라이브, 플로피 디스크 드라이브, 테잎 드라이브, 또는 광 디스크 드라이브일 수 있다. 매스 저장 드라이브 (164) 는 그것이 CPU (160) 로부터 수신하라는 지시에 응하여 명령들을 저장하고 복구한다. 매스 저장 장치 (164) 에 의해 저장되고 복구되는 데이타 및 프로그램 코드 명령들은 처리 시스템 (100) 을 동작시키기 위한 프로세서 유닛 (160) 에 의해 이용된다. 매스 저장 장치 (164) 에 의해 저장되고 복구된 데이타 및 프로그램 코드 명령들은 처리 시스템 (100) 을 동작시키기 위한 프로세서 유닛 (160) 에 의해 이용된다. 데이타 및 프로그램 코드 명령들은 매스 저장 저장 장치 (164) 에 의해 매체로부터 먼저 복구된 후, CPU (160) 을 이용하여 메모리 (162) 에 전송된다.
입력 제어 유닛 (166) 은 키보드, 마우스, 또는 라이트펜과 같은 데이타 입력 장치를 프로세서 유닛 (160) 에 결합하여, 챔버 작동자의 입력들의 수신을 위해 제공된다. 표시 장치 (168) 는 CPU (160) 의 제어하에서 그래픽 표시 및 수문자의 형태로 챔버 작동자에게 정보를 제공한다.
제어 시스템 버스 (170) 는 제어 버스 (170) 에 결합된 모든 장치들 사이의 데이타의 전달 및 신호의 제어를 위해 제공된다. 제어 시스템 버스가, CPU (160) 내의 장치들을 직접 접속하는 단일 버스로 표시되지만, 제어 시스템 버스 (170) 는 또한 버스들의 집합일 수 있다. 예를 들어, 표시 유닛 (168), 입력 제어 유닛 (166) 및 매스 저장 장치 (164) 는, 입출력 주위 버스에 결합되는 한편, CPU (160) 및 메모리 (162) 는 국부 프로세서 버스에 결합된다. 국부 프로세서 버스 및 입출력 주위 버스는 함께 결합되어 제어 시스템 버스 (170) 를 형성한다.
시스템 제어기 (140) 는 시스템 버스 (170) 및 I/O 회로 (180) 을 통해 본 발명에 따른 에칭 프로세스들에 이용되는 처리 시스템 (100) 의 소자들에 결합된다. 이 소자들은 (도 1a의 밸브 (124) 와 같은) 복수의 밸브들 (182), 프로세스 모니터 (108), 배기 시스템 (109), 소오스 전원 (105), 바이어스 전원 (106), 실트 밸브 (114), 가스 패널 (120), 로봇 암 (112), 챔버 센서 (181), 및 (도 1a에 도시되지는 않았지만, 가스 패널 (120) 또는 챔버 (101) 에 접속될 수도 있는) 광 믹서 블록 (184) 이다.
시스템 제어기 (140) 는 챔버 (101) 에서 원하는 프로세스를 구현하도록 하기 위해 소자들이 원하는 동작들을 수행하도록 하는 신호들을 다양한 챔버 소자들에 제공한다.
본 명세서에서는, 본 발명이 소프트웨어로 구현되고, 범용 컴퓨터상에 관하여 실시었지만, 당업자는 본 발명이 주문형 반도체 (ASIC) 또는 다른 하드웨어 회로와 같은 하드웨어를 이용하여 구현될 수 있다는 것을 이해할 것이다. 마찬가지로, 본 발명이 전체 또는 부분적으로 소프트웨어, 하드웨어, 또는 양자로 구현될 수 있다는 것이 이해될 것이다. 또한, 당업자들은 적절한 컴퓨터 시스템을 선택하여 기판 처리 시스템 (100) 을 제어하는 것은 루틴 기술의 문제라는 것을 이해할 것이다.
Ⅱ. 본 발명에 따른 실리콘 프로세싱
본 발명에 관한 방법은 상기의 예시적인 챔버와 같은 적절한 기판 프로세싱 챔버들에서 다양한 애플리케이션들에 대한 실리콘을 에칭하는데 이용될 수 있다. 그러나, 예시적인 목적으로, 본 발명은 이하에서 쉘로우 트렌치 분리 프로세스를 위한 실리콘 기판내의 트렌치의 에칭과 결합하여 설명될 것이다. 적용가능하다면, 이하의 설명에서는 도면 부호들이 도 1a 및 도 2b 의 예시적인 챔버의 적절한 구성 성분들을 가리키는데 이용될 것이다.
도 2a 내지 2c 및 도 3에 관하여, 프로세서 (200) (도 3) 는 기판 (50) (도 2a) 을 프로세스 챔버 (101) (단계 201) 기반 (107) 상에 위치시키는 단계를 포함한다. 기판은 공지된 기술들에 의해 제공되는, 패터닝된 패드 산화물 층 (52) 과 패터닝된 하드 마스크 층 (53), 예를 들어 실리콘 질화물 층을 갖는다. 패드 산화물 층이 기판상에 형성되어, 하드 마스크 층에 양호한 접착 표면을 제공한다. 네이티브 산화물 층 (54) 은 기판 (50) 의 기판의 공기에 대한 노출의 결과로서 노출된 부분상에 형성된다. 네이티브 산화물 층 (54) 이 소위 브레이크 쓰루 스텝 (break through step) 이라고 하는 공지의 에칭 기술을 이용하여 먼저 제거된다 (단계 202). 그 후, 도 2b 에 도시된 바와 같이, 트렌치는 공지의 이방성 에칭 기술을 이용하여 에칭된다 (단계 204). 이방성 에칭 기술은 바이어스 전력를 인가하여 이온들이 수직으로 기판을 향하도록 하는 단계 및 챔버 (101) 내의 산소, 질소와 같은 폴리머를 형성하는 가스들을 주입시켜 트렌치가 에칭됨에 따라 패시베이션 층 (56) 을 트렌치의 벽 (wall) 들상에 형성하는 단계를 포함한다. 통상, 이온들을 기판을 향해 수직으로 가속시키기 위해 250 Watts (0.80Watts/cm2) 이상의 플라즈마가 바이어스된다. 통상, 패시베이션 층은 트렌치의 하부 코너 (58) 에서 점점 가늘어진다; 즉, 패시베이션 층은 보다 낮은 측벽들에서 보다 높은 측벽들에 있어서 더 두껍다.
4000Å을 에칭하는데 Cl2, N2, 및 O2로 구성되는 에천트 가스를 이용하는 트렌치 에칭 프로세스의 구현을 위한 프로세스 조성 표 1 에 제공된다. 표 1 에서, Wb는 바이어스 전원 (106) 에 의해 인가되는 바이어스 전력을 나타내고, Ws는 소오스 전원에 의해 공급되는 소오스 전력을 나타내며, 압력은 에칭 프로세스 동안 챔버내의 압력을 나타낸다.
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프로세스 조건
챔버 (101) 의 내부 표면을 중합 및 이온 충격이 부산물을 생산하기 때문에, 도 3 의 단계 (204) 의 이방성 에칭 프로세스는 더러운 프로세스라고 한다. 이 부산물들은 챔버내에 축적되고, 그것들이 규칙적으로 제거되지 않는다면 챔버내의 상태를 변화시킨다. 또한, 이온 충격이 기판의 외부 표면의 결정 구조를 손상시켜, 다른 것들 사이의 기판의 전기적인 특성을 변화시키는 20 내지 100Å의 두께를 갖는 손상된 층 (도 2b에 미도시) 을 발생시킨다. 또한, 이온 충격은 기판 표면을 거칠게 만드는데, 이것은 단차, 하위표면 반사, 및 균열 등을 증가시킨다.
트렌치가 형성된 후에, 소프트 세정 단계 (단계 206) 가 수행되어, 중요하게는 주요 트렌치 프로파일, 즉 트렌치의 폭, 깊이, 및 경사를 바꾸지 않고 챔버의 내부 표면에 부착되어 있는 부산물들을 제거한다. 반도체 제조 프로세스에 관한 종래의 예에서, 엔지니어들은, 에칭되는 프로파일을 변경하거나 기판을 손상시키지 않도록 챔버로부터 프로세싱되는 기판을 제거한 후에만, 챔버에서 세정 단계들을 수행한다. 그러나, 본 발명자들은 소프트 세정 단계를 실리콘 에칭 프로세스와 일체화하는 단계, 즉 챔버내의 기판에 소프트 세정 단계를 수행하는 단계가 많은 예상치 않은 이점들을 제공한다는 것을 예기치 않게 발견하였다. 예를 들어, 본 발명자들에 의해 발견된 일체화된 에칭 프로세스는 더 많은 수의 기판들이 종래의 방법하에서 보다 습식 세정 단계들 사이에서 프로세싱되도록 한다. 또한, 일부의 예들에 있어서는, 소프트 세정 단계가 더러운 세정 단계의 필요를 경감시킬 수도 있다.
소프트 세정 단계는 주로 화학 프로세스, 즉 부산물을 발생하는 더 이상의 물리적인 에칭을 제거하거나 적어도 최소화하기 위해, 챔버 (101) 에 최소 바이어스 전력 (예를 들어, 단지 20Watts 또는 0.06Watts/cm2) 을 제거하거나 인가하는 프로세스에 관한 것이다. 중요하게는, 패시베이션 층 (56) 이 트렌치의 상부들을 보호하기 때문에, 주요 트렌치 프로파일은 소프트 세정 단계에 의해 변경되지 않는다. 그러나, 패시베이션 층이 그 코너들에서 점점 가늘게 되기 때문에, 소프트 세정 단계는 트렌치의 하부 코너를 도 2c에 도시된 바와 같이 둥글게한다. 트렌치의 하부 코너들을 둥글게 하는 것은 단차 커버리지를 개선하고, 장치의 성능을 개선한다. 또한, 소프트 세정 단계는 부산물을 제거하고 하부 코너들을 둥글게 할 때 기판의 표면의 손상된 층을 제거한다.
소프트 세정 단계의 화학 반응은 이방성 에칭 단계의 화학반응과 다르다. 소프트 세정 단계는 SF6, CF4, C2F6, C3F8, C4F8, NF3, 및 CHF3와 같은 하나 이상의 할로겐 소오스들을 갖는 프로세스 가스를 주입시키는 단계를 포함한다. 바람직하게는, 프로세스 가스는 또한 할로겐 소오스들의 해리를 강화하는 소오스 (예를 들어, 산소 소오스), 또는 플라즈마 분포 패턴을 변화시키는 불활성 가스 (예를 들어, 아르곤), 또는 양자 모두를 포함한다. 산소 소오스 등은 할로겐 소오스들의 해리를 강화하지만, 부산물을 발생시킨다. 따라서, 특정 프로세스 가스에 대한 산소 소오스 등의 최적의 양이 이용되는 특정 프로세스 가스에 대해 결정되어야 한다. 예를 들어, 프로세스 가스가 본질적으로 할로겐 소오스와 같이 CF4로 구성되는 하나의 특정 소프트 세정 프로세스에 대해, 본 발명자들은 O2에 대한 최적의 가스 주입 범위가 CF4의 가스 유량의 약 10 내지 약 40% 사이에 있고, 더 바람직하게는 O2에 대한 가스 유량은 CF4의 가스 유량의 약 20%이라는 것을 결정하였다. 아르곤과 같은 불활성 가스가 프로세스 가스에 포함되어, 챔버내의 할로겐 소오스를 더 균일하게 분포시킬 수 있다. 소프트 세정 단계의 최적의 지속 시간은 다른 트렌치 에칭 프로세스에 대하여 변한다. 예를 들어, 소프트 세정 단계는 더 많은 부산물을 발생하는 에칭 프로세스 보다 더 긴 시간 동안 운영될 필요가 없다.
소프트 세정 단계 후, 챔버로부터 기판이 제거된다 (단계 207). 부산물 축적으로 인하여 습식 세정 프로세스를 이용하여 챔버가 세정될 필요가 있는 지에 대한 판단이 행해진다 (단계 208). 이 판단은 많은 서로 다른 방식으로 행해질 수 있다. 본 발명의 일 실시형태에서, 매 n 프로세스 가동, 여기서 n 은 임의의 정수, 후에 챔버가 세정되는 프로세스 (200) 이전에 판단이 결정된다. 특정 프로세스에서 n 으로서 적절한 수는 실험에 의해 결정될 수 있다. 일 실시형태에 따라서, 챔버는 10,000 프로세스 가동 후에서도 습식 세정을 요청하지 않을 수 있기 때문에, n 은 10,000 보다 큰 수일 수 있어서, 통상 매 1,500 정도의 프로세스-가동마다 습식 세정 단계를 요구하는 종래의 방법에 비해 급격하게 향상된다. 또한, 이렇게 향상된 결과는 습식 세정 프로세스들 간에 임의의 건식 세정 단계를 행하지 않고도 획득될 수 있다. 단계 208 을 참조하면, 챔버가 세정될 필요가 없으면 (즉, n 미만의 프로세스 가동 이 행해지면), 또다른 기판이 챔버내로 로딩되어 단계 201 내지 단계 207 이 반복된다. 한편, 챔버가 세정될 필요가 있으면 (즉, n 번의 프로세스 가동 (run) 이 행해지면), 챔버는 건식 세정 단계 또는 습식 세정 단계, 또는 양자 모두에 의해 세정된다 (단계 212).
여기서 이용되는 바와 같이, 건식 세정 단계 또는 건식 세정은 챔버로부터 프로세스되는 기판을 제거한 후에 행해지는 세정 프로세스를 지칭하며, 세정 가스 혼합물로부터 점화되는 플라즈마가 에칭 시스템의 내부 표면상에 접착하는 부산물을 제거하는데 사용된다. 통상, "세정 플라즈마" 를 점화하기 이전에, 더미 챔버내로 웨이퍼가 제공된다. 습식 세정 단계 또는 습식 세정은 챔버가 비어있고 세정 액체가 에칭시스템의 내부 표면상에 접착하는 부산물을 제거하는데 사용되는 세정 프로세스를 지칭한다.
다시 소프트 세정 단계를 참조하면, 아래 표 2는 본 발명의 일실시형태에 따른 소프트 세정 단계에 대한 챔버 압력의 허용 범위, 바이어스 전력, 소오스 전력 등을 제공한다.
소프트 세정 단계
압력 2-100 mT
Wb 0-50 Watts (0-0.16 Watts/cm2)
Ws 300-1,500 Watts
CF4 10-400 sccm
Ar 0-400 sccm
O2 0-200 sccm
시간 5-100 초
프로세스 조건
일 실시형태에서, 프로세스 (200) 는 Applied materials 사에서 제조된 DPS+ 챔버의 8 인치 웨이퍼에 적합한 다음 프로세스 조건 갖는 소프트 세정 단계를 이용하여 행해진다. 소프트 세정 단계는 20 초 동안 행해진다. 챔버 압력은 예를 들면, 10 mT 인 저압에서 유지된다. 프로세스 가스는 60 sccm 의 CF4, 12 sccm 의 O2, 120 sccm 의 Ar 의 유량으로 챔버 내에 주입된다. 소오스 전원 (105) 은 프로세스 가스로부터 플라즈마를 점화하기 위해서 12.56 ㎒ 의 주파수에서 1200 와트의 RF 전력을 안테나 (102) 에 인가하도록 제어된다. 바이어스 전원 (106) 은 기판에 대한 고속 이온 충돌 (ion bombardment) 을 최소화하기 위해서 접지된다. 프로세스 (200) 는 어떠한 건식 세정 또는 습식 세정 단계를 행하지 않고 3,000 회 행해진다. 챔버는 3,000 회의 프로세스를 행한 후에도 세정상태가 유지된다. 기판 공급원이 고갈되기 때문에 3,000 회의 에칭 프로세스를 행한 후에는 실험이 종료된다. 3,000 회의 에칭 프로세스를 행한 후, 챔버의 세정 조건에 기초하여, 발명자는 프로세스 (200) 가 어떠한 건식 세정 또는 습신 세정 단계를 행하지 않고 5,000 내지 10,000 회를 추가로 행할 수 있다고 생각한다. 한편, 상술한 바와 같이, 통상, 소프트 세정 단계 없이 행해지는 통상의 에칭 프로세스는 매 25 내지 75 번의 프로세스마다 건식 세정되고 매 약 1,500 회의 프로세스마다 습식 세정될 필요가 있다.
도 4a 와 도 4b 는 상술한 프로세스 (200) 를 이용하여 확장된 기판 가동에 대한 입자 성능을 설명하는 그래프이다. 그래프의 x 축은 수행되는 기판 가동의 개수를 나타내고, 그래프의 y 축은 테스트 기판상에 발견되는 입자 애더 (particle adder) 의 개수를 나타낸다. 입자 애더는, 아래 테스트를 행한 결과로서 테스트 기판상에 발견되는 폭 0.2 ㎛ 이상인 부산물 또는 입자이다. 도 4a는 본 발명자들에 의해 행해진 기계적 입자 성능 테스트의 결과를 나타낸다. 그 테스트는 프로세스 (200) 를 이용하여 확장된 기판 가동을 행하는 것을 포함한다. 매 50 회의 기판 가동 후에는, N 개의 입자를 갖는 세정 기판이 챔버내에 제공되고, 챔버에서 제거된다. 이러한 절차가 포함된 기계적 동작으로 인해 챔버 내부에 부착하는 부산물의 일부가 테스트 기판상으로 떨어진다. 폭 0.2 ㎛ 이상으로서 N 보다 큰 부산물의 개수는 기계적 동작의 결과로서 추가되는 입자 (즉, 입자 애더의 개수) 로서 간주된다. 이러한 테스트는 3,000 개의 기판이 프로세스될 때가지 매 50 회의 프로세스 가동마다 반복된다. 도 4a 에 나타낸 바와 같이, 입자 계수는 3,000 회의 프로세스 가동을 통하여 어떠한 주목할 만한 스파이크를 나타내지 않으며, 이는 확장된 기판 가동을 통해 챔버가 세정을 유지함을 의미한다.
도 4b 를 참조하면, 잘 알려진 실험인, RF-온 입자 성능 테스트도 3,000 회의 프로세스 가동 후에도 챔버가 세정을 유지함을 나타낸다. 그 테스트는 프로세스 (200) 를 이용하여 확장된 프로세스 가동을 행하는 것을 포함한다. 매 50 회의 프로세스 가동 후에, N 개의 입자를 갖는 테스트 기판이 챔버내에 제공된다. 소오스 전력은 챔버내의 플라즈마를 점화하기 위해서 챔버에 단기간동안 인가된 후 턴오프된다. 테스트 기판이 챔버로부터 제거되고 테스트 기판상의 입자 애더가 카운팅된다. 이 절차가 3,000 회째 기판 가동이 행해질 때까지 반복된다. 도 4b 에 나타낸 바와 같이, 입자 카운트에 어떠한 스파이크도 없으며, 이는 3,000 회째 기판 가동을 통해서도 챔버가 세정을 유지함을 나타낸다.
또한, 이 실험은 프로세스 (200) 가 양호한 재현성을 제공함을 나타낸다. 도 5a 및 도 5b 는 첫 번째로 프로세싱된 기판의 트렌치 프로파일을 나타내며, 여기서, 도 5a 와 도 5b 는 기판 중앙과 기판 에지에서 각각 형성되는 프로파일을 나타낸다. 도 6a 와 도 6b 는 3,000 회째로 프로세싱된 기판의 트렌치 프로파일을 나타내며, 여기서 도 6a 와 도 6b 는 기판중앙과 기판 에지에서 각각 형성되는 프로파일을 나타낸다. 중앙에서 형성되는 트렌치 프로파일은 1 번의 기판과 3,000 회째 기판에서 거의 동일하다. 유사하게, 에칭에서 형성되는 트렌치 프로파일도 1 번째 기판과 3,000 회째 기판에서 거의 동일하게 형성된다.
또한, 발명자들은 상기 소프트 세정 단계의 구현이 부드러운 표면을 갖는 트렌치를 제공함을 발견하였다. 프로세스 가스 중의 아르곤은 이온 충격을 이용하는 트렌치 에칭 단계에 의해 거칠어진 표면을 연마한다. 즉, 0 또는 최소의 바이어스 전력을 갖는 아르곤은 비교적 저속으로 기판상에 흐르기 때문에, 기판 표면을 연마한다. 도 7a 는 종래 에칭 프로세스로 형성된 트렌치를 나타낸 도면이다. 도 7b 는 상술한 소프트 세정 단계를 포함하여 프로세스 (200) 로 형성된 트렌치를 나타낸 도면이다. 도 7b 의 트렌치 표면은 도 7a 의 트렌치 표면보다 상당히 부드럽게 된다.
다른 실시형태에서, 상술한 소프트 세정 단계는 인-시츄 쉘로우 트렌치 분리의 형성과 결합하여 이용될 수 있다. 도 9a 와 도 9b 를 참조하면, 프로세스 300 (도 7) 은 프로세스 챔버 (101) 의 기반 (107) 상의 기판 (70) 을 위치시키는 단계를 포함한다. 기판은 그 위에 패드 산화물층 (72) 과 그 패드 산화물 층 상에 제공되는 질화물층, 및 그 질화물층 상에 제공되는 패터닝된 포토레지스트 (76) 을 갖는다. 공지의 에칭 기술을 이용하여 질화물층과 산화물층이 순서대로 개방된다 (단계 302 및 단계 304). 트렌치 (78) 는 공지의 이방성 에칭 기술을 이용하여 에칭된다 (단계 306). 소프트 세정 단계는 챔버의 내부 표면에 접착하는 부산물을 제공하기 위해서 행해진다 (단계 308). 또한, 소프트 세정 단계는 부산물을 제거하기 위해서 임의의 순서, 예를 들면 질화물 층 이전 또는 이후에 행해질 수 있다. 그러나, 소트트 세정 단계는 트랜치 (78) 저면 코너를 라운딩하고 트렌치 (78) 의 측벽상의 손상된 실리콘 층을 제거하는 것과 같은 추가적인 이점을 획득하기 위해서 트렌치 에칭 단계 후에 행해지는 것이 바람직하다.
소프트 세정 단계 후에, 챔버로부터 기판이 제거된다 (단계 310). 그 후, 축적된 부산물을 제거하기 위해서 챔버를 세정할 지 여부가 결정된다 (단계 312). 이 결정은 다양한 방식으로 행해지며, 그 중 하나를 이하 설명한다. 그 방법에 따르면, 실험에 기초하여, 프로세스 300 을 행하기 전에 매 n 번 프로세스 가동 (예를 들면, 1000 회의 프로세스 가동) 후에 챔버를 세정할 지가 결정된다. 단계 312 에서, 프로세스 가동이 n 번 미만으로 행해지면, 또 다른 기판이 챔버 내로 로딩되어 단계 301 내지 단계 309 가 반복된다. 한편, n 번의 프로세스 가동이 행해지면, 챔버는 건식 세정 스텝 또는 습식 세정 스텝, 또는 양자 모두에 의해 세정된다 (단계 314).
여기서 설명하는 가스 유량 및 RF 전력 레벨은 Applied Materials 에 의해 제조된 8 인치 웨이퍼에 적합한 DPS+ 챔버내의 에칭 프로세스 가동에 기초한다. 당업자는 이들 값이 일부 챔버에 특정된 것이며, 다른 디자인 및/또는 볼륨이 채용되면 변경될 수 있음을 인식할 것이다.
본 발명의 일부 바람직한 실시형태에 대하여 상술하였지만, 본 발명의 기본적 범위로부터 벗어남이 없이 본 발명의 다른 그리고 추가적인 실시형태가 고안될 수 있다. 예를 들면, 이러한 대안 중 하나는 트렌치 에칭 단계 이전에 소프트 세정 단계를 채용할 수도 있다. 또 다른 실시형태에서는, 소프트 세정 단계가 깊은 (deep) 트렌치 에칭 프로세스 또는 다른 실리콘 에칭 프로세스에 의해 채용될 수 있다. 다른 대안들 및 균등물과 함께 이들 대안들이 본 발명의 범위내에 포함된다.

Claims (29)

  1. 소오스 전원 장치 및 바이어스 전원 장치을 갖는 타입의 기판 프로세스 챔버 내에 배치된 실리콘 기판을 프로세스하는 방법으로서,
    상기 기판을 상기 기판 프로세스 챔버로 이송하는 단계;
    상기 소오스 전원 장치으로부터 RF 에너지를 인가함으로써 제 1 에천트 가스로부터 형성된 플라즈마에 상기 기판을 노출시키고, 상기 기판을 향해 상기 플라즈마를 바이어스함으로써, 상기 기판 상에 트렌치를 에칭하는 단계;
    0.06 Watts/cm2 이하의 바이어스 전력을 인가하며, 상기 기판 프로세스 챔버 내에서 할로겐 소오스를 포함하는 제 2 에천트 가스로부터 형성된 플라즈마를 점화시킴으로써, 기판을 에칭하지 않고, 또한, 상기 트렌치 상부의 프로파일을 변경하지 않으면서 상기 기판 프로세스 챔버의 내부 표면에 부착된 에칭 부산물을 제거하는 단계; 및
    그 후, 상기 챔버로부터 상기 기판을 제거하는 단계를 포함하는, 실리콘 기판 프로세스 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 할로겐 소오스는 SF6, CF4, C2F6, C3F8, CHF3, 및 NF3로 이루어진 그룹으로부터 선택되는, 실리콘 기판 프로세스 방법.
  4. 제 1 항에 있어서,
    상기 제 2 에천트 가스는 상기 제 2 에천트 가스 내에 포함된 할로겐 소오스의 해리를 강화시키는 소오스를 포함하는, 실리콘 기판 프로세스 방법.
  5. 제 1 항에 있어서,
    상기 제 2 에천트 가스는 불활성 가스를 포함하는, 실리콘 기판 프로세스 방법.
  6. 제 5 항에 있어서,
    상기 불활성 가스는 아르곤인, 실리콘 기판 프로세스 방법.
  7. 제 1 항에 있어서,
    상기 제 2 에천트 가스는 CF4 및 O2를 포함하는, 실리콘 기판 프로세스 방법.
  8. 제 7 항에 있어서,
    상기 O2 가스 유량은 상기 CF4 가스의 20% 인, 실리콘 기판 프로세스 방법.
  9. 제 7 항에 있어서,
    상기 제 2 에천트 가스는 Ar을 더 포함하는, 실리콘 기판 프로세스 방법.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제거 단계는 상기 에칭 단계 이전에 수행되는, 실리콘 기판 프로세스 방법.
  12. 제 1 항에 있어서,
    상기 챔버 상에 건식 세정 또는 습식 세정 동작을 수행하기 이전에, 상기 트렌치 에칭 단계와 상기 에칭 부산물 제거 단계에 의해, 100개 이상의 기판을 프로세스하는 단계를 더 포함하는, 실리콘 기판 프로세스 방법.
  13. 제 12 항에 있어서,
    상기 챔버 상에 상기 건식 세정 또는 상기 습식 세정 동작을 수행하기 이전에, 상기 트렌치 에칭 단계와 상기 에칭 부산물 제거 단계에 의해, 1000개 이상의 기판을 프로세스하는, 실리콘 기판 프로세스 방법.
  14. 제 13 항에 있어서,
    상기 챔버 상에 상기 건식 세정 또는 상기 습식 세정 동작을 수행하기 이전에, 상기 트렌치 에칭 단계와 상기 에칭 부산물 제거 단계에 의해, 3000개 이상의 기판을 프로세스하는, 실리콘 기판 프로세스 방법.
  15. 소오스 전원 장치 및 바이어스 전원 장치을 갖는 타입의 기판 프로세스 챔버 내에 배치된 실리콘 기판에 트렌치를 에칭하는 방법으로서,
    (a) 상기 기판을 상기 챔버로 이송하는 단계;
    (b) 이방성 플라즈마 에칭 프로세스를 이용하여, 상기 기판 상에 트렌치를 에칭하는 단계;
    (c) 그 후, 상기 기판을 향해 플라즈마를 바이어스하지 않고, 본질적으로 산소 소오스, 할로겐 소오스, 및 불활성 가스로 이루어진 에천트 가스로부터 형성된 플라즈마에 상기 에칭된 트렌치를 노출시키는 단계;
    (d) 상기 챔버 외부로 상기 기판을 이송하는 단계; 및
    (e) 건식 또는 습식 세정 단계를 수행하지 않고, 상기 (a) 내지 (d) 단계를 이용하여 100개 이상의 기판을 프로세스하는 단계를 포함하는, 트렌치 에칭 방법.
  16. 제 15 항에 있어서,
    상기 건식 또는 습식 세정 단계를 수행하지 않고, 상기 (a) 내지 (d) 단계를 이용하여 1000개 이상의 기판을 프로세스하는, 트렌치 에칭 방법.
  17. 제 15 항에 있어서,
    상기 이방성 플라즈마 에칭 프로세스는,
    상기 기판을 향해 상기 플라즈마를 바이어스하기 위해, 바이어스 전력을 상기 챔버에 인가하는 단계;
    상기 챔버에 본질적으로 Cl2, N2, 및 O2로 이루어진 가스 혼합물을 주입하는 단계; 및
    상기 가스 혼합물로부터 플라즈마를 점화하는 단계를 포함하는, 트렌치 에칭 방법.
  18. 제 15 항에 있어서,
    상기 (c) 단계는,
    상기 챔버에 인가된 상기 바이어스 전력을 턴 오프하는 단계;
    본질적으로 CF4, O2, 및 Ar으로 이루어진 에천트 가스를 주입하는 단계; 및
    상기 에천트 가스로부터 플라즈마를 점화하는 단계를 포함하는, 트렌치 에칭 방법.
  19. 기판이 상기 기판을 에칭하기 위한 프로세스 챔버 내에 배치되는, 기판 프로세스 및 챔버 세정 단계가 일체화된 방법으로서,
    상기 기판을 상기 프로세스 챔버로 이송하는 단계;
    상기 프로세스 챔버에 바이어스 전력을 인가함으로써 제 1 프로세스 가스로부터 점화된 플라즈마에 상기 기판을 노출시켜, 상기 기판을 에칭하는 단계;
    0.06 Watts/cm2 이하의 바이어스 전력을 인가하며, 할로겐 가스를 포함하는 제 2 프로세스 가스로부터 형성된 제 2 플라즈마에서 해리된 이온과 라디칼에, 상기 챔버를 노출시킴으로써, 기판을 에칭하지 않고, 또한, 트렌치 상부의 프로파일을 변경하지 않으면서 상기 프로세스 챔버에 부착된 에칭 부산물을 제거하는 단계;
    그 후, 상기 챔버로부터 상기 프로세스된 기판을 제거하는 단계; 및
    건식 또는 습식 세정 단계를 수행하여 상기 챔버를 세정하기 이전에, 상기 기판 노출 단계 및 상기 에칭 부산물 제거 단계에 의해 3000개 이상의 기판들을 프로세스하는 단계를 포함하는, 기판 프로세스 및 챔버 세정 단계가 일체화된 방법.
  20. 제 19 항에 있어서,
    상기 제 2 플라즈마는 상기 프로세스 챔버에서 원격으로 점화되는, 기판 프로세스 및 챔버 세정 단계가 일체화된 방법.
  21. 삭제
  22. 기판 프로세스 챔버 내에 배치된 실리콘 기판 상에 트렌치를 형성하는 방법으로서,
    소오스 전원 장치으로부터 RF 에너지를 인가하고, 상기 기판 프로세스 챔버에 바이어스 전력을 인가함으로써 상기 기판을 향해 상기 플라즈마를 바이어스하여, 제 1 에천트 가스로부터 형성된 플라즈마에 상기 기판을 노출시키고, 상기 트렌치를 에칭하는 단계; 및
    0.06 Watts/cm2 이하의 바이어스 전력을 인가하며, 상기 기판 프로세스 챔버 내에서 본질적으로 CF4, O2, 및 Ar으로 이루어진 제 2 에천트 가스로부터 형성된 플라즈마를 점화시킴으로써, 기판을 에칭하지 않고, 또한, 상기 트렌치 상부의 프로파일을 변경하지 않으면서 상기 트렌치의 하부 코너들을 둥글게하고, 상기 기판 프로세스 챔버의 내부 표면에 부착된 에칭 부산물을 제거하는 단계를 포함하는, 트렌치 형성 방법.
  23. 기판 프로세스 챔버;
    상기 기판 프로세스 챔버로 가스를 제공하도록 구성된 가스 분배 시스템;
    내부에 존재하는 가스로부터 기판 프로세스 챔버 내의 플라즈마를 형성하도록 구성된 플라즈마 생성 시스템;
    기반에 바이어스 전력을 인가하도록 구성된 바이어스 전력 생성 시스템;
    상기 기판 프로세스 챔버 내부 및 외부로 기판을 이송하도록 구성된 기판 이송 시스템;
    상기 가스 분배 시스템, 상기 플라즈마 생성 시스템, 상기 바이어스 전력 생성 시스템, 및 상기 기판 이송 시스템을 제어하는 제어기; 및
    상기 기판 처리 시스템의 동작을 지시하기 위해 컴퓨터 판독 가능 프로그램이 내장된 컴퓨터 판독 가능 매체를 포함하며 상기 제어기와 연결되는 메모리를 구비하며, 상기 컴퓨터 판독 가능 프로그램은,
    (i) 상기 기판 프로세스 챔버로 기판을 이송하도록, 상기 기판 이송 시스템을 제어하는 컴퓨터 명령;
    (ii) 상기 기판 프로세스 챔버로 제 1 프로세스 가스를 주입하도록, 상기 가스 분배 시스템을 제어하는 컴퓨터 명령;
    (iii) 상기 제 1 프로세스 가스로부터 상기 기판 프로세스 챔버 내에 제 1 플라즈마를 점화하고 상기 기판을 에칭하도록, 상기 플라즈마 생성 시스템 및 상기 바이어스 전력 생성 시스템을 제어하는 컴퓨터 명령;
    (iv) 상기 기판 프로세스 챔버로 할로겐 소오스를 포함하는 제 2 프로세스 가스를 주입하도록 상기 가스 분배 시스템을 제어하는 컴퓨터 명령; 및
    (v) 상기 기판을 향해 제 2 플라즈마를 바이어스하지 않거나 또는 상기 기판을 향해 제 2 플라즈마를 최소로 바이어스하여, 상기 기판 프로세스 챔버 내에서 상기 제 2 프로세스 가스로부터 상기 제 2 플라즈마를 점화시킴으로써, 상기 기판 프로세스 챔버의 내부 벽으로 부착된 입자들을 제거하는, 상기 플라즈마 생성 시스템 및 상기 바이어스 전력 생성 시스템을 제어하는 명령을 포함하고,
    상기 챔버를 세정하기 이전에, 99개 이상의 기판을 프로세스하도록, 상기 컴퓨터 명령 (i) 내지 (v) 는 상기 기판 이송 시스템, 상기 가스 분배 시스템, 상기 플라즈마 생성 시스템, 및 상기 바이어스 전력 생성 시스템을 제어하는, 기판 처리 시스템.
  24. 제 1 항에 있어서,
    상기 에칭 부산물을 제거하는 단계는 상기 트렌치의 하부 코너들을 둥글게 하는, 실리콘 기판 프로세스 방법.
  25. 제 24 항에 있어서,
    상기 에칭 부산물을 제거하는 단계는 상기 트렌치의 경사 또는 상기 트렌치의 개구의 폭 또는 상기 트렌치의 깊이를 변경하지 않는, 실리콘 기판 프로세스 방법.
  26. 제 24 항에 있어서,
    상기 에칭 부산물을 제거하는 단계는 상기 트렌치의 깊이를 변경하지 않는, 실리콘 기판 프로세스 방법.
  27. 제 1 항에 있어서,
    상기 에칭 부산물을 제거하는 단계 동안 바이어스 전력이 인가되지 않는, 실리콘 기판 프로세스 방법.
  28. 제 15 항에 있어서,
    상기 (c) 단계는 상기 트렌치 상부의 프로파일을 변경하지 않는, 트렌치 에칭 방법.
  29. 제 28 항에 있어서,
    상기 (c) 단계는 상기 트렌치의 하부 코너들을 둥글게 하는, 트렌치 에칭 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273082A (ja) * 2002-03-14 2003-09-26 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法
KR100457844B1 (ko) * 2002-08-27 2004-11-18 삼성전자주식회사 반도체 장치의 식각 방법
JP4131813B2 (ja) * 2002-10-24 2008-08-13 株式会社半導体エネルギー研究所 プラズマエッチング方法及び半導体装置の作製方法
JP3905462B2 (ja) * 2002-11-20 2007-04-18 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US6802945B2 (en) * 2003-01-06 2004-10-12 Megic Corporation Method of metal sputtering for integrated circuit metal routing
US7179663B2 (en) * 2004-04-16 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. CDA controller and method for stabilizing dome temperature
US20050269294A1 (en) * 2004-06-08 2005-12-08 Tokyo Electron Limited Etching method
CN100352013C (zh) * 2004-07-16 2007-11-28 鸿富锦精密工业（深圳）有限公司 干蚀刻后处理方法
CN100466218C (zh) * 2004-07-22 2009-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US7393459B2 (en) * 2004-08-06 2008-07-01 Applied Materials, Inc. Method for automatic determination of substrates states in plasma processing chambers
JP2006270030A (ja) * 2005-02-28 2006-10-05 Tokyo Electron Ltd プラズマ処理方法、および後処理方法
KR101147383B1 (ko) 2005-11-01 2012-05-23 매그나칩 반도체 유한회사 반도체 소자의 딥 트렌치 형성 방법
KR100758296B1 (ko) * 2006-01-31 2007-09-12 삼성전자주식회사 트렌치의 형성 방법
US7410593B2 (en) * 2006-02-22 2008-08-12 Macronix International Co., Ltd. Plasma etching methods using nitrogen memory species for sustaining glow discharge
JP4914119B2 (ja) * 2006-05-31 2012-04-11 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
KR100827538B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20090047870A1 (en) * 2007-08-16 2009-02-19 Dupont Air Products Nanomaterials Llc Reverse Shallow Trench Isolation Process
CN101903989B (zh) * 2007-12-21 2013-04-17 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
US9039908B2 (en) * 2008-08-27 2015-05-26 Applied Materials, Inc. Post etch reactive plasma milling to smooth through substrate via sidewalls and other deeply etched features
JP5163894B2 (ja) * 2008-11-11 2013-03-13 信越化学工業株式会社 ドライエッチング時間の決定方法、及びドライエッチング方法
US8946812B2 (en) 2011-07-21 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9786471B2 (en) * 2011-12-27 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma etcher design with effective no-damage in-situ ash
CN103021924A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 浅沟槽隔离结构的形成方法
US9142392B2 (en) * 2013-04-29 2015-09-22 Varian Semiconductor Equipment Associates, Inc. Self-cleaning radio frequency plasma source
JP6284786B2 (ja) * 2014-02-27 2018-02-28 東京エレクトロン株式会社 プラズマ処理装置のクリーニング方法
CN108519520B (zh) * 2018-04-08 2023-09-26 华北电力大学（保定） 一种可控温度可调气氛的粉尘比电阻测试装置
US20200321240A1 (en) * 2019-04-04 2020-10-08 Nanya Technology Corporation Method for forming a shallow trench structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5626775A (en) * 1996-05-13 1997-05-06 Air Products And Chemicals, Inc. Plasma etch with trifluoroacetic acid and derivatives
WO1999030359A1 (en) * 1997-12-05 1999-06-17 Applied Materials, Inc. New etch process for forming high aspect ratio trenches in silicon

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158644A (en) * 1986-12-19 1992-10-27 Applied Materials, Inc. Reactor chamber self-cleaning process
JPH0223615A (ja) * 1988-07-12 1990-01-25 Sharp Corp 半導体装置の製造方法
US4985113A (en) * 1989-03-10 1991-01-15 Hitachi, Ltd. Sample treating method and apparatus
JPH02290022A (ja) * 1989-04-28 1990-11-29 Sony Corp ドライエッチング方法
JP2877354B2 (ja) * 1989-06-08 1999-03-31 株式会社東芝 表面処理方法および半導体装置の製造方法
JP2884970B2 (ja) * 1992-11-18 1999-04-19 株式会社デンソー 半導体のドライエッチング方法
JP3297963B2 (ja) * 1994-07-04 2002-07-02 ソニー株式会社 プラズマエッチング方法
US6069086A (en) * 1998-04-30 2000-05-30 Applied Materials, Inc. Non-HBr shallow trench isolation etch process
US6235213B1 (en) * 1998-05-18 2001-05-22 Micron Technology, Inc. Etching methods, methods of removing portions of material, and methods of forming silicon nitride spacers
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5626775A (en) * 1996-05-13 1997-05-06 Air Products And Chemicals, Inc. Plasma etch with trifluoroacetic acid and derivatives
WO1999030359A1 (en) * 1997-12-05 1999-06-17 Applied Materials, Inc. New etch process for forming high aspect ratio trenches in silicon
JP2001526462A (ja) * 1997-12-05 2001-12-18 アプライド マテリアルズ インコーポレイテッド シリコンに高アスペクト比のトレンチを形成するための新規なエッチング方法

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Publication number Publication date
WO2002023611A2 (en) 2002-03-21
TWI292591B (en) 2008-01-11
US6566270B1 (en) 2003-05-20
JP2004509464A (ja) 2004-03-25
CN1717787A (zh) 2006-01-04
KR20030031190A (ko) 2003-04-18
WO2002023611A3 (en) 2002-08-22
EP1320876A2 (en) 2003-06-25
CN100386851C (zh) 2008-05-07

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