JP2001526462A - シリコンに高アスペクト比のトレンチを形成するための新規なエッチング方法 - Google Patents

シリコンに高アスペクト比のトレンチを形成するための新規なエッチング方法

Info

Publication number
JP2001526462A
JP2001526462A JP2000524816A JP2000524816A JP2001526462A JP 2001526462 A JP2001526462 A JP 2001526462A JP 2000524816 A JP2000524816 A JP 2000524816A JP 2000524816 A JP2000524816 A JP 2000524816A JP 2001526462 A JP2001526462 A JP 2001526462A
Authority
JP
Japan
Prior art keywords
etching
chamber
fluorine
silicon
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000524816A
Other languages
English (en)
Inventor
イチョン ワン，
マオチャン リ，
シャオハー パン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2001526462A publication Critical patent/JP2001526462A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 酸化シリコンおよび／または窒化シリコンのハードマスクを有するシリコンに高アスペクト比のトレンチを形成するための複数のステップからなるエッチングプロセスに関する。第１のステップでは、ＨＢｒと酸素からなるエッチング組成が用いられ、トレンチの側壁上にパッシベーション層を堆積し、僅かにテーパ状になった開口を発生する。第２のステップでは、ＳＦ6、ＨＢｒおよび酸素などのフッ素含有ガスが用いられて、高アスペクト比のより垂直な開口を発生する。第２のステップ中、開口のテーパ形状は、用いるＨＢｒもしくはＳＦ6の相対量を調整することによって制御できる。このプロセスにより、エッチングステップ毎にエッチングチャンバの洗浄を行う必要がないクリーンなプロセスとなる。

Description

【発明の詳細な説明】
【０００１】 本発明は、１９９７年６月２日出願の米国特許出願第０８／８６７，２２９号
の一部継続出願である。
【０００２】 本発明は、シリコンに高アスペクト比の開口をエッチングするための新規なエ
ッチングプロセスに関する。より詳細には、本発明は、シリコンに非常に直径が
小さい、すなわち０．２５ミクロンよりも小さい直径を有する開口をエッチング
するための新規なエッチングプロセスに関する。
【０００３】 （発明の背景） 半導体産業のデバイスがさらに小型化され、より接近させて実装される傾向に
伴い、このようなデバイスの形成プロセスを開発する必要がある。ＤＲＡＭなど
のデバイスを形成するために、高アスペクト比の直線的な壁をもつトレンチがシ
リコンに形成される必要があり、このトレンチ内部に１以上の絶縁層が充填され
てコンデンサを形成する。トレンチはボイドを発生しないように完全に充填しな
ければならない。
【０００４】 ２５６ＭＢのデバイスを作るには、シリコンに約０．２５〜０．３ミクロンの
直径を有し少なくとも８ミクロンの深さの開口がエッチングされなければならな
い。ＨＢｒと酸素などの従来のエッチャントの組成を用いてこのようなデバイス
を形成することは可能であるが、このエッチャントの組成を用いることには制限
がある。エッチングを続けていると、エッチング速度が低下するのである。さら
に、このエッチャントの組成はトレンチの側壁上にパッシベーション層を堆積す
るが、パッシベーション層は基板の上面、さらには処理チャンバの壁や固定治具
にまで堆積する。チャンバ内の温度などの条件が変化すると、このような堆積物
は剥げ落ち、チャンバ内に粒子を形成する。粒子がチャンバ内において処理され
ている基板上に落ちるため、このような粒子の発生は非常に望ましくないことか
ら、一般的にエッチング基板が処理された後にチャンバを頻繁に洗浄しなければ
ならなくなる。このようにして頻繁に洗浄を行わなければならないと、一枚の基
板処理のスループットが低下し、これらの半導体デバイスの製造コストが上がる
ことになる。
【０００５】 シリコン含有材料に対してさまざまなハロゲン含有エッチャントが周知である
が、シリコンに直線的な壁を有する直径が小さく深い開口を形成するには、これ
ら全てにエッチャントとしては不充分なさまざまな特性がある。エッチャントの
なかには、異方性ではなく等方性でエッチングを行うもの、トレンチの側壁上に
ポリマー含有材料を堆積し、トレンチを滑らかに充填できない状態にするもの、
適切に充填することができない湾曲もしくは形状をもった側壁を作りだすもの、
エッチング速度が低いもの、さらには基板にダメージを与えたり汚染の原因にも
なる高チャンバ電力が必要であるものもある。マイクロローディングも問題とな
る。エッチャントのさまざまな組み合わせも試みたが、パターン化されたマスク
に対して高い選択性を有し、シリコンに丸い底部を有する高アスペクト比の直線
的な壁の開口をエッチングし、さらにマイクロローディングを最小に抑え、エッ
チング速度が高い状態でシリコン含有材料をエッチングするエッチャントを得る
点から考えると、これらは全て不充分である。
【０００６】 シリコンに対する従来のエッチャントの組成は、臭化水素（ＨＢｒ）および酸
素（Ｏ2）からなる。このエッチャントの組成はトレンチ側壁上にパッシベーシ ョン層を形成することから、少しテーパ状になったトレンチを形成する。少量の
フッ素含有ガスを添加すると、エッチングされたトレンチの底部からパッシベー
ション層が除去されて、より深いトレンチが形成できる。しかしながら、パッシ
ベーション材料はエッチングチャンバやその部品上にも堆積してしまい、ウェー
ハを粒子で汚染するため、チャンバを一般にはウェーハ毎に頻繁に洗浄しなけれ
ばならなくなる。さらに、このエッチャントの組成を用いると、エッチングする
シリコンと一般に用いられる酸化シリコンハードマスクとの間の選択性が比較的
低くなるため、エッチング中深刻なハードマスクの侵食につながる。このエッチ
ングプロセスでは、チャンバに対して高密度プラズマおよび高電力を伝達する必
要もある。
【０００７】 １９９７年６月２日に出願された米国特許出願第０８／８６７，２２９号は、
本願の一部継続出願であって、この先行出願には、六フッ化シリコン（ＳＦ6） などのフッ素含有ガスと、ＨＢｒおよびＯ2からなるシリコン用の改良形エッチ ャント組成が発見されている。このエッチング組成は、１分間に０．８〜０．３
ミクロンの高いエッチング速度で、特にポリシコンや結晶シリコンなどのシリコ
ン含有材料をエッチングする。このエッチャント組成も異方性のものであり、シ
リコンに丸い底部を有し、高アスペクト比で直線的な壁の開口を形成する。
【０００８】 しかしながら、このエッチャント組成は、シリコンに高アスペクト比の開口を
形成したい場合、完全に満足のいく結果を生じさせるものではない。
【０００９】 さらに、このエッチャントは、窒化シリコン層上に酸化シリコン層を設けた二
層からなるハードマスクが用いられる場合、完全に満足のいく結果を生じさせる
ものではない。図１Ａにはこの問題が示されている。ＨＢｒ、Ｏ2およびＳＦ6の
エッチャント組成を用いることにより、マスクの窒化シリコン部分がエッチング
中に侵食し、窒化シリコンのエッチングされた開口の直径が拡大され、酸化シリ
コン層と窒化シリコン層の間の界面に段が形成されていることが明らかである。
【００１０】 さらに、シリコンの非常に直径が小さい開口を適切に充填するために、底部を
丸状にしたまま開口の上部の幅と開口の底部の幅を少なくとも同じになるように
形状させた開口が望まれる。さらに、基板表面に対して実質的に垂直な開口が望
まれる。
【００１１】 したがって、１以上のハードマスク層を介して滑らかなテーパ状の開口を設け
、シリコン基板表面に垂直な方向に直線的な壁を有する開口を設け、非常に小さ
な、例えば、０．２５ミクロン直径よりも小さな開口を高アスペクト比のシリコ
ンにエッチングすることができ、可変の側壁テーパ部を設けることができ、さら
に処理すべき各基板の間にエッチングチャンバを洗浄する必要がない洗浄プロセ
スを提供することができるエッチングプロセスが求められる。
【００１２】 （発明の要約） 我々は、第１のエッチングステップにおいてＨＢｒとＯ2のエッチャント組成 を用いた後に、第２のエッチングステップにおいてフッ素含有ガス、ＨＢｒおよ
びＯ2を用いる連続マルチステップエッチングにより、高エッチング速度でシリ コンに直径が小さく、深く、さらに壁が直線的な開口が形成されることを発見し
た。
【００１３】 第１のエッチングステップでは、ハードマスクを保護し、開口の上部の形状が
所望の僅かにテーパ状のものになるように維持しながら側壁にパッシベーション
を設け、一方で第２のステップでは、高エッチング速度で異方性エッチングが得
られる。パッシベーション材料は、第２のエッチングステップ中に、側壁、基板
およびチャンバから除去され、各処理されるウェーハ間でエッチングチャンバを
洗浄する必要がない洗浄方法を生み出し、さらにスループットを向上させる。
【００１４】 （好適な実施形態の詳細な説明） 本発明のエッチングプロセスは、図２に示すようなプラズマリアクタで実行さ
れることが適切である。このチャンバは、非結合プラズマ源チャンバとして公知
のものである。図２を参照すると、誘導結合ＲＦプラズマリアクタには、接地さ
れた導電性の筒状側壁１０と、ドーム形状など、ある形状を備えた絶縁性の天井
部１２を有するリアクタチャンバ１が含まれている。リアクタ１には、チャンバ
１の中央に半導体ウェーハ１６を支持するためのウェーハ台１４が含まれている
。筒状の誘電コイル１８は、ウェーハまたはウェーハの台１４の上面近くから始
まり、そこからチャンバの上面の方向へと上方に延びて、チャンバの上側部分を
取り囲む。
【００１５】 チャンバ内部に処理ガスを処理ガス供給源２２およびガス入口２４が供給し、
このガス入口はチャンバの周りに間隔をとって複数設けてもよく、さらにチャン
バの圧力をポンプ２６が制御する。
【００１６】 誘導コイル１８は、従来のアクティブＲＦ整合ネットワーク３０を介してプラ
ズマ源電源もしくはＲＦ発生器２８によって付勢され、このコイル誘電子１８の
巻線部の上部は「熱く」、巻線部の底部は接地される。ウェーハ台１４は、バイ
アスＲＦ電源もしくは発生器３４に結合された内部導電部分３２と、外部の接地
させた導電体３６（内部の導電部分３２とは絶縁されている）を含む。コイル誘
電子１８の周りを導電性の接地されたＲＦシールド２０が取り囲む。
【００１７】 チャンバ１の１つの態様によれば、複数半径を有するドーム形状などのように
チャンバ１の天井部１２を形状付け、天井部１２の複数の半径のそれぞれを個別
に決定もしくは調整することによって、ウェーハ全体のプラズマ密度の空間分布
がさらに均一になる。図２の実施形態に示す複数半径を有するドーム形状は、ド
ームの中央部分の周りのドーム天井部１２の曲率を少し平坦化したものであり、
ドーム１２の周辺部分の曲率はそれに比べて急勾配である 処理中、処理ガスがチャンバ１内に入り、電源が入ると、チャンバ１内には高
密度のプラズマが形成される。誘導コイルＲＦ電源２８からのチャンバ１への電
力は、約３，０００ワットまでのものが適切である。コイルへのＲＦ源は、１２
．５６ＭＨｚ電源のものが適切である。基板支持体１４へのバイアス電力は、１
，０００ワットまで変化するものであってよく、良好なエッチング速度が得られ
る。バイアス周波数は、約４００ｋＨｚから約１３．５６ＭＨｚの間で変化する
ものであってよいが、約４００ｋＨｚのものが好ましい。これにより、外形の制
御が向上する。しかしながら、上述した周波数は、説明を目的として挙げたのみ
であって、異なる周波数も使用可能である。５０ｋＨｚまで低い周波数や１３．
５６ＭＨｚまで高い周波数、さらにそれらの倍数の周波数も使用可能である。
【００１８】 エッチング中は、圧力が重要な要素となる。すなわち、一般にエッチング速度
は圧力をかけると増大するが、最大値に達すると、エッチング速度は最大レベル
を超えた圧力で下がる。圧力が高すぎると、エッチングはさらに等方性のものに
なる。第１のエッチングステップは、約１０〜１５０ミリトルの間の圧力で実行
されるものであってよい。第２のエッチングステップは、約１〜１００ミリトル
の間の圧力で実行されるものであってよいが、約１０〜６０ミリトルの圧力を用
いることが好ましい。図３は、第２のエッチングステップ中に圧力を変化させて
形成された開口を示している。圧力が増大すると、エッチング速度も増大する。
【００１９】 上述したようなプラズマリアクタを用いて、第１のエッチングステップ中に誘
電コイル電源からチャンバへの電力は、約５００〜３，０００ワットのものであ
ってよい。第２のエッチングステップ中は、電力は約４００〜約１，６００ワッ
トのものが適切である。基板支持体へのバイアス電力は、約５〜３００ワットの
間で変化するものであってよく、これによって良好なエッチング速度が得られる
。第１のエッチングステップ中、誘電コイルと基板支持体の両方に印加される電
力は、一般に、第２のエッチングステップ中のものよりも高いものである。上述
したチャンバの利点の１つは、チャンバへ供給するエネルギーと基板支持体へ供
給するエネルギーを個別に制御できる点である。
【００２０】 エッチャント組成原料が、ＨＢｒは約１０ｓｃｃｍ〜３００ｓｃｃｍのガス流
量で、さらに酸素は約１ｓｃｃｍ〜３０ｓｃｃｍのガス流量で一般にチャンバ内
に流入する。酸素は、添加されるＨＢｒの約１０〜２５体積パーセントの量に、
酸素を体積割合で約３０％含むヘリウムなどのヘリウムと酸素の混合物として添
加される。この混合物を以下、ＨｅＯ2と称する。ヘリウムを添加することで酸 素が希釈され、チャンバへの酸素の流量が制御しやすくなる。約１０〜２０秒間
の短い間、ＨＢｒのみを用いて予備エッチングを行って、エッチングされるシリ
コン表面上に自然酸化物があればそれを除去することもできる。
【００２１】 第１の主要なエッチングステップでは、ＨＢｒと酸素からなる混合物を用いて
もよい。必要であれば、ＮＦ3、ＳＦ6、ＳｉＦ4、Ｓｉ2Ｆ6などのフッ素含有ガ スの、例えば約２０ｓｃｃｍまでのように少量のガスをエッチャントガスに添加
してもよい。第１の主要なエッチャントは異方性のものであるが、開口の側壁に
パッシベーション層を堆積する。したがって、このステップは一般に、高アスペ
クト比の深いトレンチでは８５〜８９°、そして浅いトレンチでは８０〜８９°
の僅かにテーパ状になった側壁を発生させる。これは、トレンチが充填されると
きに利点となる。第１の主要なエッチングステップが、エッチングされた開口の
側壁と上部にパッシベーション材料を堆積させるので、この材料は、必要であれ
ば、希釈された水性ＨＦを用いてウェットエッチングにより除去することが可能
である。
【００２２】 第２の主要なエッチングステップでは、ＳｉＦ4、Ｓｉ2Ｆ6、ＮＦ3もしくは、
好ましくは、ＳＦ6などのフッ素含有ガスの混合物を、酸素原料と共に用いても よい。このエッチングは異方性のもので、テーパ角が８８°を超える非常に直線
的な垂直の側壁を形成する。したがって、連続して両方のエッチングステップを
用いることによって、シリコンの高いエッチング速度が達成され、所望の外形角
度を制御でき、さらに窒化シリコンのハードマスクの侵食を防ぐことができる。
トレンチが、トレンチの底部がトレンチの上部よりも幅が広いものであるような
形状であれば、ＨＢｒおよびフッ素含有ガスの比率を調整することによって、フ
ッ素含有ガスによりパッシベーション層が除去され、エッチングがより等方性の
ものになる。エッチャントを両方用いることで、底部が丸いトレンチ開口が得ら
れる。エッチャント原料の比率はさまざまなものが用いられ得るが、第２のエッ
チングステップで用いる好適なエッチャント混合物は、ＳＦ6：ＨＢＲ：Ｏ2の体
積比率が１：２：０．８５のものが用いられる。しかしながら、反応チャンバ、
用いる反応条件や所望の開口形状によっては、他の比率を用いることもある。
【００２３】 「ラグ効果」として知られる現象が従来のエッチング中には生じており、これ
は、より深い開口をエッチングするには長い時間を要するという意味をもつもの
である。本発明の２つのステップを連続して行うエッチングプロセスと装置を用
いることによって、この効果は減少し、開口が高アスペクト比で直径が小さいも
のであっても、全体的なエッチング速度が従来のプロセスよりも高くなる。
【００２４】 第２のエッチングステップ中の低いバイアス周波数の効果を、図４に示す。図
４は、第２のステップのプロセスによりエッチングされた一連の開口を示すもの
であり、Ａ）基板の中央部、Ｂ）基板の中央部と縁部との間の中間部、Ｃ）基板
の縁から１０ｍｍ、およびＤ）基板の縁から５ｍｍ、の場所のものである。基板
支持体に、４００ｋＨｚの周波数と１３．５６ＭＨｚの周波数を用いて比較を行
った。低い方の周波数では、基板に渡って側壁外形にほとんど変化は見られない
が、高い方の周波数では、側壁のテーパ部は基板の縁部近くのシリコン表面に対
してあまり垂直ではないことが分かる。したがって、基板の表面に対してより垂
直なエッチングされた開口を得るには、より低いバイアス周波数が用いられる必
要がある。
【００２５】 第１のエッチングステップ中、バイアス電力もテーパ角に影響を及ぼす。図５
は、４０ミリトルの圧力と１，６００ワットの電源電力を用いて、第１のエッチ
ングステップ中のテーパ角対ワットで示したバイアス電力のグラフである。バイ
アス電力が２００ワットから５００ワットに上げられると、テーパ角も８５．７
°から８８．９°に増大し、略垂直になる。したがって、第１のエッチングステ
ップのテーパ角は、バイアス電力を変化させることで制御することができる。
【００２６】 第１のエッチングステップ中にエッチング速度を制御するために、電源電力を
変化させることもある。図６は、４０ミリトルの圧力と４７５ワットのバイアス
電力を用いて、第１のエッチングステップ中のエッチング速度対電源電力のグラ
フである。電源電力が約１，２００ワットから２，５００ワットに上げられると
、エッチング速度も大きくなる。第２のステップのエッチング中、電源電力が約
４００ワットのように低すぎると、トレンチの側壁は粗くなり、エッチング速度
は低くなる。このステップ中、約１，０００ワットの電源電力が維持されれば良
好な結果が得られる。
【００２７】 第２のエッチングステップ中では、バイアス電力の効果は少し異なる。３０ミ
リトルの圧力と１，０００ワットの電源電力を用いて、第２のエッチングステッ
プ中に、２０ワットから２００ワットにバイアス電力が変化すると、図７に示す
ように、酸化物マスクが高速でエッチングする。
【００２８】 本発明は、以下の例および制御においてさらに記載されるが、本発明はここに
記載する詳細により限定されるべきものではない。制御１ ７，０００Åの酸化シリコンと２，２００Åの窒化シリコンを組み合わせたハ
ードマスクを用いて、４０ミリトルの圧力で図２による装置において、１６０ｓ
ｃｃｍのＨＢｒと、酸素と酸素を約３０％含んだヘリウム（以下、ＨｅＯ2）の ３０ｓｃｃｍの混合物を用いて、シリコン内にエッチングを施した。コイルへの
電力は１，６００ワットに設定し、基板支持体への電力は３００ワットに設定し
た。図８は、これにより生じた上面がテーパ状になっているエッチングされたト
レンチを示している。実施例１ 以下の条件下で、図２の装置を用いて２つのステップからなるエッチングをシ
リコン内で実行した。
【００２９】 ステップ１：１６０ｓｃｃｍのＨＢｒと３３ｓｃｃｍのＨｅＯ2をチャンバ内 に流入させ、圧力を４０ミリトルに維持し、１，６００ワットの電力をコイルに
接続し、３００ワットの電力を基板支持体に接続した。このステップを１２０秒
間継続した。
【００３０】 ステップ２：５５ｓｃｃｍのＳＦ6と、１１０ｓｃｃｍのＨＢｒと４７ｓｃｃ ｍのＯ2をチャンバ内に流入させ、圧力を２５ミリトルに維持し、１，０００ワ ットの電力をコイルに接続し、２０ワットの電力を基板支持体に接続した。この
ステップを３６０秒間継続した。
【００３１】 図９は、この結果生じたトレンチの写真であり、底部が丸い形状をした直線的
な側壁を示している。全体的なエッチング速度は１．０ミクロン／分であった。
ウェーハ全体に渡った均一性は、ウェーハの中央部と縁部との間で約２．０％で
あり、本発明のプロセスが良好に制御されていることを示している。開口の上部
の角度は、８８．４°と僅かにテーパ状であるが、底部の側壁は８９．５°とほ
ぼ垂直であった。実施例２ 図１０に示されているように、パッシベーション層を除去するために、ステッ
プ２の後に水性の１００：１の水：ＨＦ浸漬が用いられた点を除けば、実施例１
の手順に沿ったものである。実施例３ この例は、本発明の２つのステップからなるプロセスを用いて、外形角度が制
御可能であることを示すものである。第２のエッチングステップにおいて、８０
０ワットの電力がコイルに接続された点を除けば、実施例１の手順に沿ったもの
である。
【００３２】 Ａ部において、第２のエッチングステップで使用するエッチャントは、４５ｓ
ｃｃｍのＳＦ6と、５２ｓｃｃｍのＨＢｒと、４７ｓｃｃｍのＯ2であった。図１
１に示すように、トレンチの上部の角度は８９．２°であり、底部の角度は９０
．５°であった。これら２つのエッチャントの間には明確な境界があり、トレン
チの底部は外側方向にテーパ状になっており、したがってトレンチの上部よりも
広くなっている。
【００３３】 Ｂ部において、第２のエッチングステップは、４５ｓｃｃｍのＳＦ6と、８０ ｓｃｃｍのＨＢｒと、４７ｓｃｃｍのＯ2とを用いた。トレンチの上部の角度は 、８８．５°であり、ほぼ垂直のものであった。図１２に示すように、これによ
り、上部で僅かにテーパ状になった開口を有するトレンチが得られた。
【００３４】 Ｃ部において、第２のエッチングステップは、４５ｓｃｃｍのＳＦ6と、１０ ０ｓｃｃｍのＨＢｒと、４７ｓｃｃｍのＯ2とを用いた。トレンチの上部の角度 は、８８．２°であり、トレンチの底部の角度は８９．４°であった。この結果
生じたトレンチは上部で僅かにテーパ状になったもので、トレンチの底部は内側
方向にテーパ状になったものであり、したがってトレンチの上側よりも細くなっ
ている。この変化は図１３に示されている。
【００３５】 したがって、ＨＢｒとＳＦ6の相対比率を変化することによって、エッチング された開口のテーパ角度を制御できることになる。
【００３６】 本発明のプロセスのさらなる利点は、非常にクリーンな点である。図１４は基
板支持体を示し、図１５は、酸化物ハードマスクを用いてチャンバ内でほぼ１，
０００枚のウェーハを連続してエッチングした後のチャンバの内部ドーム状天井
部を示すものである。可視堆積物もしくは粒子は全く見られず、したがって本発
明により、洗浄ステップを必要とせずに連続して多くのウェーハが処理できるこ
とが明らかである。
【００３７】 本発明の２つのステップからなるプロセスを用いて、ウェーハ全体に渡ったエ
ッチング速度の均一性は５％よりも低いものであり、エッチング速度は１ミクロ
ン／分を超えるものであり、さらに酸化物マスクに対するシリコンの選択性は、
例えば、シリコン内に７ミクロン深さのエッチングを施している間、酸化物損失
は４，０００Åを下回るほど高いものである。
【００３８】 本発明のエッチングプロセスをエッチング反応物質および条件の特定の実施形
態について記載してきたが、当業者であれば、電力、圧力、エッチャント原料の
比率などさまざまな変更を行うことができることを認識するであろう。このよう
な変更はここに含まれるべきものとされる。したがって、本発明は、添付の請求
の範囲にのみ限定されるべきものである。
【図面の簡単な説明】
【図１】 ２層からなるハードマスクを用いてシリコンに形成された開口の写真である。
【図２】 シリコン含有材料の本発明のエッチングが実行されるプラズマリアクタの概略
断面図である。
【図３】 チャンバの圧力を変化させながら、ＳＦ6、ＨＢｒおよびＯ2からなる第２のス
テップのエッチャントを用いてエッチングしたトレンチの写真を示す。
【図４】 エッチング中にバイアス周波数を変化させながら、本発明に従って形成したエ
ッチングされたトレンチの写真を示す。
【図５】 第１のエッチングステップ中のテーパ角度とワットで示したバイアス電力のグ
ラフである。
【図６】 第１のエッチングステップ中のエッチング速度と電源電力のグラフである。
【図７】 第２のエッチングステップ中バイアス電力を増大させた時のテーパ角度の変化
を示す。
【図８】 第１のエッチングステップのみを用いてエッチングされたトレンチの写真を示
す。
【図９】 本発明の方法を用いてエッチングされたトレンチの写真を示す。
【図１０】 希釈したＨＦ浸漬後の図８のトレンズを示す写真である。
【図１１】 第２のエッチングステップ中、ＨＢｒの比率を変化させて形成したトレンチの
写真である。
【図１２】 第２のエッチングステップ中、ＨＢｒの比率を変化させて形成したトレンチの
写真である。
【図１３】 第２のエッチングステップ中、ＨＢｒの比率を変化させて形成したトレンチの
写真である。
【図１４】 複数のウェーハが連続して処理された後、エッチングチャンバの内部を示す写
真である。
【図１５】 複数のウェーハが連続して処理された後、エッチングチャンバのドームを示す
写真である。
【符号の説明】
１…リアクタチャンバ、１０…筒状側壁、１２…天井部、１４…ウエーハ台、１
６…半導体ウエーハ、１８…誘導コイル、２０…ＲＦドーム、２２ ガス供給源
、 ２４…ガス入口、２６…ポンプ、２８…誘導コイルＲＦ電源、３０…ＲＦ整合ネ
ットワーク、３２…内部導電部、３４…ＲＦ電源もしくは発生器、３６…導電体
。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リ， マオチャン アメリカ合衆国， カリフォルニア州， フリーモント， ホンダ ウェイ 725 (72)発明者 パン， シャオハー アメリカ合衆国， カリフォルニア州， サン ノゼ， ケレツ ドライヴ 1133 Ｆターム(参考） 5F004 AA03 AA05 BA20 BB11 BB18 CA01 CA02 CA03 DA00 DA17 DA18 DA22 DA26 DB01 EB05 5F083 AD15 PR03

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 プラズマ真空チャンバに接続された第１のＲＦ電力源と、基
    板の支持体に接続された第２のＲＦ電力源を有するプラズマ真空チャンバにおい
    て、酸化シリコンハードマスクを用いてシリコンに底部が丸い形状をした深く高
    アスペクト比の開口をエッチングする方法であって、 ａ）ＨＢｒと酸素を含む混合物を用いてエッチングし、側壁上にパッシベーシ
    ョン層を堆積して僅かにテーパ状の開口を形成するステップと、 ｂ）フッ素含有ガス、ＨＢｒおよび酸素の混合物を用いてエッチングし、高ア
    スペクト比の開口を形成するステップとの２つの連続したステップからなること
    を特徴とする方法。
  2. 【請求項２】 ステップｂ）において前記フッ素含有ガスは、ＳＦ6、Ｓｉ Ｆ4、Ｓｉ2Ｆ6およびＮＦ3からなる群から選択されることを特徴とする請求項１
    記載の方法。
  3. 【請求項３】 前記フッ素含有ガスは、ＳＦ6であることを特徴とする請求 項２記載の方法。
  4. 【請求項４】 ＨＢｒ：ＳＦ6の体積比率は、０．１〜１０であることを特 徴とする請求項３記載の方法。
  5. 【請求項５】 ＨＢｒおよびＳＦ6：酸素の体積比率は、０．１〜１０であ ることを特徴とする請求項３記載の方法。
  6. 【請求項６】 ステップａ）において、体積割合で約３０パーセントまでの
    酸素を含むヘリウムに混合物として酸素が添加されることを特徴とする請求項１
    記載の方法。
  7. 【請求項７】 体積割合で約１０〜約５０パーセントのヘリウムと酸素の混
    合物が、添加された臭化水素を基に添加されることを特徴とする請求項６記載の
    方法。
  8. 【請求項８】 ステップａ）中にフッ素含有ガスが添加されて、トレンチの
    底部上にあるパッシベーション層を除去することを特徴とする請求項１記載の方
    法。
  9. 【請求項９】 前記フッ素含有ガスは、ＳＦ6、ＳｉＦ4、Ｓｉ2Ｆ6およびＮ
    Ｆ3からなる群から選択されることを特徴とする請求項８記載の方法。
  10. 【請求項１０】 ステップａ）は、約１〜１５０ミリトル（ｔｏｒｒ）の圧
    力で実行されることを特徴とする請求項１記載の方法。
  11. 【請求項１１】 少なくとも約５００ワットの電力がチャンバに接続される
    ことを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 約３，０００ワットまでの電力がチャンバに接続されるこ
    とを特徴とする請求項１１記載の方法。
  13. 【請求項１３】 約２０〜２，０００ワットの電力が基板支持体に接続され
    ることを特徴とする請求項１２記載の方法。
  14. 【請求項１４】 ステップｂ）は、約１〜１００ミリトルの圧力で実行され
    ることを特徴とする請求項１記載の方法。
  15. 【請求項１５】 約４００〜２，０００ワットの電力がチャンバに接続され
    ることを特徴とする請求項１４記載の方法。
  16. 【請求項１６】 約１〜５００ワットが基板支持体に接続されることを特徴
    とする請求項１５記載の方法。
  17. 【請求項１７】 シリコンに高アスペクト比のトレンチの外形を制御する方
    法であって、 ａ）臭化水素と酸素の混合物を用いてハードマスクを介してエッチングして、
    形成された開口上にパッシベーション層を形成するステップと、 ｂ）フッ素含有ガス、臭化水素および酸素の混合物を用いてエッチングし、前
    記ガス混合物の割合を調整することによって、エッチングされた側壁のテーパ角
    度を変更するステップとの連続したステップからなることを特徴とする方法。
  18. 【請求項１８】 前記フッ素含有ガスは、ＳＦ6、ＳｉＦ4、Ｓｉ2Ｆ6および
    ＮＦ3からなる群から選択されることを特徴とする請求項１７記載の方法。
  19. 【請求項１９】 前記フッ素含有ガスは、ＳＦ6であることを特徴とする請 求項１８記載の方法。
  20. 【請求項２０】 ステップａ）中に、フッ素含有ガスが添加されて、トレン
    チの底部にあるパッシベーション材料を除去することを特徴とする請求項１７記
    載の方法。
  21. 【請求項２１】 単一の処理チャンバにおいて、シリコンに高アスペクト比
    の開口を連続してエッチングする方法であって、 ａ）シリコン基板をエッチングチャンバに供給するステップと、 ｂ）ＨＢｒおよび酸素からなるエッチャント組成を用いて、チャンバ内で第１
    のエッチングステップを実行するステップと、 ｃ）ＨＢｒ、酸素およびフッ素含有ガスからなるエッチャント組成を用いて、
    チャンバ内で第２のエッチングステップを実行するステップと、 ｄ）チャンバから基板を除去するステップと、 ｅ）第２のシリコン基板をエッチングチャンバに供給し、ステップｂ）、ステ
    ップｃ）およびステップｄ）を連続して実行するステップとの連続したステップ
    からなることを特徴とする方法。
  22. 【請求項２２】 前記フッ素含有ガスは、ＳｉＦ6、ＳｉＦ4、Ｓｉ2Ｆ6およ
    びＮＦ3からなる群から選択されることを特徴とする請求項２１記載の方法。
  23. 【請求項２３】 前記フッ素含有ガスは、ＳｉＦ6であることを特徴とする 請求項２２記載の方法。
JP2000524816A 1997-12-05 1998-10-15 シリコンに高アスペクト比のトレンチを形成するための新規なエッチング方法 Withdrawn JP2001526462A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/985,771 US6127278A (en) 1997-06-02 1997-12-05 Etch process for forming high aspect ratio trenched in silicon
US08/985,771 1997-12-05
PCT/US1998/021998 WO1999030359A1 (en) 1997-12-05 1998-10-15 New etch process for forming high aspect ratio trenches in silicon

Publications (1)

Publication Number Publication Date
JP2001526462A true JP2001526462A (ja) 2001-12-18

Family

ID=25531777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000524816A Withdrawn JP2001526462A (ja) 1997-12-05 1998-10-15 シリコンに高アスペクト比のトレンチを形成するための新規なエッチング方法

Country Status (5)

Country Link
US (1) US6127278A (ja)
EP (1) EP1036410A1 (ja)
JP (1) JP2001526462A (ja)
TW (1) TW396450B (ja)
WO (1) WO1999030359A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310944A (ja) * 2004-04-20 2005-11-04 Hitachi High-Technologies Corp ドライエッチング方法
JP2006000978A (ja) * 2004-06-18 2006-01-05 Konica Minolta Holdings Inc シリコン基板加工方法、光学素子用金型、光学素子用金型母型、光学素子及び回折格子
KR100848522B1 (ko) * 2000-09-15 2008-07-25 어플라이드 머티어리얼즈 인코포레이티드 실리콘 에칭 및 챔버 세정 프로세스의 일체화
KR20110084408A (ko) * 2008-10-23 2011-07-22 램 리써치 코포레이션 플라즈마 강화된 산화를 이용하여 패시베이션을 갖는 실리콘 에칭
JP4791956B2 (ja) * 2003-03-03 2011-10-12 ラム リサーチ コーポレーション プラズマエッチングチャンバ内でポリシリコンゲート構造をエッチングするための方法、及び基板の異なるドープ済み材料の間のエッチング速度のマイクロローディングを減少させる方法
JP2012146992A (ja) * 2012-02-29 2012-08-02 Fuji Electric Co Ltd 半導体装置の製造方法
JP2013093517A (ja) * 2011-10-27 2013-05-16 Shinko Seiki Co Ltd プラズマエッチング方法
US9865472B2 (en) 2007-12-21 2018-01-09 Lam Research Corporation Fabrication of a silicon structure and deep silicon etch with profile control
US9984931B2 (en) 2015-09-23 2018-05-29 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and patterning method

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093655A (en) 1998-02-12 2000-07-25 Micron Technology, Inc. Plasma etching methods
JP3252789B2 (ja) * 1998-04-03 2002-02-04 日本電気株式会社 エッチング方法
US6235213B1 (en) * 1998-05-18 2001-05-22 Micron Technology, Inc. Etching methods, methods of removing portions of material, and methods of forming silicon nitride spacers
WO1999067817A1 (en) * 1998-06-22 1999-12-29 Applied Materials, Inc. Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion
US6303513B1 (en) * 1999-06-07 2001-10-16 Applied Materials, Inc. Method for controlling a profile of a structure formed on a substrate
US6372151B1 (en) * 1999-07-27 2002-04-16 Applied Materials, Inc. Storage poly process without carbon contamination
US6491835B1 (en) * 1999-12-20 2002-12-10 Applied Materials, Inc. Metal mask etching of silicon
US6677242B1 (en) * 2000-08-12 2004-01-13 Applied Materials Inc. Integrated shallow trench isolation approach
KR100362167B1 (ko) * 2000-12-26 2002-11-23 한국전자통신연구원 비동기전달모드 방식의 수동광망 광 네트워크 유니트 제어장치
US6544838B2 (en) * 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
US20020158045A1 (en) * 2001-04-27 2002-10-31 Yiqiong Wang Formation of an optical component having smooth sidewalls
US20020158046A1 (en) * 2001-04-27 2002-10-31 Chi Wu Formation of an optical component
US20020158047A1 (en) * 2001-04-27 2002-10-31 Yiqiong Wang Formation of an optical component having smooth sidewalls
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
JP3527901B2 (ja) * 2001-07-24 2004-05-17 株式会社日立製作所 プラズマエッチング方法
JP4504684B2 (ja) * 2001-12-27 2010-07-14 東京エレクトロン株式会社 エッチング方法
US6709917B2 (en) 2002-05-13 2004-03-23 International Business Machines Corporation Method to increase the etch rate and depth in high aspect ratio structure
US7105442B2 (en) 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
DE10226604B4 (de) * 2002-06-14 2006-06-01 Infineon Technologies Ag Verfahren zum Strukturieren einer Schicht
US6921490B1 (en) 2002-09-06 2005-07-26 Kotura, Inc. Optical component having waveguides extending from a common region
US6706586B1 (en) 2002-10-23 2004-03-16 International Business Machines Corporation Method of trench sidewall enhancement
WO2004079783A2 (en) * 2003-03-03 2004-09-16 Lam Research Corporation Method to improve profile control and n/p loading in dual doped gate applications
US7141505B2 (en) * 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
US7446050B2 (en) * 2003-08-04 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Etching and plasma treatment process to improve a gate profile
US7144521B2 (en) * 2003-08-22 2006-12-05 Lam Research Corporation High aspect ratio etch using modulation of RF powers of various frequencies
US7405521B2 (en) * 2003-08-22 2008-07-29 Lam Research Corporation Multiple frequency plasma processor method and apparatus
US20050074572A1 (en) * 2003-10-01 2005-04-07 3M Innovative Properties Company Debris removal tape and method of using same
US7169256B2 (en) * 2004-05-28 2007-01-30 Lam Research Corporation Plasma processor with electrode responsive to multiple RF frequencies
US7723238B2 (en) * 2004-06-16 2010-05-25 Tokyo Electron Limited Method for preventing striation at a sidewall of an opening of a resist during an etching process
US20050280674A1 (en) 2004-06-17 2005-12-22 Mcreynolds Darrell L Process for modifying the surface profile of an ink supply channel in a printhead
US7101806B2 (en) * 2004-10-15 2006-09-05 International Business Machines Corporation Deep trench formation in semiconductor device fabrication
JP2006173293A (ja) * 2004-12-15 2006-06-29 Toshiba Corp 半導体装置の製造方法
KR100772704B1 (ko) * 2005-09-29 2007-11-02 주식회사 하이닉스반도체 테이퍼형태의 트렌치를 갖는 반도체소자의 제조 방법
JP4488999B2 (ja) * 2005-10-07 2010-06-23 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
EP1786027A3 (en) * 2005-11-14 2009-03-04 Schott AG Plasma etching of tapered structures
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
US20080119055A1 (en) * 2006-11-21 2008-05-22 Lam Research Corporation Reducing twisting in ultra-high aspect ratio dielectric etch
US7863180B2 (en) * 2008-05-06 2011-01-04 International Business Machines Corporation Through substrate via including variable sidewall profile
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US7998869B2 (en) * 2008-10-31 2011-08-16 Samsung Electronics Co., Ltd. Contact patterning method with transition etch feedback
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
CN105448697B (zh) * 2014-07-18 2018-05-01 中微半导体设备(上海)有限公司 高深宽比结构的刻蚀方法及mems器件的制作方法
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
CN111128715A (zh) * 2019-12-27 2020-05-08 爱特微(张家港)半导体技术有限公司 一种刻蚀深槽的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617086A (en) * 1982-03-19 1986-10-14 International Business Machines Corporation Rapid etching method for silicon by SF6 gas
US4490209B2 (en) * 1983-12-27 2000-12-19 Texas Instruments Inc Plasma etching using hydrogen bromide addition
US5010378A (en) * 1985-05-03 1991-04-23 Texas Instruments Incorporated Tapered trench structure and process
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4729815A (en) * 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
EP0272143B1 (en) * 1986-12-19 1999-03-17 Applied Materials, Inc. Bromine etch process for silicon
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
US5160408A (en) * 1990-04-27 1992-11-03 Micron Technology, Inc. Method of isotropically dry etching a polysilicon containing runner with pulsed power
US5110411A (en) * 1990-04-27 1992-05-05 Micron Technology, Inc. Method of isotropically dry etching a poly/WSix sandwich structure
US5013398A (en) * 1990-05-29 1991-05-07 Micron Technology, Inc. Anisotropic etch method for a sandwich structure
JP3127454B2 (ja) * 1990-08-08 2001-01-22 ソニー株式会社 シリコン系被エッチング材のエッチング方法
JP2519364B2 (ja) * 1990-12-03 1996-07-31 アプライド マテリアルズ インコーポレイテッド Ｕｈｆ／ｖｈｆ共振アンテナ供給源を用いたプラズマリアクタ
JP3018532B2 (ja) * 1991-02-26 2000-03-13 ソニー株式会社 ドライエッチング方法
DE59205665D1 (de) * 1991-10-02 1996-04-18 Siemens Ag Verfahren zur Herstellung einer Grabenstruktur in einem Substrat
JP3024317B2 (ja) * 1991-10-25 2000-03-21 日本電気株式会社 半導体装置の製造方法
JP2884970B2 (ja) * 1992-11-18 1999-04-19 株式会社デンソー 半導体のドライエッチング方法
JP2734915B2 (ja) * 1992-11-18 1998-04-02 株式会社デンソー 半導体のドライエッチング方法
DE4317623C2 (de) * 1993-05-27 2003-08-21 Bosch Gmbh Robert Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung
US5536364A (en) * 1993-06-04 1996-07-16 Nippon Soken, Inc. Process of plasma etching silicon
US5449433A (en) * 1994-02-14 1995-09-12 Micron Semiconductor, Inc. Use of a high density plasma source having an electrostatic shield for anisotropic polysilicon etching over topography
US5453156A (en) * 1994-11-01 1995-09-26 Taiwan Semiconductor Manufactoring Company Ltd. Anisotropic polysilicon plasma etch using fluorine gases
US5605603A (en) * 1995-03-29 1997-02-25 International Business Machines Corporation Deep trench process
JP3351183B2 (ja) * 1995-06-19 2002-11-25 株式会社デンソー シリコン基板のドライエッチング方法及びトレンチ形成方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100848522B1 (ko) * 2000-09-15 2008-07-25 어플라이드 머티어리얼즈 인코포레이티드 실리콘 에칭 및 챔버 세정 프로세스의 일체화
JP4791956B2 (ja) * 2003-03-03 2011-10-12 ラム リサーチ コーポレーション プラズマエッチングチャンバ内でポリシリコンゲート構造をエッチングするための方法、及び基板の異なるドープ済み材料の間のエッチング速度のマイクロローディングを減少させる方法
JP2011211225A (ja) * 2003-03-03 2011-10-20 Lam Research Corp デュアルドープゲートの用途におけるプロフィル制御とｎ／ｐローディングを改善する方法
JP2005310944A (ja) * 2004-04-20 2005-11-04 Hitachi High-Technologies Corp ドライエッチング方法
JP2006000978A (ja) * 2004-06-18 2006-01-05 Konica Minolta Holdings Inc シリコン基板加工方法、光学素子用金型、光学素子用金型母型、光学素子及び回折格子
US9865472B2 (en) 2007-12-21 2018-01-09 Lam Research Corporation Fabrication of a silicon structure and deep silicon etch with profile control
KR20110084408A (ko) * 2008-10-23 2011-07-22 램 리써치 코포레이션 플라즈마 강화된 산화를 이용하여 패시베이션을 갖는 실리콘 에칭
KR101711671B1 (ko) * 2008-10-23 2017-03-02 램 리써치 코포레이션 플라즈마 강화된 산화를 이용하여 패시베이션을 갖는 실리콘 에칭
JP2013093517A (ja) * 2011-10-27 2013-05-16 Shinko Seiki Co Ltd プラズマエッチング方法
JP2012146992A (ja) * 2012-02-29 2012-08-02 Fuji Electric Co Ltd 半導体装置の製造方法
US9984931B2 (en) 2015-09-23 2018-05-29 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and patterning method
US10593596B2 (en) 2015-09-23 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and patterning method

Also Published As

Publication number Publication date
TW396450B (en) 2000-07-01
EP1036410A1 (en) 2000-09-20
WO1999030359A1 (en) 1999-06-17
US6127278A (en) 2000-10-03

Similar Documents

Publication Publication Date Title
US6127278A (en) Etch process for forming high aspect ratio trenched in silicon
US6380095B1 (en) Silicon trench etch using silicon-containing precursors to reduce or avoid mask erosion
US6613689B2 (en) Magnetically enhanced plasma oxide etch using hexafluorobutadiene
US5843226A (en) Etch process for single crystal silicon
JP2002543613A (ja) 低容量の誘電体層をエッチングするための技術
US7531460B2 (en) Dry-etching method
KR100574141B1 (ko) 단결정 실리콘층의 트렌치 에칭 방법
US20060043066A1 (en) Processes for pre-tapering silicon or silicon-germanium prior to etching shallow trenches
US6132631A (en) Anisotropic silicon nitride etching for shallow trench isolation in an high density plasma system
US20070119545A1 (en) Method to improve profile control and n/p loading in dual doped gate applications
JPH07161702A (ja) 酸化物のプラズマエッチング方法
JPH0758079A (ja) キセノンを用いたプラズマエッチング
JP2001176861A (ja) 安定化プラズマ処理
JPH1167723A (ja) シランエッチングプロセス
US6703315B2 (en) Method of providing a shallow trench in a deep-trench device
JP4184851B2 (ja) プラズマ処理方法
US20040048487A1 (en) Method and apparatus for etching Si
WO2003077301A1 (fr) Procede de gravure et appareil de gravure
US6461533B1 (en) Etchant for silicon oxide and method
US20030003748A1 (en) Method of eliminating notching when anisotropically etching small linewidth openings in silicon on insulator
EP1077481A2 (en) Etching aluminium over refractory metal with successive plasmas
US6069086A (en) Non-HBr shallow trench isolation etch process
JPH09172005A (ja) 窒化物に対して高い選択性を示すことができる、酸化物をプラズマエッチングする方法
US20010045354A1 (en) Method of etching high aspect ratio openings in silicon
KR102646804B1 (ko) 실리콘 질화물층을 포함하는 기판을 처리하는 방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060110