KR100718072B1 - 기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법 - Google Patents

기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법 Download PDF

Info

Publication number
KR100718072B1
KR100718072B1 KR1020017002802A KR20017002802A KR100718072B1 KR 100718072 B1 KR100718072 B1 KR 100718072B1 KR 1020017002802 A KR1020017002802 A KR 1020017002802A KR 20017002802 A KR20017002802 A KR 20017002802A KR 100718072 B1 KR100718072 B1 KR 100718072B1
Authority
KR
South Korea
Prior art keywords
etching
contact
processing chamber
plasma processing
stripping
Prior art date
Application number
KR1020017002802A
Other languages
English (en)
Other versions
KR20010073107A (ko
Inventor
티모씨 에벨
마티아스 페커
Original Assignee
램 리서치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리서치 코포레이션 filed Critical 램 리서치 코포레이션
Publication of KR20010073107A publication Critical patent/KR20010073107A/ko
Application granted granted Critical
Publication of KR100718072B1 publication Critical patent/KR100718072B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Liquid Crystal (AREA)

Abstract

저압 고밀도 플라즈마 프로세싱 챔버에서, 산화물층을 관통하여 기판의 실리콘층에 접촉홀을 에칭하는데 사용된 포토레지스트 마스크를 스트립핑하고 동시에 접촉홀의 바닥에서 실리콘층의 표면을 소프트 에칭하는 방법이 제공된다. 동시적 스트립핑 및 소프트 에칭 기술은 실제적으로 포토레지스트 마스크를 제거하고 동시에 접촉홀의 바닥에서의 접촉 저항을 감소시키도록 구성된다. 그 방법은, 접촉홀이 형성되지만 그 접촉홀에 실제적인 도전성 물질을 채우기 전에 탄소와 O2를 포함하는 에칭제 소스 가스를 플라즈마 프로세싱 챔버내로 유동시키는 단계를 포함한다. 그 방법은 또한 에칭제 소스가스로 플라즈마를 형성하는 단계를 포함한다. 부가적으로 그 방법은, 실리콘 기판과 실제로 접촉홀내로 피착되는 실제적인 도전성 물질 사이의 접촉 저항을 예정된 수용 가능한 수준까지 낮추기에 충분한 예정된 기간 동안 스트립핑과 소프트 에칭을 동시적으로 행하기 위해 플라즈마를 사용하는 단계를 포함한다.

Description

기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법{TECHNIQUES FOR FORMING CONTACT HOLES THROUGH TO A SILICON LAYER OF A SUBSTRATE}
본 발명은 반도체 디바이스 제조에 관한 것이다. 특히, 본 발명은 플라즈마 프로세싱 챔버에서 기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 개선된 기술에 관한 것이다.
반도체 디바이스(예컨대, 집적회로 또는 평판디스플레이)의 제조에 있어서, 트렌치, 바이어스 등과 같은 접촉홀들은 때때로 기판(예컨대, 실리콘 웨이퍼 또는 유리패널)의 산화물층을 관통하여 실리콘층에 형성될 수 있다. 그 같은 접촉홀들은 플라즈마 프로세싱 챔버에서 에칭될 수 있는바, 여기서 포토레지스터 마스크내의 개구부들을 관통하여 산화물질을 에칭시킬 수 있는 플라즈마가 이용된다.
설명을 쉽게하기 위해, 도1은 실리콘층(102), 산화물(즉, SiO2 또는 SiO2를 포함하는 물질) 층(104) 및 포토레시스트 마스크(106)를 포함하는 단순화된 층 스택(layer stack)(100)을 보여준다. 설명의 단순성을 위해, 일부의 예시적인 층들만이 도시되어 있다. 그러나, 널리 공지된 바와 같이, (예컨대, 접착층, 기포층, 항반사층, 또는 다른 층을 포함하는) 다른층들이 도시된 층들 위에, 아래 또는 그들 사이에 배치될 수 있다. 실리콘층(102)은, 이 실시예에서, 기판위에 배치될 수 있거나 또는 단결정 실리콘층 자체를 의미할 수도 있는 단결정 실리콘층을 나타낸다. 포토레지스트 마스크(106)에 있어서 예시적인 개구부(108)는, 에칭 플라즈마가 산화물층(104)으로부터 물질을 제거하도록 들어가 소망하는 접촉홀을 형성할 수 있음을 보여준다.
도2에 있어서, 접촉홀(202)이 산화물층(104)을 관통하여 그 산화물층(104)과 실리콘층(102)사이의 계면하부까지 형성됨을 보여준다. 전형적으로, 접촉홀(202)은 탄화플루오로-계 에칭제 소스 가스(fluorocarbon-based etchant source gas)를 사용하여 형성되는 플라즈마로 에칭된다. 예시적인 방식으로, 산화물층(104)을 관통하여 접촉홀을 에칭하는데 사용된 적합한 에칭제 소스 가스는 CHF3 또는 CHF3 /C4F8를 포함할 수 있다. 활성화될 때, 탄화플루오로 에칭제 소스 가스는, 포토레지스트 마스크(106)에 의해 보호되지 않는 산화물층 영역을 에칭하도록 탄소종 및 플루오로종을 형성한다. 에칭 타이밍을 조절하거나 종점(endpoint)을 제공함으로써, 에칭은 산화물층(104)과 실리콘층(102)사이의 계면 근처에서 정지될 수 있다.
그러나, 접촉홀(202)의 에칭은 그 접촉홀(202)의 바닥에서 손상된 영역을 남기는 것으로 발견됐다. 예시적인 방식으로, 접촉홀(202)의 바닥은 흡수된 C, H 또는 F를 지니는 비결정질 실리콘층을 지닐 수 있다. 도 2에 있어서, 이 같은 손상된 부분이 접촉홀(202) 바닥에서 손상영역(204)으로 나타난다.
불행하게도 손상영역(204)이 존재하면, 결과적으로 접촉홀(202)내로 피착된 도전성물질과 접촉층(102)내의 접촉영역(예컨대, 도핑된 웰(doped well) 사이의 접촉 저항을 증가시키게 된다. 손상영역(204)이 충분히 두꺼우면, 접촉저항이 매우 크게되어 결과적으로 디바이스의 결점을 초래하게 될 수 있다.
종래의 기술에 있어서, 손상영역(204)으로 인한 접촉저항은 소프트 에칭(soft etch)으로 알려진 단독 에칭 프로세스에서 손상영역(204)의 일부를 제거함으로써 감소될 수 있다. 소프트 에칭은 산화물 에칭 같은 이전 에칭으로 손상된 실리콘의 영역을 에칭하는 것으로서, 산화물층(104)을 관통하여 에칭하는데 사용되는 주 접촉 에칭과 별개인 에칭 프로세스이고, 탄화플루오로를 함유하는 가스 혼합물을 사용하여 전형적으로 수행된다.
소프트 에칭 이후, 다른 분리 스트립핑 단계가 이용되어 포토레지스트 마스크(106)뿐만 아니라, 주 접촉 에칭 동안 플라즈마 프로세싱 챔버의 내표면상에 형성되는 흡수된 에칭 부산물을 제거한다. 스트립핑 단계는 주 에칭제 소스가스로서 O2를 사용하는 것이 전형적이다. 변형적으로, 일부 종래의 프로세스는 소프트 에칭을 수행하기 전에 분리 스트립핑 작업을 수행한다. 고밀도 플라즈마 프로세싱 챔버들(즉, 약 1013이온/㎤ 이상의 이온밀도를 갖는 플라즈마를 생산할 수 있는 챔버들)에 있어서, 스트립핑 및 주 접촉 에칭 작업은 동일한 플라즈마 프로세싱 챔버에서 수행되어 포토레지스트 마스크가 제거되는 동안 챔버로 하여금 주 접촉 에칭 부산물이 제거되게 하는 것이 전형적이다.
산화물층을 관통하여 접촉홀을 에칭(즉, 제1주 접촉 에칭, 소프트에칭 및 스 트립핑 작업)하는 3개의 분리 프로세싱 단계들이 필요하지만 이 같은 3가지 분리 단계들은 시간이 소모되는 단점이 있는 것으로 나타났다. 종래의 기술에 의하면, 플라즈마 프로세싱 챔버를 통한 기판들의 원료 처리량은 비교적 낮으며, 이는 에칭공구의 비용 소모를 증가시키는 단점이 있다. 이 같은 3가지 분리 프로세싱 단계들이 다른 프로세싱 시스템에서 수행된다면, 부가적인 비용이 요구되는 설비들이 필요하게 될 수 있으며, 더욱이 반도체 주성분 제품들을 생산하는 비용이 증가하게 된다.
전술된 사항을 고려해볼 때, 플라즈마 프로세싱 챔버에서 기판의 실리콘층에 직통으로 접촉홀들을 형성하기 위한 개선된 기술들이 요구되고 있다.
본 발명은, 하나의 실시예에 있어서, 접촉홀을 기판의 산화물층을 관통하여 실리콘층에 에칭하기 위한 방법에 관한 것이다. 그 방법은 개판을 제공하는 단계, 실리콘층을 포함시키는 단계 및 기판을 플라즈마 프로세싱 챔버내에 배치시키는 단계를 포함한다. 그 방법은 또한 접촉 에칭을 수행하는 단계를 포함하는바, 이 단계는 접촉홀을 산화물층을 관통하여 실리콘층에 에칭하는 단계를 포함한다. 접촉 에칭은 탄소종 및 플루오로종을 포함하는 제1플라즈마를 사용한다. 이후, 그 방법은 접촉에칭을 위해 산화물층위에 제공되는 포토레지스트 마스크를 스트립핑하는 단계와 접촉후의 바닥에 실리콘층의 표면을 소프트에칭하는 단계를 동시에 포함한다. 이 같은 동시적인 스트립핑 및 소프트 에칭은, 탄화플루오로 및 O2를 포함하는 에칭제 소스 가스를 플라즈마 프로세싱 챔버내로 유동시키고, 에칭제 소스 가스로부터 제2플라즈마를 형성하며 동시적인 스트립핑 및 소프트에칭을 위해 에칭제 소스 가스로부터 제2플라즈마를 사용함으로써 수행된다.
다른 실시예에 있어서, 본 발명은 저압의 고밀도 플라즈마 프로세싱 챔버에서 기판의 산화물층을 관통하여 실리콘층에 접촉홀을 에칭시키기 위해 사용된 포토레지스트마스크를 스트립핑시키고 그 접촉홀의 바닥에서 실리콘층의 표면을 소프트 에칭시키는 것을 동시에 행하기 위한 방법에 관한 것이다.
동시적인 스트립핑 및 소프트 에칭 기술은 포토레지스트 마스크를 실제적으로 제거하고 동시에 접촉홀의 바닥에서의 접촉 저항을 감소시키는 것으로 믿어진다.
그 방법은, 접촉홀이 형성된 후에 그러나 접촉홀에 실제적인 도전성물질이 채워지기 전에 탄화플루오로 및 O2를 포함하는 에칭제 소스 가스를 플라즈마 프로세싱 챔버내로 유동시키는 단계를 포함한다. 또한, 그 방법은 에칭제 소스 가스로부터 플라즈마를 형성하는 단계를 포함한다. 부가적으로, 예정된 허용 가능한 수준까지 접촉홀내로 결과적으로 피착되는 실제적인 도전성 물질과 실리콘 기판 사이의 접촉 저항을 낮추도록 충분한 예정된 기간동안 스트립핑과 소프트 에칭을 동시에 행하기 위해 플라즈마를 형성하는 단계가 포함된다.
본 발명의 이 같은 특장점은 후술되는 상세한 설명을 습독하고 다양한 도면을 고찰함으로써 명확해질 것이다.
본 발명은 제한적이지 않은 실시예 방식으로 설명될 것인바, 첨부 도면중 유사한 요소들은 동일한 참조번호로 표시된다.
도 1은 실리콘 층, 산화물포함층 및 포토레지스트 마스크를 포함하는 단순화된 층스택을 보여주는 단면도.
도 2는 도 1의 층스택의 산화물층을 관통하여 형성되는 접촉층을 보여주는 단면도.
도 3은 본 발명에 사용하기 적합한 플라즈마 프로세싱 챔버를 나타내는 TCPTM9100 플라즈마 반응기의 개략도.
도 4는 본 발명의 하나의 실시예에 따라 저압 고밀도 플라즈마 프로세싱 챔버에서 산화물층을 관통하여 실리콘층에 접촉홀을 형성하는데 수반된 프로세스 단계들을 보여주는 블록도.
도 5는 본 발명의 다른 하나의 실시예에 따라, 3개의 보조단계를 포함하는 스트립핑 프로세스에 본 발명을 적용시키는 것을 보여주는 단면도.
본 발명은 첨부 도면에 도시된 바와 같이 일부의 바람직한 실시예들을 참조로 하여 상세히 설명될 것이다. 후술 설명에 있어서, 다수의 특정 설명들이 본 발명의 완전한 이해를 제공하기 위해 설명될 것이다. 그러나, 본 기술 분야의 당업자들이라면 본 발명이 이 같은 특징 설명들의 일부 또는 그 전부가 없이도 실시될 수 있을 것으로 이해할 것이다. 다른 경우에 있어서, 널리 공지된 프로세스 단계 및/ 또는 구조는 본 발명을 필요없이 불명료하게 하지 않게 하기 위해 상세하게 설명하지 않았다.
본 발명의 하나의 실시예에 따라, 반도체 기판의 실리콘층의 표면에 직통으로 접촉홀을 에칭하는 프로세스를 단순화하기 위한 개선된 기술이 제공된다. 개선된 접촉홀 형성 기술은 포토레지스트/흡수된 에칭 부산물을 제거하는 동안 접촉홀의 바닥에서 손상된 영역에서 소프트에칭을 동시적으로 수행하는 것이 바람직하다. 따라서, 종래에 2개의 분리된 프로세스 단계로 실행되었던 포토레지스트/흡수된 에칭 부산물의 제거 및 소프트에칭은 주 접촉 에칭을 위해 이용되는 동일한 저압 고밀도 플라즈마 프로세싱 챔버에서 수행되도록 단일 프로세싱 단계로 합쳐진다. 결과적으로, 접촉홀 바닥에서의 접촉 저항이 플라즈마 프로세싱 챔버가 세정되는 시간과 같은 시간으로 감소됨으로써, 3내지 2가지 필요한 단계의 수가 감소된다.
비자명한 방식에 있어서, 합쳐진 스트립핑 및 소프트 에칭은 탄화플루오로와 O2의 혼합물을 포함하는 에칭제 소스 가스를 형성된 플라즈마를 사용하여 동시에 수행된다. 전형적인 경우에 있어서, 결합된 스트립핑과 소프트 에칭 작업하는 동안 사용된 탄화플루오로 가스의 유량은 주 접촉 에칭 작업동안 사용된 탄화플루오로 가스의 유량보다 적다. 포토레지스트/흡수된 에칭 부산물을 제거하는 동안 탄화플루오로와 O2를 포함하는 에칭제 소스 가스의 사용은, 주 접촉에칭의 결과로서 남겨진 탄소와 플루오로 주성분 부산물들을 제거하기 위해 개발된 것이다. 스트립핑 작업을 위해 탄화플루오로와 O2의 혼합물을 포함하는 에칭제 소스 가스를 사용하는데 있어서, 본원에 제안된 방식은 예상외의 방식으로서, 스트립핑은 매우 특정한 것(즉, 플루오로와 탄소)을 사용하여 스트립핑 프로세스가 제거되도록 고안되는 것으로 제안된다. 그러나, 충분한 O2 가스가 제공되어 포토레지스트/흡수된 에칭 부산물의 스트립핑이 이 같은 단계동안 일어나는 것을 보장한다.
더욱이, 스트립핑 작업동안 탄화플루오로 가스를 사용하는 것은 예상치 못한 것인 바, 이 것은 스트립핑 작업이 항상 포토레지스트/흡수된 에칭 부산물들의 제거를 최대화하는 반면 층스택의 다른 층들로부터 물질들의 어떠한 부수적인 제거를 최소화하도록 이루어졌기 때문이다. 산화물을 침해하고 단결정 실리콘을 지지하는 것으로 공지된 탄화플루오로 주성분 에칭제 소스 가스와 같은 가스를 사용하는 것은 스트립핑 프로세스의 설계자들에게는 예상치 못한 것이다. 그럼에도 불구하고, 후술되는 바와 같이, 포토레지스트/흡수된 에칭 부산물들의 스트립핑 및 소프트에칭을 동시에 수행하기 위해 탄화플루오로 가스와 O2를 포함하는 에칭제 소스 가스를 사용하면, (종래의 기술에서 필수적인) 2개의 분리된 프로세싱 단계에서 수행될 2가지 작업의 필요성이 제거된다.
본 발명의 개선된 접촉홀 형성 기술은 어떠한 적합한 플라즈마 프로세싱 시스템에서 실행될 수 있는 것으로 예상되는 바, 그 시스템은 건조에칭, 플라즈마 에칭, 반응 이온 에칭(RIE), 자기적으로 향상된 반응 이온 에칭(MERIE) 등에 적합한 것들을 포함한다. 이것은, 용량적으로 결합된 평행 전극판을 관통하여, 전자 사이클로트론 동조(ECR)소스, 초음파 플라즈마소스를 관통하여, 헬리콘, 헬리컬 공진 기, 유도 코일(또는, 플래너)와 같은 유도적으로 결합된 RF원을 관통하여 에너지가 어떻게 플라즈마에 전달되는 가는 실제로 개의치 않는다. 다른 것들 중에 ECR과 TCP-브랜드(플라즈마 결합 변환기)플라즈마 프로세싱 시스템은 캘리포니아 프리몬트에 소재하는 람 리서치 코포레이션으로부터 입수 가능하다.
하나의 실시예에 있어서, 본 발명은 램 리서치 코포레이션으로부터 구입할 수 있는 TCPTM9100 저압 고밀도 플라즈마 반응기에서 실행될 수 있지만, 전술된 바와 같이 어떤 다른 통상적이고 적합한 플라즈마 프로세싱 시스템이 적절하게 사용될 수 있다. 도 3은 플라즈마 프로세싱 챔버(302)를 포함하는 TCPTM9100 플라즈마 반응기(300)의 단순화된 개략도를 보여준다. 챔버(302) 위에는 전극(304)이 배치되는 바, 이것은 도3의 예에서 유도코일에 의해 수행된다. 코일(304)은 결합 네트워크(도3에는 도시되지 않았음)를 관통하여 RF발생기(306)에 의해 여자된다. 코일(304)에 공급된 RF 파워는 예컨대 13,56MHz의 RF 주파수를 지닐 수 있다.
챔버(302)내에는 가스 분배 플레이트(308)가 제공되며, 그 분배플레이트는 예컨대 에칭제 소스 가스와 같은 가스상 소스 물질(gaseous source material)을 그 가스분배플레이트 자체와 기판(310) 사이의 RF-유도 플라즈마 영역내로 분배하기 위한 다수의 구멍들을 포함한다. 가스상 소스 물질은 또한 챔버 자체의 벽돌내에 형성된 포트로부터 빠져나올 수 있다. 기판(310)은 챔버(302)내로 유입되어 척(312)에 배치되는바, 이 척(312)은 바닥 전극 역할을 하거나 또는 무선주파수발생기(314)에 위해(또한 전형적으로 매칭 네트워크를 관통하여) 바이어스되는 것이 바람직하다.
RF 발생기(314)에 의해 공급된 RF 에너지는 예컨대 4MHz의 RF 주파수를 지닐 수 있지만, 다른 주파수가 사용될 수 있다. 척(312)은 어떤 적합한 작업물 홀더를 제공할 수 있으며, 예컨대, 정전(ESC)척, 기계형 척, 진공 척 등으로 구현될 수 있다. 플라즈마 에칭 동안 챔버(302)내의 압력은, 하나의 실시예에서, 약 1내지 50mTorr로 낮게 유지되는 것이 바람직하다.
도 4는, 본 발명의 하나의 실시예에 따라서, 저압 고밀도 플라즈마 프로세싱 챔버내에서 실리콘층에 산화물층을 관통하여 접촉홀을 형성하는데 수반된 프로세스 단계들을 보여준다. 단계(404)에 있어서, 주접촉 에칭은 산화물층을 관통하여 실리콘층에서 수행된다. 산화물층을 통한 에칭을 위해, 탄화플루오로 에칭제 소스 가스가 사용될 수 있다. 전술된 바와 같이, 실리콘층은 기판상에 배치된 실리콘층을 나타낼 수 있거나 또는 실리콘 웨이퍼 자체를 나타낼 수 있다.
도 2의 실시예를 참조하면, 접촉홀(202)은 단계(404)가 층스택에서 수행된 후에 형성된다. 접촉홀 바닥에서의 접촉저항을 최소화하고 동시에 포토레지스트/흡수된 에칭 부산물을 제거하기 위해, 단계(406)에서는 소프트 에칭과 단계(404)에서 형성된 포토레지스트/흡수된 에칭 부산물의 제거를 동시에 실행한다.
단계(406)에서, 합쳐진 소프트에칭과 스트립핑 공정은 탄화플루오로와 O2를 포함하는 에칭제 소스 가스로 형성된 플라즈마를 사용하여 수행된다. 탄화플루오로는 CF4가 바람직하지만, (C2F6, C4F8, C2 HF5, 등과 같은) 어떤 적합한 탄화플루오로 또는 이들의 화합물로 제공될 수 있다. 전술된 바와 같이, 스트립핑 프로세스 동안 탄화플루오로 가스(O2와의 화합물)의 사용은 예상치 못한 것인 바, 이것은 그 같은 사용을 위해 스트립핑 프로세스가 제거되도록 제안된 매우 구성적인 요소들을 챔버에 부가하여야 하기 때문이다. 더욱이, 스트립핑 프로세스 동안 탄화플루오로 주성분 플라즈마를 사용하는 것은 예상치 못한 것인바, 이 것은 탄화플루오로 플라즈마를 사용하면 스트립핑 프로세스동안 포토레지스트 및 흡수된 에칭부산물과 다른 물질의 제거를 최소화하기 위한 목적에 반하기 때문이다.
단계(406)에서 주목되는 바와 같이, 합쳐진 소프트 에칭 및 스트립핑 단계는 주 접촉 에칭 단계(404)가 수행되는 동일한 저압 고밀도 플라즈마 프로세싱 챔버에서 수행된다. 이 방식에 있어서, 포토레지스트 마스크가 제거될 수 있고, 접촉홀의 바닥에서의 접촉저항이 감소될 수 있으며, 흡수된 에칭 부산물들이 플라즈마 프로세싱 챔버의 내표면으로부터 제거될 수 있는바, 이 같은 모든 것이 하나의 합쳐진 단계에서 동시적으로 행해질 수 있다.
종래의 기술에서는 3가지의 분리 보조단계들을 포함하는 스트립핑 프로세스가 존재한다. 이 경우에 있어서, 본 발명은 또한 적용가능하며 종래의 3가지 보조단계 스트립핑 프로세스를 동시적인 스트립핑 및 소프트에칭프로세스(또한 3가지 보조단계를 포함하는 프로세스)로 변환시켜 분리 소프트 에칭 프로세스 단계의 필요성을 제거한다. 본 발명의 일면에 따라서, 동시적인 스트립핑 및 소프트 에칭 프로세스는 3개의 보조단계 스트립핑 프로세스의 보조단계들 중 어떤 단계 또는 다 수의 보조단계에 탄화플루오로 가스를 부가함으로써 달성될 수 있다.
도 5는, 포토레지스트/흡수된 에칭 부산물들의 제거가 3개의 분리된 보조단계(502,504,406)에서 어떻게 수행되는지를 보여준다. 보조단계(502)는 비교적 고압의 충격 단계를 특징으로 하는바, 여기서 저압 고밀도 플라즈마 프로세싱 챔버의 바닥의 힘은 포토레지스트의 충격을 증가시키게 된다. 보조단계(504)에서, 바닥력은 해제되어 기판을 척으로부터 분리시킨다. 그러나, O2 공급원 가스에 의해 플라즈마가 연속적으로 형성되기 때문에 스트립핑은 계속된다. 보조단계(506)에서, 기판은 핀위로 들어올려져 그 기판을 척으로부터 물리적으로 분리하는바, 이 동안에도 플라즈마 프로세싱챔버내의 플라즈마를 사용하여 스트립핑을 계속적으로 수행한다.
본 발명의 일면에 따라서, 동시적인 소프트 에칭을 달성하기 위해 (CF4와 같은) 탄화플루오로 가스의 부가가 보조단계(502,504,506)중 어떤 것 중에 추가될 수 있다. 탄화플루오로 가스(예컨대, CF4)는 보조단계(506) 동안 부가되는 것이 바람직한 바, 여기서 기판은 척으로부터 분리되어 핀으로 지지되는 동안 플라즈마로 스트립핑이 계속된다. 척으로부터의 기판의 물리적 분리는 소프트 에칭 및/또는 스트립핑 프로세스의 효과를 증가시키는 바, 이것은 기판이 (척과의 밀착접촉이 없이) 더 뜨거워져 소프트 에칭율 및/또는 스티립핑율을 증가시키기 때문인 것으로 믿어진다.
[실험예]
하나의 실험예에 있어서, 산화물층위에 배치된 (약1.2 미크론 두께의) 포토 레지스트 마스크를 지니는 6인치 단결정 실리콘 웨이퍼가 에칭된다. 접촉홀이 산화물층을 관통하여 실리콘 기판의 표면에지 에칭된다. 산화물층 자체는 도핑되거나 도핑되지 않은 산화물들의 층으로 구성되고 약 1.5 내지 2.1 미크론의 두께를 지니는 다중층 필름이다. 형성될 접촉홀은 약 0.55미크론의 접촉 개구부를 갖는다. 이후, 합쳐진 소프트 에칭/스트립핑 프로세스가 수행되어 동시에 포토레지스트를 제거하고, 저압 고밀도 플라즈마 프로세싱 챔버의 내표면으로부터 흡수된 에칭 부산물을 제거하며, 또한 접촉홀의 바닥에서의 접촉 저항을 감소시킨다.
후술된 대체적인 변수들은 전술된 TCPTM9100 플라즈마 프로세싱 시스템에서 상기 실험성 에칭을 위해 적합하다. 그러나, 본 기술분야의 당업자면 다른 고밀도 플라즈마 프로세싱 챔버들에서 전술된 발명을 수행하는데 이 같은 변수들을 용이하게 적용시킬 수 있을 것이다. 다른 고밀도 플라즈마 프로세싱 챔버의 필요성에 대한 후술된 변수들의 적용은 플라즈마 에칭 프로세스에 친숙한 당업자들의 기술범위 내에 있다.
주 접촉에칭(예컨대, 도4의 단계 (404))에 대해서, 플라즈마 프로세싱 챔버내의 압력은 약 2 내지 50mT 사이로 될 수 있으며, 약 3 내지 15mT 사이가 더 바람직하며, 약 5mT가 바람직하다. 상부(TCP)력(top power)은 약 500 내지 3,000 와트사이이며, 800내지 2,500와트 사이가 더 바람직하며, 약 1,700와트가 바람직하다. 바닥력(bottom power)은 약 300 내지 1,250 와트사이이며, 약 600 내지 1,250 와트 사이가 더 바람직하며, 약 1,100 와트가 더 바람직하다. C2F6의 유량은 약 제로(0) 내지 100 sccm(분당 표준 입방 센치미터(standard cubic centimeters per minute)) 사이이며, 약 5 내지 50sccm 사이가 더 바람직하며, 약 10 sccm이 바람직하다. C2HF5의 유량은 약 0 내지 100 sccm 사이이며, 약 20 내지 100 sccm이 더 바람직하며, 약 60sccm이 바람직하다. 비록 C2F6와 C2HF5가 사용되었지만, 주 접촉 에칭은 어떤 적합한 탄화플루오로 단일가스 또는 그것의 혼합물을 사용하여 수행될 수 있는 것으로 주시된다. 주 접촉 에칭은 약 30초 내지 약 300초 사이동안 계속되는 것이 허용되며, 약 60 내지 120초 사이가 더 바람직하며, 약 90초가 바람직하다.
스트립핑 프로세스의 고충격 보조단계(예컨대, 도5의 보조단계(502))에 대해서, 압력은 약 5 내지 400mT 사이로 될 수 있으며, 약 10 내지 약 20mT 사이가 더 바람직하여, 약 15mT가 바람직하다. 상부(TCP)력은 약 300 내지 약 3,000 와트 사이이며, 약 400 내지 약 2,000 와트 사이가 더 바람직하며, 약 1,000와트가 바람직하다. 하부력은 약 0(제로) 내지 상부력 세팅의 파워세팅보다 작은 값이며, 약 100 내지 300와트사이가 더 바람직하며, 약 200와트가 바람직하다. 02 공급원 가스의 유량은 약 100 내지 약 1,000sccm 사이이며, 약 200내지 700sccm 사이가 더 바람직하며, 약 500sccm이 바람직하다. 이 고충격 보조단계는 약 5 내지 60초 동안 계속되도록 허용되며, 약 6내지 20초가 더 바람직하며, 약 15초가 바람직하다.
스트립핑 프로세스의 척의 해제 및 스트립핑 보조단계(예컨대, 도5의 보조단계(504))에 대해서, 압력은 약 5내지 400mT 사이로 될 수 있으며, 약 20내지 100mT 사이가 더 바람직하며, 약 18mT가 바람직하다. 상부(TCP)력은 약 300 내지 3,000 와트 사이로 될 수 있으며, 약 400 내지 2,000 와트 사이가 더 바람직하며, 약 1,000와트가 바람직하다. 바닥력은 이 보조단계에 대해서는 실제로 0(제로)로 설정되는 것이 바람직하다. O2 유량은 약 100 내지 1,000sccm으로 될 수 있으며, 약 200 내지 700 sccm 사이가 더 바람직하며, 약 250sccm이 바람직하다. 척의 해제 및 스트립핑 보조단계는 약 15 내지 90초동안 계속되도록 허용되며, 약 15 내지 30초 사이가 더 바람직하며, 약 20초가 바람직하다.
이 실험예의 마지막 보조단계에 있어서, 소프트 에칭과 포토레지스트/흡수된 에칭 부산물의 스트립핑을 동시에 수행하기 위해 CF4가 부가된다. 이 것이 수행되더라도, 탄화플루오로 가스는 스트립핑 프로세스의 어떤 다른 보조단계 또는 다수의 보조단계들에 부가될 수 있는 것으로 주목된다. 탄화플루오로 가스가 부가되는 이 같은 마지막 보조단계에 있어서, 압력은 약 5 내지 400mT 사이로 될 수 있으며, 약 10 내지 20mT 사이가 더 바람직하며, 약 18mT가 바람직하다. 상부(TCP)력은 약 300 내지 3,000와트 사이로 될 수 있으며, 400 내지 2,000 와트 사이가 더 바람직하며, 약 1,000 와트가 바람직하다. 바닥력은 약 0(제로)로 설정되는 것이 바람직하다. O2유량은 약 100 내지 1,000sccm 사이가 바람직하며, 약 200 내지 700 sccm 이 더 바람직하며, 약 225 sccm이 바람직하다. CF4 유량은 약 5 내지 200 sccm 사이로 되며, 약 5 내지 50sccm 사이가 더 바람직하며, 약 25sccm이 바람직하다. 이 같은 보조단계는 약 15 내지 300초 동안 계속 수행되며, 약 30내지 120초 사이가 더 바람직하며, 약 60초가 바람직하다.
본 발명이 여러 바람직한 실시예들에 대해 설명되었으나, 변형예, 치환예, 및 그 등가물들이 본 발명의 범위내에 속한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 선택적 방식들이 있는 것으로 주목된다. 그러므로, 첨부된 청구범위는 본발명의 사상 및 범위내에 속하는 모든 변형예, 치환예, 및 등가물들을 포함하는 것으로 해석된다.

Claims (24)

  1. 단일의 저압 고밀도 플라즈마 프로세싱 챔버에서 수행되는, 산화물층을 관통하여 기판의 실리콘층으로 접촉홀을 에칭하는 방법에 있어서,
    상기 실리콘층을 포함하는 기판을 제공하는 단계;
    상기 플라즈마 프로세싱 챔버 내에 상기 기판을 배치하는 단계;
    접촉 에칭을 수행하는 단계로서, 상기 산화물층을 관통하여 상기 실리콘층으로 상기 접촉홀을 에칭하는 단계를 포함하며, 상기 접촉 에칭은 탄소종 및 플루오로종을 포함하는 제1플라즈마를 포함하는 접촉 에칭 수행 단계; 및
    상기 접촉 에칭을 위해 상기 산화물층에 제공되는 포토레지스트 마스크를 스트립핑하고 동시에 상기 접촉홀의 바닥에서 상기 실리콘층의 표면을 소프트 에칭하는 단계로서,
    탄화플루오로 및 O2를 포함하는 에칭제 소스가스를 상기 플라즈마 프로세싱 챔버 내로 유동시키는 단계,
    상기 에칭제 소스가스로부터 제2플라즈마를 형성시키는 단계, 및
    상기 동시적 스트립핑 및 소프트 에칭을 위해 상기 에칭제 소스가스로부터의 상기 제2플라즈마를 사용하는 단계에 의해 수행되는 동시적 스트립핑 및 소프트 에칭 단계;
    를 포함하는 접촉홀 에칭 방법.
  2. 제1항에 있어서, 상기 탄화플루오로는 CF4인 접촉홀 에칭 방법.
  3. 제1항에 있어서, 상기 플라즈마 프로세싱 챔버는 전도성으로 결합된 플라즈마 프로세싱 챔버인 접촉홀 에칭 방법.
  4. 제1항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 모든 층을 접촉 에칭한 후 수행되는 접촉홀 에칭 방법.
  5. 제1항에 있어서, 상기 층은 단결정 실리콘 웨이퍼인 접촉홀 에칭 방법.
  6. 제1항에 있어서, 상기 층은 평판표시장치를 형성하도록 형상화된 유리패널기판인 접촉홀 에칭 방법.
  7. 제1항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 소정의 기간 동안 수행되며, 상기 소정의 기간은 증착된 접촉물질과 상기 실리콘층 사이의 접촉저항을 소정의 수용 가능한 수준으로 낮추는 기간인 접촉홀 에칭 방법.
  8. 제1항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 상기 플라즈마 프로세싱 챔버의 바이어스력 수준이 실질적으로 제로(0)인 동안 수행되는 접촉홀 에칭 방법.
  9. 제1항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 상기 층이 상기 접촉 에칭 중 상기 층을 지지하는 척으로부터 해제되는 동안 수행되는 접촉홀 에칭 방법.
  10. 단일의 저압 고밀도 플라즈마 프로세싱 챔버에서, 산화물을 관통하여 기판의 실리콘층으로 접촉홀을 에칭하기 위해 사용된 포토레지스트 마스크를 스트립핑하고 동시에 상기 접촉홀의 바닥에서 상기 실리콘층의 표면을 소프트 에칭하기 위한 방법으로서, 상기 동시적 스트립핑 및 소프트 에칭은 상기 포토레지스트 마스크를 실질적으로 제거하고 동시에 상기 접촉홀의 상기 바닥에서 접촉저항을 감소시키는, 동시적 스트립핑 및 소프트 에칭 방법에 있어서,
    상기 접촉홀이 형성된 후 상기 접촉홀을 전도성 물질로 채우기 전에, 탄화플루오로 및 O2를 포함하는 에칭제 소스가스를 상기 플라즈마 프로세싱 챔버 내로 유동시키는 단계;
    상기 에칭제 소스가스로부터 플라즈마를 형성시키는 단계; 및
    상기 동시적 스프립핑 및 소프트 에칭을 위해 상기 플라즈마를 사용하는 단계로서, 상기 동시적 스트립핑 및 소프트 에칭은 상기 접촉홀 내로 증착되는 상기 전도성 물질과 상기 실리콘 기판 사이의 접촉저항을 소정의 수용 가능한 수준으로 낮추는 기간 동안 수행되는 플라즈마 사용 단계;
    를 포함하는 동시적 스트립핑 및 소프트 에칭 방법.
  11. 제10항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 전에 상기 접촉홀을 에칭하는 단계는 탄소종 및 플루오로종을 포함하는 플라즈마로 수행되는 동시적 스트립핑 및 소프트 에칭 방법.
  12. 제10항에 있어서, 상기 실리콘층은 단결정 실리콘 웨이퍼인 동시적 스트립핑 및 소프트 에칭 방법.
  13. 제10항에 있어서, 상기 기판은 평판표시장치를 형성하도록 형상화된 유리패널인 동시적 스트립핑 및 소프트 에칭 방법.
  14. 제10항에 있어서, 상기 탄화플루오로는 CF4인 동시적 스트립핑 및 소프트 에칭 방법.
  15. 제10항에 있어서, 상기 플라즈마 프로세싱 챔버는 전도성으로 결합된 플라즈마 프로세싱 챔버인 동시적 스트립핑 및 소프트 에칭 방법.
  16. 제10항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 모든 기판을 접촉 에칭한 후 수행되는 동시적 스트립핑 및 소프트 에칭 방법.
  17. 제10항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 상기 플라즈마 프로세싱 챔버의 바이어스력 수준이 실질적으로 제로(0)인 동안 수행되는 동시적 스트립핑 및 소프트 에칭 방법.
  18. 제1항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 상기 기판이 상기 접촉 에칭 중 상기 기판을 지지하는 척으로부터 해제되는 동안 수행되는 동시적 스트립핑 및 소프트 에칭 방법.
  19. 1013이온/㎤ 이상의 이온밀도를 지니는 플라즈마를 생산하도록 형성된 단일의 플라즈마 프로세싱 챔버에서 수행되는, 산화물층을 관통하여 기판의 단결정 실리콘층에 접촉홀을 에칭하는 방법에 있어서,
    상기 단결정 실리콘층을 포함하는 상기 기판을 제공하는 단계;
    상기 플라즈마 프로세싱 챔버 내에 상기 기판을 배치하는 단계;
    접촉 에칭을 수행하는 단계로서, 상기 산화물층을 관통하여 상기 단결정 실리콘층으로 상기 접촉홀을 에칭하는 단계를 포함하며, 상기 접촉 에칭은 탄소종 및 플루오로종을 포함하는 제1플라즈마를 사용하는 접촉 에칭 수행 단계; 및
    상기 플라즈마 프로세싱 챔버 내에서 상기 접촉 에칭의 흡수된 부산물을 스트립핑하고 동시에 상기 접촉홀의 바닥에서 상기 단결정 실리콘층의 표면을 소프트 에칭하는 단계로서,
    탄화플루오로 및 O2를 포함하는 에칭제 소스가스를 상기 플라즈마 프로세싱 챔버 내로 유동시키는 단계,
    상기 에칭제 소스가스로부터 제2플라즈마를 형성시키는 단계, 및
    상기 동시적 스트립핑 및 소프트 에칭을 위해 상기 에칭제 소스가스로부터의 상기 제2플라즈마를 사용하는 단계에 의해 수행되는 동시적 스트립핑 및 소프트 에칭 단계;
    를 포함하며, 상기 동시적 스트립핑 및 소프트 에칭은 상기 접촉 에칭을 수행하기 위해 사용된 동일 챔버에서 수행되고, 상기 동시적 스트립핑 및 소프트 에칭은 상기 접촉홀을 전도성 물질로 충전하기 전에 수행되는 접촉홀 에칭 방법.
  20. 제19항에 있어서, 상기 탄화플루오로는 CF4인 접촉홀 에칭 방법.
  21. 제19항에 있어서, 상기 플라즈마 프로세싱 챔버는 전도성으로 결합된 플라즈마 프로세싱 챔버인 접촉홀 에칭 방법.
  22. 제19항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 소정의 기간 동안 수행되며, 상기 소정의 기간은 증착된 접촉물질과 상기 단결정 실리콘층 사이의 접촉저항을 소정의 수용 가능한 수준까지 낮추는 기간인 접촉홀 에칭 방법.
  23. 제19항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 상기 플라즈마 프로세싱 챔버의 바이어스력 수준이 실질적으로 제로(0)인 동안 수행되는 접촉홀 에칭 방법.
  24. 제19항에 있어서, 상기 동시적 스트립핑 및 소프트 에칭 단계는 상기 층이 상기 접촉 에칭 중 상기 층을 지지하는 척으로부터 해제되는 동안 수행되는 접촉홀 에칭 방법.
KR1020017002802A 1998-09-01 1999-08-31 기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법 KR100718072B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/144,652 1998-09-01
US09/144,652 US6235640B1 (en) 1998-09-01 1998-09-01 Techniques for forming contact holes through to a silicon layer of a substrate

Publications (2)

Publication Number Publication Date
KR20010073107A KR20010073107A (ko) 2001-07-31
KR100718072B1 true KR100718072B1 (ko) 2007-05-14

Family

ID=22509525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017002802A KR100718072B1 (ko) 1998-09-01 1999-08-31 기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법

Country Status (6)

Country Link
US (1) US6235640B1 (ko)
EP (1) EP1118115A1 (ko)
JP (1) JP2002524855A (ko)
KR (1) KR100718072B1 (ko)
TW (1) TW544801B (ko)
WO (1) WO2000013230A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426304B1 (en) * 2000-06-30 2002-07-30 Lam Research Corporation Post etch photoresist strip with hydrogen for organosilicate glass low-κ etch applications
US6482744B1 (en) * 2000-08-16 2002-11-19 Promos Technologies, Inc. Two step plasma etch using variable electrode spacing
US6756315B1 (en) * 2000-09-29 2004-06-29 Cypress Semiconductor Corporation Method of forming contact openings
US6461972B1 (en) * 2000-12-22 2002-10-08 Lsi Logic Corporation Integrated circuit fabrication dual plasma process with separate introduction of different gases into gas flow
TW527646B (en) * 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US7004122B2 (en) * 2002-05-14 2006-02-28 Caterpillar Inc Engine valve actuation system
US7015135B2 (en) 2002-12-10 2006-03-21 Advanced Micro Devices, Inc. Method and system for reducing contact defects using non conventional contact formation method for semiconductor cells
US7713380B2 (en) * 2004-01-27 2010-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for backside polymer reduction in dry-etch process
US7628864B2 (en) * 2004-04-28 2009-12-08 Tokyo Electron Limited Substrate cleaning apparatus and method
US7164095B2 (en) * 2004-07-07 2007-01-16 Noritsu Koki Co., Ltd. Microwave plasma nozzle with enhanced plume stability and heating efficiency
US7806077B2 (en) 2004-07-30 2010-10-05 Amarante Technologies, Inc. Plasma nozzle array for providing uniform scalable microwave plasma generation
US20060021980A1 (en) * 2004-07-30 2006-02-02 Lee Sang H System and method for controlling a power distribution within a microwave cavity
US7271363B2 (en) * 2004-09-01 2007-09-18 Noritsu Koki Co., Ltd. Portable microwave plasma systems including a supply line for gas and microwaves
US7189939B2 (en) * 2004-09-01 2007-03-13 Noritsu Koki Co., Ltd. Portable microwave plasma discharge unit
US7597816B2 (en) * 2004-09-03 2009-10-06 Lam Research Corporation Wafer bevel polymer removal
US20060052883A1 (en) * 2004-09-08 2006-03-09 Lee Sang H System and method for optimizing data acquisition of plasma using a feedback control module
US20060137711A1 (en) * 2004-12-27 2006-06-29 Kun-Yuan Liao Single-wafer cleaning procedure
US20070272270A1 (en) * 2004-12-27 2007-11-29 Kun-Yuan Liao Single-wafer cleaning procedure
JP4282616B2 (ja) * 2005-02-04 2009-06-24 株式会社東芝 半導体装置の製造方法
US8399360B1 (en) 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP2009194017A (ja) * 2008-02-12 2009-08-27 Elpida Memory Inc 半導体装置の製造方法
JP5565892B2 (ja) * 2008-06-13 2014-08-06 芝浦メカトロニクス株式会社 プラズマ処理装置、プラズマ処理方法、および電子デバイスの製造方法
CN101770976B (zh) * 2008-12-31 2012-01-25 中芯国际集成电路制造(上海)有限公司 连接孔的制作方法
KR101980196B1 (ko) 2012-12-10 2019-05-21 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR102554014B1 (ko) * 2018-06-15 2023-07-11 삼성전자주식회사 저온 식각 방법 및 플라즈마 식각 장치
CN109192664A (zh) * 2018-09-13 2019-01-11 武汉华星光电半导体显示技术有限公司 一种低温多晶硅薄膜晶体管、制备方法及阵列基板
US11521838B2 (en) * 2018-12-18 2022-12-06 Applied Materials, Inc. Integrated cleaning process for substrate etching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007998A (ko) * 1992-09-08 1994-04-28 제임스 조셉 드롱 질화물상의 산화물 선택 에칭방법
KR970023814A (ko) * 1995-10-27 1997-05-30 김광호 반도체 건식에칭방법
US5681780A (en) * 1994-05-23 1997-10-28 Fujitsu Limited Manufacture of semiconductor device with ashing and etching

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902897A (en) * 1986-10-13 1990-02-20 Seiko Epson Corporation Ion beam gun and ion beam exposure device
US5372673A (en) * 1993-01-25 1994-12-13 Motorola, Inc. Method for processing a layer of material while using insitu monitoring and control
JP3623256B2 (ja) * 1993-06-30 2005-02-23 株式会社東芝 表面処理方法および表面処理装置
JP3778299B2 (ja) * 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5670426A (en) * 1996-01-29 1997-09-23 Taiwan Semiconductor Manufacturing Company Ltd. Method for reducing contact resistance
US5683548A (en) * 1996-02-22 1997-11-04 Motorola, Inc. Inductively coupled plasma reactor and process
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
JP3316407B2 (ja) * 1997-02-26 2002-08-19 シャープ株式会社 半導体装置の製造方法
JP3027951B2 (ja) * 1997-03-12 2000-04-04 日本電気株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007998A (ko) * 1992-09-08 1994-04-28 제임스 조셉 드롱 질화물상의 산화물 선택 에칭방법
US5681780A (en) * 1994-05-23 1997-10-28 Fujitsu Limited Manufacture of semiconductor device with ashing and etching
KR970023814A (ko) * 1995-10-27 1997-05-30 김광호 반도체 건식에칭방법

Also Published As

Publication number Publication date
JP2002524855A (ja) 2002-08-06
US6235640B1 (en) 2001-05-22
WO2000013230A1 (en) 2000-03-09
TW544801B (en) 2003-08-01
KR20010073107A (ko) 2001-07-31
EP1118115A1 (en) 2001-07-25

Similar Documents

Publication Publication Date Title
KR100718072B1 (ko) 기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법
US6093332A (en) Methods for reducing mask erosion during plasma etching
EP1070342B1 (en) Techniques for forming trenches in a silicon layer of a substrate in a high density plasma processing system
US6391788B1 (en) Two etchant etch method
US6287974B1 (en) Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US20060043066A1 (en) Processes for pre-tapering silicon or silicon-germanium prior to etching shallow trenches
WO1999033097A1 (en) Improved techniques for etching an oxide layer
EP1143496A1 (en) Plasma etching method
WO2001001468A1 (en) Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US20070119545A1 (en) Method to improve profile control and n/p loading in dual doped gate applications
EP0954877B1 (en) Method for reducing plasma-induced charging damage
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
US5849641A (en) Methods and apparatus for etching a conductive layer to improve yield
US6787475B2 (en) Flash step preparatory to dielectric etch
US6756314B2 (en) Method for etching a hard mask layer and a metal layer
JP2009076711A (ja) 半導体装置の製造方法
JP2001156041A (ja) 半導体装置の製造方法及びその製造装置
JP2002511642A (ja) エッチング均一性を改善する装置及び方法
JP4778715B2 (ja) 半導体の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee