KR100829067B1 - 혼합 신호 집적회로용의 저누화 기판 - Google Patents

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Abstract

고성능의 혼합 신호 집적회로 응용기기와 함께 사용하기 위한 금속 기판을 갖는 집적회로 적층체가 제공된다. 금속 기판은 실질적으로 향상된 누화 고립, 향상된 열 배출, 및 진정한 저임피던스 접지의 용이성을 제공한다. 일실시예에서, 금속 기판은 절연 충진 채널 또는 보이드를 갖는 영역과 금속 기판 및 실리콘 집적회로 기판 사이에 위치된 비산화 기공성 실리콘 등의 절연체의 기판을 갖는다. 집적회로 적층체는 또한 금속 기판에 장착되어 실리콘 및 절연층을 가로지르는 복수의 금속 월 또는 트렌치를 가지며, 이에 의해 노이즈 감응성 구성요소를 칩 상의 노이즈 발생 요소로부터 고립시킨다. 또 다른 실시예에서, 집적회로 적층체는 칩의 구부러짐을 제한하기 위해 가요성 베이스에 장착된다.
누화 고립, 트렌치, 기공성 실리콘, SOI 웨이퍼, 온-칩 인덕터

Description

혼합 신호 집적회로용의 저누화 기판{LOW CROSSTALK SUBSTRATE FOR MIXED-SIGNAL INTEGRATED CIRCUITS}
본 발명은 전반적으로 혼합 신호 집적회로 기판 어플리케이션에 관한 것으로, 보다 구체적으로는 누화 고립(crosstalk isolation) 성능이 우수하고, 열 배출 기능(heat sinking)이 향상되고, 접지가 용이하게 이루어지는 집적회로 기판에 관한 것이다.
관련 출원에 대한 상호 참조
본 출원은 2003년 12월 10일자로 출원된 미국 가출원 번호 60/528,955호를 우선권으로 하며, 이 특허 출원의 전체 내용이 본 명세서에 참조되어 있다.
저작권 보호에 해당되는 사항에 대한 언급
본 특허 출원의 일부 내용은 미합중국 및 기타 다른 국가의 저작권법 하에서 저작권 보호되는 것이다. 본 저작권의 소유자는 본 특허 출원이 미국 특허청에 의해 파일 또는 기록물로서 발간될 때에는 본 특허 명세서 또는 그 개시 내용에 대한 복사 재생에 관해 반대하지 않지만, 그 전까지는 모든 저작권을 소유한다. 따라서, 본 저작권 소유자는 37 C.F.R.§1.14에 따라 그 권리에 제한없이 본 특허 출원을 보호할 권리를 갖는다.
급속히 성장하고 있는 이동 통신 및 무선 네트워킹의 시장은 고성능 혼합 신호 무선 주파수 집적회로(MSIC)에 대한 수요를 창출하고 있다. 이러한 집적회로는 통상적으로 단일 칩 상의 인덕터와 같은 수동 소자를 포함하는 아날로그 회로 요소와 금속 산화물 반도체(MOS) 디지털 회로의 조합으로 구성된다. 이들 집적회로는 폼팩터가 더 소형이고, 패킹 밀도가 더 높으며, 비용이 더 저렴하다는 장점을 갖는다.
그러나, 고온에서 노이즈성 디지털 회로와 함께 고성능 아날로그 회로를 집적하는 것은 필연적으로 아날로그 회로 기능에 지장을 초래하는 소위 "누화"로 지칭되는 디지털 노이즈의 존재에 의해 제한되거나 지장을 받는다. 예컨대, 디지털 회로에서의 스위칭 과도전류에 기인한 노이즈가 실리콘 기판을 통해 이동하고, 저노이즈 증폭기 또는 위상 고정 루프와 같은 감응성 회로 요소의 기능을 저하시킬 수 있다. 집적된 인덕터 및 기타 회로 소자는 기판의 다른 부분으로부터 의사 신호(spurious signal) 및 다른 기판 노이즈를 수신하는 안테나로서 작용할 수도 있다.
기판 노이즈의 억제는 시스템-온-칩(SOC) 구현성 및 설계에 있어 중요한 요소가 된다. 감응성 소자를 누화 간섭으로부터 차단하기 위해 다수의 해결방안이 시도되고 있다. 기판 전반의 누화를 억제하기 위해 높은 저항률의 실리콘, 접합부 고립 웰(junction isolated well), 실리콘-온-인슐레이터(SOI) 웨이퍼, 가드 링(guard ring) 및 미세가공 구조가 사용되었지만, 그 성공은 제한적이었다. 또한, 대형의 가공, 가드 링 및 고저항률 실리콘은 비용이 많이 들며, 고온에 노출되 는 동안 열화가 발생할 수도 있다. 고주파수에서, 열팽창 불일치로 인한 구조적인 장애를 방지하기 위해 요구되는 SOI 기판의 제한된 산화물 두께는 그 주파수에서의 용량성 채널의 임피던스의 역의존성(inverse dependence)과, 무선 주파수 누화를 고립시키기 위해 높은 저항 외에 고임피던스가 필요하다는 사실로 인해 충분한 RF 누화 고립을 제공할 수 없다.
따라서, 무선 주파수 또는 마이크로파 수동 소자에 대한 기판 손실과, 공통평면형 도파관(CPW : Coplanar Wave Guide) 라인과, 기판을 통한 디지털 회로 블록, 아날로그 회로 블록, RF 회로 블록 또는 마이크로파 회로 블록 간의 누화를 최소화하는 기판 구조에 대한 필요성이 존재한다. 본 발명은 이러한 필요성 및 기타 다른 필요성을 충족시키며, 전반적으로 종래 기술의 단점을 해소한다.
본 발명은 전반적으로 고성능 집적회로 응용기기용의 금속 기판을 갖는 집적회로 적층체를 포함한다. 금속 기판은 실질적으로 향상된 누화 고립, 향상된 열 배출 및 저임피던스 접지의 용이성을 제공한다. 단일 칩 무선 주파수 집적회로 제조의 주요 장애 요소 중의 한가지는 기판을 통해 이동하고 동일 칩 상의 노이즈 감응성 회로 소자의 성능을 저해하는 디지털 회로에서의 스위칭 과도전류에 기인한 노이즈이다. 또한, 무선 주파수 회로에서는 인덕터가 필수적인 소자이며, AC/DC 신호를 필터링하여 디커플링하고 임피던스 정합을 위해 사용된다. 인덕터와 금속 기판 간의 용량성 및 전자기적 커플링은 절연체가 인덕터 아래의 금속 기판에서의 포켓에 충진됨으로써 방지된다.
본 발명의 특징에 따르면, 금속 기판에 장착된 박막의 실리콘층의 적층체에 복수의 금속 월 또는 트렌치(trench)가 제공되어, 칩 상의 노이즈 발생 소자로부터 노이즈 감응성 소자를 고립시킨다. 일실시예에서, 기판 및 실리콘 활성층은 도전성 에폭시에 의해 결합된다. 또 다른 실시예에서, 실리콘층은 대략 4.5㎛ 두께 미만인 것이 바람직하며, 금속 기판층은 바람직하게는 대략 100㎛에서 5㎜ 범위의 두께를 가질 수 있다.
본 발명의 특징에 따르면, 실리콘에서 절단되어 금속 기판과 접합되는 금속 절연 월 또는 트렌치가 제공되며, 이 금속 절연 월 또는 트렌치는 그 폭이 변화할 수 있고, 통상적으로 실리콘층과 동일한 두께를 갖는다. 절연 금속 월의 폭은 변화 가능하지만, 노이즈성 또는 노이즈 감응성 소자를 고립시키기 위한 필요에 따라 대략적으로 1㎛ 내지 1000㎛의 범위의 두께를 갖는 것이 바람직하다.
본 발명의 추가의 특징은, 금속 기판에 장착된 박막의 실리콘층의 적층체에, 절연체층을 추가로 포함하는 칩 상의 노이즈 발생 소자로부터 노이즈 감응성 소자를 고립시키는 복수의 금속 월 또는 트렌치를 제공하는 것이다. 바람직한 예의 절연체로는 비산화 기공성 실리콘이 있다. 일실시예에서, 금속 기판은 인덕터 및 유사 소자 아래에 추가의 부분을 가지며, 이 부분은 기공성 실리콘과 같은 절연 물질로 채워지는 것이 바람직하다. 금속 기판에서의 절연 물질의 두께는 10㎛ 내지 800㎛ 범위인 것이 바람직하다. 금속 기판에서의 절연부의 폭은 인덕터의 크기에 따라 가변적이다.
본 발명의 일실시예에서, 집적회로 적층체는 적어도 하나의 활성 실리콘 집적회로층, 활성 실리콘층과 결합되고 금속 기판에 연결되는 절연층, 복수의 절연 영역을 갖고 절연층에 연결되는 전반적으로 평탄한 금속 기판, 및 절연층 및 활성 실리콘 집적회로층을 가로질러 금속 기판에 연결되는 복수의 도전성 월이 제공된다. 또 다른 실시예에서, 전체 집적회로 적층체는 연성 글루(soft glue) 등의 휘어짐이 가능한 접착제로 가요성 베이스에 장착된다. 이에 의해, 활성 실리콘/금속 적층체가 플렉서블 베이스와는 상이한 반경으로 만곡(bend)될 수 있게 된다.
본 발명의 또 다른 특징에 따르면, 제1 산화물층, 제2 산화물층 및 금속 기판 상에 배치된 기공성 실리콘 산화물층을 갖는 집적회로 적층체가 제공된다. 이 실시예에서, 기공성 실리콘 산화물층은 4㎛ 내지 100㎛ 범위의 두께를 갖는 것이 바람직하다.
본 발명의 또 다른 특징에서, RF 집적회로 적층체의 제조 방법이 제공된다.
본 발명의 목적은 실리콘 기판에 걸쳐 향상된 열 배출을 제공하는 금속 기판을 갖는 RF 집적회로 칩을 제공하는 것이다.
본 발명의 또 다른 목적은 접지된 실드(shield)를 통해 고주파수에서도 소자 간의 누화를 효과적으로 제거하는 RF 집적회로 칩 설계를 제공하는 것이다.
본 발명의 또 다른 목적은 접지 지점 전위의 변동에 대해 관련되는 여러 가지 사항을 실제적으로 제거하여 칩 표면 상의 모든 접지가 매우 낮은 임피던스를 갖는 우수한 접지가 되도록 하는 집적회로 적층체를 제공하는 것이다.
본 발명의 또 다른 목적은 인덕터 소자 아래에서의 멤돌이 전류 효과를 효율적으로 제거하는 RF 집적회로 칩 설계를 제공하는 것이다.
본 발명의 추가의 목적 및 특징은 이하의 바람직한 실시예에 대한 상세한 설명을 통해 명확해질 것이며, 이러한 상세한 설명은 본 발명의 바람직한 실시예를 설명하기 위해 것으로, 본 발명을 이러한 것으로 제한하려는 것은 아니다.
도 1은 본 발명에 따른 금속 기판 및 금속화된 포스트 또는 트렌치를 갖는 집적회로 칩의 개략도이다.
도 2a는 본 발명의 차폐 방식을 테스트하기 위해 금속 기판 및 금속 포스트를 갖는 칩의 구조에 대한 평면도이다.
도 2b는 라인 2B-2B를 따라 절취된 도 2a의 구조의 단면도이다.
도 3은 표시된 바와 같은 상이한 트렌치 폭에 대해 주파수를 함수로 하는 HFSS(High Frequency Structure Simulator) 누화의 그래프이다.
도 4a는 본 발명에 따른 구리 금속 시트의 절연체 충진 영역 위의 온-칩 나선형 인덕터의 평면도이다.
도 4b는 라인 4B-4B를 따라 절취한 도 4a의 온-칩 나선형 인덕터의 단면도이다.
도 5는 표시된 바와 같은 다양한 절연 캐비티 깊이에 대해 주파수(f)를 함수로 하는 품질 계수(Q)(quality factor)의 HFSS 시뮬레이션 결과의 그래프이다.
도 6a는 인덕터 아래의 기판의 절연 영역의 직경 및 폭에 대한 주파수(f)와 품질 계수(Q)의 의존도를 나타내는 그래프이다.
도 6b는 인덕터 아래의 기판의 절연 영역의 깊이에 대한 품질 계수(Q)와 주 파수(f)의 의존도를 나타내는 그래프이다.
도 7a 내지 도 7e는 본 발명에 따른 복합 웨이퍼의 한 가지 제조 방법의 개략인 공정도이다.
예시를 목적으로 하는 첨부 도면을 구체적으로 참조하면, 본 발명은 도 1 내지 도 7e에 도시된 장치 및 방법으로 구현된다. 본 명세서에 개시된 바와 같은 기본적인 개념에서 벗어남이 없이, 본 발명에 따른 장치의 구성 및 구성요소의 세부구성의 변경이 가능하며, 본 발명에 따른 방법의 구체적인 단계 및 순서 또한 변경이 가능하다.
소형화, 더 우수한 기능성, 높은 성능 및 비용 감소에 대한 시장의 요구에 의해, 동일 칩 상에 노이즈성 디지털 소자와 노이즈 감응성 아날로그 소자를 집적할 필요성이 발생하고 있다. 그러나, 향상된 열소산(heat dissipation) 성능 및 더 높은 동작 주파수에 대한 필요성으로 아날로그 회로와 디지털 회로를 조합하여 집적함으로써 다수의 기술적인 도전 과제가 발생되었다.
본 발명은 전반적으로 RF 누화 고립을 위한 접지 차폐, 칩에 대한 효과적인 열 배출, 및 기판 표면의 수 ㎛ 이내의 우수한 접지 접촉 지점을 제공하는 특수하게 설계된 금속 기판을 포함한다. 이 금속 기판은 바람직하게는 CMOS 또는 다른 디지털 집적회로의 종래의 Si 기판을 대체한다. 노이즈성 회로나 소자 또는 노이즈 감응성 회로나 소자의 누화 고립은 절연 재료층 뿐만 아니라 금속 충진 트렌치 또는 금속 라인 트렌치가 제공된다. 하이-엔드 혼합 신호 응용기기에 의해 요구된 바와 같은 -120dB 레벨의 누화 감소가 달성될 수 있다.
도 1에 도시된 금속 기판을 갖는 칩(10)의 일실시예의 개략도를 참조하면, 감응성 아날로그 회로(12)와 노이즈성 디지털 회로(14)가 금속화된 포스트 또는 충진된 트렌치(16)에 의해 서로 분리되어 고립된다. 일반적으로, 디지털 회로(14) 및 아날로그 회로(12)의 박막 실리콘층(18)은 도시된 실시예에서 접지 금속 기판(20) 상에 위치된다. 활성 실리콘층(18)은 두께가 대략 4.5㎛ 미만인 것이 바람직하다.
바람직한 금속 기판(20)은 구리 또는 구리 합금이 열전도율 및 전기 전도율이 높기 때문에 구리 또는 구리 합금으로 구성된다. 금속 기판층은 대략 100㎛ 내지 5㎜ 범위의 두께를 갖는 것이 바람직하다. 구리가 바람직하기는 하지만, 다른 금속 또는 합금이 기판으로서 사용될 수도 있다. Si 박막 및 금속 기판층은 도전성 에폭시를 이용하여 결합되는 것이 바람직하다. 상이한 유형의 도전 에폭시에 대한 경화 온도는 실온 내지 수백 ℃의 범위를 갖는다. 집적회로에 대한 최대의 허용 가능한 동작 온도는 통상적으로 -30℃와 180℃의 범위를 가지며, 대략 130℃의 차이를 갖는다.
금속 기판의 사용시에 있어서의 한 가지 주요 사항은 실리콘에 과도한 응력(stress)을 야기하여 소자의 장애를 초래할 수 있는 실리콘과 금속 기판 간의 열팽창 계수 부정합(mismatch)이다. 층을 이루고 있는 구조에서의 열팽창 계수 부정합의 직접적인 결과는 가장 두꺼운 층을 제외한 모든 층에서 스트레인(strain)이 현저하게 된다는 점이다. 이 경우, 최종의 평면 내 팽창 또는 수축은 반드시 기판 에 의해 결정된다. 과도한 스트레인은 크래킹 또는 디라미네이션(delamination)을 초래한다. 단결정막에서, 응력은 디스로케이션(dislication)을 통해 소성 변형(plastic deformation)을 초래할 수 있다. 소정의 스트레인 값에 대해, 명확하게 정해진 임계의 층 두께가 존재하며, 그 이상에서는 디스로케이션이 활발해지게 된다. 구리와 실리콘 간의 열팽창 부정합으로 인한 최대 스트레인은 대략 0.2％로 계산될 수 있다.
금속층과 실리콘층이 550℃에서 어닐링될 때 양축 응력(biaxial stress) 하에 있는 최대 4.5㎛ 두께의 Si 막에서는 디스로케이션이 활발하게 발생하지는 않는 것으로 판명되었다. 200℃에서의 디스로케이션 뉴클리에이션(dislocation nucleation)에 의해 운동 장벽(kinetic barrier)을 오를 확률은 500℃에서의 확률보다 1.7배 감소된다. 디스로케이션은 대표적인 동작 온도의 범위에서는 실제로 존재하지 않는 것으로 실험에 의해 판명되었다. 따라서, 이 구조는 열팽창으로 인한 디스로케이션으로부터 자유롭다.
또한, 전자 이동의 관점에서, 0.2％ 스트레인의 효과는 이득이 된다. 상이한 대칭을 갖는 밸리(valley)의 에너지에 있어서의 상대적인 변화는 0.2％ 스트레인에서 0.03eV 정도인 것으로 기대된다. 그 결과, 다양한 밸리에 전자 및 정공 양자가 어떻게 이주하는지에 있어서 현저한 변화가 존재할 것이다. 금속 기판과, 회로를 포함하는 박막의 Si층이 구조적으로 함께 결합되는 온도인 T＞T0에 대해, Si는 동일한 원리의 스트레인 변형된 Si에 기초하여 동평면에서 더 낮은 평균 전자 유효 질량을 야기하는 인장 변형률(tensile strain) 하에 있게 된다. 온도가 T0보다 더 낮은 경우, Si는 압박을 받게 된다. 4개의 폴드 디제너레이티브 밸리(four fold degenerative valley)가 우선적으로 점유되어 평균 전자 유효 질량을 더 무겁게 만든다. 그러나, 이 효과는 4개의 폴드 헤비어 밸리(four fold heavier valley)와 함께 분포되는 2개의 폴드 밸리(two fold valley) 내의 전자에서의 4/6의 비율로 약화된다. 그러므로, 저온에서의 이동도 감소는 높은 동작 온도에서의 증가보다 더 적은 것을 알 수 있다. 따라서, 두께가 대략 4㎛ 미만인 실리콘 박막이 제공되면, 열팽창 계수에서의 부정합으로부터 어떠한 부정적인 영향도 발생하지 않을 것이다. 이 적층체에서의 나머지 응력은 악영향을 주기보다는 이로운 것으로 판명되었다.
금속 기판을 사용함에 따른 2가지 중요한 이점은 대형의 Si 기판에 걸쳐 열전도율 및 시스템 임피던스가 향상된다는 점이다. 금속 기판은 칩 표면의 접지 지점마다 접지 지점 전위 "바운스(bounce)"가 완전히 제거된 "진정한 접지(true groun)"를 형성한다. 또한, 종래의 기판 상에서의 "열 배출"과 같은 기판에서의 향상은 칩 전력 소모를 소정의 최대 동작 온도에 대해 대략 2.5배 증가시킨다.
칩 표면 상의 임의 지점으로부터의 시스템 접지에 대한 직렬 임피던스는 주로 접속 배선의 저항뿐만 아니라 자체 인덕턴스로 이루어진다. 고주파수에서, 칩의 후면(이것을 접지에 대한 기준 지점으로 가정함)에 대한 Si 표면 상의 지점의 임피던스는 접속 배선의 자체 인덕턴스에 의해 지배된다. 크기가 1㎝×1㎝인 종래 의 Si 칩에 대해, 회로 내의 평균 접지 지점은 패키지 상의 접지 접촉부로부터 대략 1㎝의 거리를 갖는다. 이에 비해, 본 발명의 금속 기판을 이용한 Si의 표면 상의 임의의 지점에서부터 후면까지의 접속 길이는 바람직한 실시예에서 대략 4㎛인 Si 기판의 두께가 되며, 칩의 후면과 동일한 전위로서 취급될 수 있다.
또한, 주파수(f)에서의 1㎝ 배선의 임피던스는 Z=2πfL로 표현될 수 있으며, 여기서 L은 대략 1nH이다. 주파수(f)=10㎓를 예로 하면, Z 값은 대략 60 옴이 된다. 10㎃의 전류에 대한 전압 강하는 0.6볼트이다. 따라서, 칩을 가로지른 여러 접지 지점에서의 실제적인 전위는 0.6V 만큼 상이할 수 있으며, 이 전위는 VDD의 상당한 비율이다. 전압 강하는 저전압 회로인 경우에 더욱 중요하게 된다. 이와 반대로, 금속 기판을 이용하면, Z는 종래의 회로보다 2500배 더 적게 되어, 이 예에서는 Si 칩 표면에서의 모든 접지 접촉부를 훨씬 더 "진정한" 접지로 만든다. 전위 변동은 600mV에서 1mV로 감소되는 것으로 판명되었다. 그 결과, 본 발명의 금속 기판은 칩 표면 상의 모든 접지 지점이 진정한 접지가 되므로 종래의 칩에서의 접지 지점 전위의 요동의 문제를 실질적으로 제거한다.
고밀도 디지털 회로의 표면에 거의 밀착하는 금속 기판은 종래의 기판에 비해 매우 향상된 열 배출을 제공하여 칩 전력 소모가 감소된 회로 설계를 가능하게 한다. 현재의 산업 표준은 최대 주변 온도가 180℃이고 최대 허용 가능한 접합 온도가 195℃인 것으로 고려한다. 이 표준은 또한 칩 표면과 주변 온도 간의 온도차가 근접하여 25℃ 미만일 때에 칩의 열 임피던스가 평방 센티미터당 약 290와 트(ITRS)의 전력 소모를 허용하여야 하도록 요구한다.
칩의 열 임피던스는 본 예에서는 대략 4㎛ 두께의 Si막 및 이 Si막과 직렬을 이루는 250㎛의 Cu 기판으로 구성되는 금속 적층체에 의해 결정될 것이다. 정상 상태에서, 작동하고 있는 회로에 의해 Si 기판에서 생성되는 열의 비율은 구리 기판을 통한 열의 흐름과 동일한 4㎛의 Si층을 통한 열 흐름과 동일하여야 한다. 1평방 센티미터 칩의 최대 전력 소모가 290와트인 것으로 가정하면, 칩을 가로지는 열 흐름은 0.08℃와 1.8℃ 사이인 것으로 계산되어 전체적인 온도 강하는 2℃ 미만이 된다. 즉, 소정의 최대 동작 온도에 대해, 금속 기판을 사용함으로써 칩 전력 소모가 현재의 대형 실리콘 기판에 비해 2.5배 증가하게 된다.
또 다른 실시예(도시하지 않음)에서, 금속 기판은 기판으로부터의 열 전달을 위한 액체 냉각제의 흐름을 가능하게 한다. 금속 기판에 파이프 또는 채널을 제조하여 액체 냉각제 흐름을 용이하게 하는 것이 종래의 Si 기판에 채널을 형성하는 것보다 훨씬 용이하다는 것을 알 수 있다. 이것은 칩을 액체로 냉각하는 것이 산업 표준이 될 때에 본 발명의 또 다른 장점이 된다.
다시 도 1을 참조하면, 아날로그 회로(12)와 디지털 회로(14)의 효과적인 누화 고립은 기공성 실리콘 등의 고임피던스 물질을 이용하여 노이즈를 차단하는 절연성이 높은 기판 또는 도전성이 높은 기판 중의 하나를 이용함으로써 달성될 수 있다. 전도체는 노이즈가 노이즈 감응성 회로에 도달하기 전에 접지로 리턴하도록 하기 위한 효과적인 경로를 제공하며, 통상적으로 전자기파 차폐로서 알려져 있다. 고립 방법은 누화를 에어 갭 양단과 유사한 레벨로 감소시킬 수 있다. 그러나, 누 화를 적합한 레벨로 추가로 감소시키기 위해 누화의 감소를 위한 보다 더 효율적인 방식이 채용되어야 한다.
도 1에 도시된 실시예에서, 도전성 금속 월(16)은 발생하고 있는 노이즈를 금속 기판 또는 금속 월 중의 하나를 이용하여 효율적으로 에워쌈으로써 노이즈 감응성 회로로부터 고립시키는 금속 기판(20)에 전기 접속되어 있다. 절연 금속 월의 폭은 노이즈성 또는 노이즈 감응성 소자에 따라 대략 1㎛ 내지 1000㎛ 범위를 갖는 것이 바람직하다. 절연 금속 월의 두께는 실리콘층의 두께인 것이 바람직하다.
칩 상의 2개의 지점 간의 RF 누화는 다양한 주파수에서 예상 누화의 크기(누화량)을 보여주는 HFSS 등의 상업적으로 이용 가능한 소프트웨어 툴을 이용하여 상당한 정확도로 시뮬레이션될 수 있다. 포트2에서의 입사 노이즈 파워의 비율에 대한 포트1을 통해 접합된 노이즈 파워의 비율을 나타내기 위해, 일반적으로 산란성 파라미터(S21)가 이용된다. 누화 고립의 목표는 S21을 감소시키는 것이다.
누화 감소 외에, Si 혼합 신호 집적회로 기술에서의 또 다른 심각한 도전은 고성능 온-칩 인덕터의 제조이다. 실리콘 기판 상의 고성능의 나선형 인덕터는 저노이즈 증폭기, 전압 제어 발진기 및 수동형 필터 등의 모노리식(monolithic) 무선 주파수 회로에서의 중요한 소자이다. 인덕터는 또한 저손실 임피던스 정합 네트워크, BALUN(Balance-to-Unbalance), 변압기 및 튜닝된 증폭기 등에서도 필수적인 소자일 것이다. 평면형의 나선형 인덕터는 예컨대 현재의 집적회로 제조 기술을 이 용하여 고저항성 실리콘 기판 상에 용이하게 구성될 수 있다. 이러한 유형의 대표적인 나선형 인덕터는 메인 코일을 위한 적어도 하나의 금속층과, 인덕터의 내부 단자에 대한 지하 접속체를 포함한다. 그러나, 모노리식 또는 온-칩 인덕터에서 겪게 되는 한 가지 주요한 어려움은 자속을 가두기 위한 자기 코어가 존재하지 않는다는 것이다. 그 결과, 자속 누설이 종종 그 주변의 소자와 간섭을 일으킨다.
온-칩 인덕터의 성능은 일차적으로 인덕턴스(L), 품질 계수(Q) 및 자체 공진 주파수(fr)의 3가지 파라미터의 분석에 의해 평가될 수 있다. 이들 3가지 파라미터 간의 관계는 다음의 수식 (fr)=1/2π(LC)-2 및 (Q)=2πfL/R 로 나타내진다. 여기서 (C)는 동일한 인덕터의 2개의 말단 간의 커패시턴스(즉, 인터-와인딩 커패시턴스(inter-winding capacitance) 외에 인덕터와 접지 간의 커패시턴스를 포함한다. 또한, (f)는 동작 주파수를 나타내고, (R)은 금속 라인의 저항에 기판에서 유기된 멤돌이 전류에 기인한 저항을 더한 것을 나타낸다. 패러데이의 법칙에 의해 결정되는 멤돌이 전류는 전도체가 시시각각 변화하는 자장에 놓이게 될 때에 발생한다. 멤돌이 전류는 렌쯔의 법칙에 따른 원래의 자장에 대향하는 자신의 자장을 생성한다.
일반적으로, Q 계수는 에너지가 손실에 의한 에너지 소모에 대하여 얼마나 효율적으로 인덕터에 저장될 수 있는지를 나타낸다. 따라서, Q 계수를 최대로 하는 것이 바람직하다.
인덕터의 용도가 자기 에너지를 저장하는 것이기 때문에, 인덕터의 저항 또 는 커패시턴스는 기생적인 요소(parasitic)로 간주된다. 따라서, 인덕터의 전계가 갖는 에너지는 역효과의 에너지이며, 저항은 저항성 손실(ohmic loss)을 통해 에너지를 소비한다. Q 계수는 저장된 자기 에너지에 비례하고, 일반적으로 피크 자기 에너지에서 전기 에너지를 감산한 차이와 동일하다. 피크 자기 에너지와 전기 에너지가 동일할 때, 인덕터는 자체 공진하고, Q 계수는 영(0)이 된다. 따라서, 공진 주파수는 Q 계수가 영일 때에의 주파수로서 정의된다. 주파수가 자체 공진 주파수(fr) 이상일 때, 인덕터로부터 외부 회로에 이용 가능한 순자기 에너지(net magnetic energy)는 존재하지 않는다.
멤돌이 전류는 표피 효과(skin effect)와 근접 효과(proximity effect)를 발생한다. 표피 효과는 인덕터에서의 전류 흐름으로 생성되는 인덕터 자체 내의 멤돌이 전류이며, 근접 효과는 시간에 따라 변화하는 전류를 운반하는 인접한 제2 전도체에 의해 생성된다. 멤돌이 전류는 제1 전도체가 전류를 운반하고 있고 변압기와 같은 상태에 있는지의 여부에 상관없이 생성될 것이다. 따라서, 멤돌이 전류의 분배는 전도체의 기하학적 형상과 이격 정도에 좌우될 것이다. 온-칩 인덕터에 대해서는, 인덕터 코일과 반도체 기판 간의 근접 효과가 주요 관심 사항이다. 코일 내의 AC 전류는 기판에서 멤돌이 전류를 유기하고, 그 다음으로 저항의 뚜렷한 증가를 나타내는 인덕터 코일에서의 기전력을 유기한다. 에너지 측면에서, 기판에서의 멤돌이 전류는 인덕터에 저장된 에너지의 일부분을 소비하여 Q 값을 저하시킨다.
멤돌이 전류는 전도체에서의 전류의 총흐름(net flow)과, 그에 따라 유기 메카니즘에 무관하게 전도체에서의 저항의 유효 증가를 감소시킨다. 나선형 인덕터의 경우에, 코일의 한 부분을 통해 흐르는 전류는 그 다음 권선부가 인접하여 있음에 의해 인덕터의 인접부에서 멤돌이 전류를 야기할 수 있다. 인덕터는 또한 마찬가지로 다른 소자에서 멤돌이 전류를 야기할 수 있다.
요약하면, 실질적인 온-칩 인덕터 또는 유사 소자는 인덕턴스(L)과 커패시턴스(C)에 의해 결정되는 상대적으로 높은 품질 계수 (Q) 및 자체 공진 주파수(fr)를 필요로 하며, 이들은 대부분의 응용기기에서 충분히 높아야만 한다. 본 발명에 따른 박막 금속 기판을 갖는 칩에서는 대략 4nH의 인덕턴스(L), 품질 계수 (Q)＞15 및 주파수 (fr)＞15㎓ 를 갖는 온-칩 인덕터가 달성될 수 있다.
아래의 실시예의 장치 및 방법에 대한 다수의 변형 및 수정이 가능하기 때문에 예시를 목적으로 하는 다음의 실시예를 통해 더욱 구체적으로 본 발명을 설명한다.
실시예 1
도 2a 및 도 2b에 평면도 및 단면도로 도시된 테스트 칩 구성을 이용하여 누화 고립의 개념의 사전 테스트를 시행하였다. 칩은 금속 트렌치(26)에 의해 분리된 2개의 금속 패드(22, 24)를 갖도록 구성되었다. 패드(22, 24) 및 접지면(28)은 대략 5000Å 두께의 알루미늄이며, 패드는 10㎛×10㎛의 정방형 형상을 갖는다. 패드 22와 패드 24는 대략 800㎛의 거리로 이격되어 있다. 금속 트렌치(26)는 접 지면(28)에 물리적으로 및 전기적으로 접속되어 있다.
도 2b의 단면에서 볼 수 있는 바와 같이, 패드(22, 24) 및 접지면(28)은 PECVD SiO2로 구성되는 것이 바람직한 유전체층(30) 상에 위치된다. 유전체층은 본 예에서는 대략 5000Å의 두께를 갖는다.
대략 10Ω-cm 저항률을 갖는 약 2㎛ 두께의 p-실리콘의 기판층(32)은 기저부 상에 금속판(34)이 부착되고 상단부에 유전체층(30)이 부착되어 전체 구조가 완성된다. 금속판은 1㎜의 두께를 가지며 구리로 구성된다. 적층체의 상단 상의 접지면(28) 외에, 기저부에 제2 접지면(34)이 존재하며, 금속 충진 트렌치(metal filled trench : 26)가 이들 접지면을 상호접속시킨다. 금속 충진 트렌치(26)의 치수는 도 2b에 도시된 테스트 칩에서는 대략 2㎛의 폭과 대략 2.5㎛의 두께 또는 높이를 갖는다.
예상된 S21을 시뮬레이션하기 위해 고주파수 구조 시뮬레이터(HFSS)를 이용하여 이러한 구조를 분석하였다. 도 3에서의 주파수를 함수로 하는 누화의 그래프에 도시된 바와 같이, 테스트 구조는 상이한 폭의 트렌치(26)에서 누화를 현저하게 억제하였다. 도 3의 곡선 "36"은 40㎓까지의 주파수에 대한 누화 S21의 양을 데시벨(dB) 단위로 나타내고 있다. 곡선 "38"은 폭이 1㎛인 트렌치를 가질 때의 예상 누화를 나타낸다. 곡선 "40"은 폭인 10㎛인 트렌치에 대한 것이고, 곡선 "42"는 폭이 100㎛인 트렌치에 대한 것이다. 10㎛ 이상의 트렌치 폭에 대해서는 주파수의 스펙트럼에 걸쳐 대략 120dB 정도의 낮은 누화 값이 달성될 수 있다. 누화 S21이 트렌치 폭에 의해 좌우되는 것은 주로 표피 효과에 기인한다. 동일한 테스트 구조에 대해, 차폐 체계는 40㎓에서 적어도 60dB 정도로 SOI(Silicon-On-Insulator)보다 성능이 더 뛰어나다.
도 3에 도시된 결과는 협폭의 금속 트렌치 라인도 회로를 고립시키는데 매우 효과적일 수 있다는 것을 나타낸다. 40㎓ 이상에서의 -120dB의 절대 고립값은 SOI 기술을 포함한 현재의 기술로 제조될 수 없는 다수의 고성능 회로 설계의 창출을 가능하게 할 것이라는 것을 알 수 있다.
실시예 2
인덕터와 금속 기판 간의 용량성 및 전자기(electromagnetic) 커플링은 인덕터 성능 및 설계상의 자유를 제한할 것이다. 그러나, 이러한 커플링은 인덕터 아래의 금속 기판 내의 절연체 충진 포켓으로 극복될 수 있다. 도 4a 및 도 4b를 참조하면, 4nH 인덕터용의 온-칩 인덕터 구조가 도시되어 있다. 인덕터(44)는 12㎛ 폭의 세그먼트(46)로 이루어진 5.5회의 권선을 가지며, 세그먼트(46) 간의 공간은 4㎛이다. 인덕터(44)의 내경은 60㎛이고, 인덕터의 외경은 232㎛이다. 인덕터 나선(44)의 세그먼트(46)의 높이는 40,000Å이다.
도 4b에 도시된 바와 같이, 인덕터(44)의 금속 나선은 10,000Å의 PECVD 산화물층(50) 위에 위치된다. 대략 5000Å 두께의 금속 지하로(60)가 인덕터의 중앙을 패드(62)에 연결시킨다. 두께가 대략 20,000Å인 제2 PECVD 산화물층(52)이 제1 산화물층(50)과 4㎛ 두께의 p-Si층(54) 사이에 위치된다. 일실시예에서, 인덕터 아래의 4㎛ 두께의 p-Si층(54)은, 반도체 Si를, 벌크형 Si와 공기 사이의 유효 유 전 상수 및 M Ω-cm 보다 더 높은 저항률을 갖는 반절연성 물질로, 변형시키는 전기화학적 에칭에 의해 기공성 Si로 변환된다. 기공성 Si층(54)은 1㎜ 금속층(56) 및 추가의 절연 영역(58)에 결합된다. 절연 영역(58)은 공기이거나, 또는 세라믹 등의 절연 물질 혹은 반절연 물질이 바람직하다. 이들 절연층은 멤돌이 전류 손실을 효과적으로 제거하여 더 높은 품질 계수(Q)를 생성하고, 인덕터 나선(44)과 기판 간의 용량성 커플링을 감소시켜 자체 공진 주파수(fr)를 증가시킨다.
품질 계수(Q)는 절연체(58) 캐비티 깊이의 범위에 대하여 자체 공진 주파수(fr)을 함수로 하여 시뮬레이션되어 도 5에 도시되어 있다. 소정의 인덕터 면적에 대하여, 공기를 위한 절연층(58)의 필요한 크기는 충분한 품질 계수(Q) 및 유용한 자체 공진 주파수(fr)를 보장하도록 결정된다. 요구된 절연 영역이 너무 큰 경우, 구조체의 기계적인 강도에 영향을 줄 수 있다. 도 6a는 절연 영역(58)의 직경에 대한 품질 계수(Q) 및 자체 공진 주파수(fr)의 의존도를 보여준다. 도 6b는 절연 영역(58)의 깊이에 대한 품질 계수(Q) 및 자체 공진 주파수(fr)의 의존도를 보여준다. 도 6a 및 도 6b의 HFSS 시뮬레이션 결과에서, 깊이가 절연체 코일(44)의 면적의 10%로 증가되는 동안, 절연 영역(58)의 즉면 치수가 150% 증가할 때에 성능 향상이 포화 상태가 된다는 것을 알 수 있다.
실시예 3
현재, 가요성 전자장치는 도전 폴리머 등의 연성 물질에 기초한 저성능 시스 템으로 제한되고 있다. 물질이 충분히 얇다면 단단한 물질도 어느 정도의 가요성을 가질 수 있는 것으로 입증되었다. 예컨대, 직경이 수 인치인 50㎛ 두께의 상업적으로 이용 가능한 실리콘 웨이퍼는 신용 카드와 유사한 제한된 가요성을 갖는다.
본 발명의 박막 실리콘 및 구리막은 고성능의 가요성 집적회로를 제공하기 위해 사용될 수 있다. 일실시예에서, 실리콘막 및 구리막은 실리콘막과 구리막이 플라스틱 카드에 대하여 다소 미끄러지도록 하는 응력 완화 연성 물질을 이용하여 가요성 플라스틱 카드에 부착된다. 이 플라스틱 카드의 기능은 막을 지지하여 최대 구부러짐 반경을 제한하고, 필요한 기계적 강도를 제공하는 것이다. 실리콘막과 구리막이 플라스틱 카드의 중앙과는 반대로 자신의 중앙에 대하여 구부러지도록 하여 구부러짐 시에 응력의 수준을 현저하게 감소시키기 위해 유연한 응력 완화층이 필요하다. 그러나, 플라스틱의 열전도율 때문에, 금속 기판의 열 배출 성능을 압도하는 큰 전력 소모와 큰 열 부하를 갖는 일부 실리콘 집적회로는 이러한 응용기기에는 적합하지 않은 수도 있다. 열의 제한만으로도, 본 설계는 현재 이용 가능하지 않은 고성능의 가요성 집적회로의 제조를 가능하게 해야 한다.
실시예 4
에피택셜 실리콘 웨이퍼의 제조 기술은 지난 20년 동안 개발되어 폭넓게 사용되어 왔다. 이러한 기술은 본 발명에 따른 금속 기판을 갖는 집적회로의 제조를 가능하게 하도록 수정될 수 있다. 도 7a 내지 도 7e에는 한 가지 가능한 제조 방식이 전반적으로 도시되어 있다. 도 7a에서, 4㎛ 두께의 p-Si층(66) 이전에 대략 10％의 Ge을 함유하는 수백 Å 두께의 박막층(64)을 성장시킨다. SiGe층은 본 실 시예에서는 웨이퍼 박막화 동안에 에칭 스토퍼로서 기능한다.
도 7b에서, 이 칩은 예컨대 후공정(backend processing)의 개시시의 기공성 실리콘 형성(70)과 금속화 공정 동안의 온-칩 나선형 인덕터(72) 제조가 후속되는 트랜지스터(68)를 제조하는 표준 CMOS 제조 공정을 거치게 된다.
도 7c에 도시된 바와 같이 칩을 다루기 위해 칩 분리를 용이하게 하기 위한 홀(76)을 갖는 핸들링 지그(74) 및 고온 왁스가 이용될 수도 있다.
도 7d에서, 화학적 기계적 폴리싱이 가해지고, 작업중인 기판(78)은 도시된 예에서 습식 에칭에 의해 제거되는 것이 바람직하다.
최종의 칩은 도 7e에 도시되어 있다. 접착력을 향상시키고 구리 기판(80)으로부터의 구리 확산에 대한 장벽으로서 기능하도록 하기 위해 스퍼터링 등의 적합한 방법을 이용하여 실리콘 층의 후면에 Ti/TiN층이 증착되는 것이 바람직하다. 인덕터 아래의 구리 기판(80) 내의 영역(82)은 어떠한 솔더(solder) 또는 Ti/TiN막도 갖지 못한다. 이것은 종래의 리소그래피 기술을 이용하여 달성될 수 있다. 제조된 구리 기판(80)은 도전 에폭시 등으로로 코팅된 후에 칩에 접착되는 것이 바람직하다. 또한, 전술한 바와 같이 회로를 고립시키기 위해 금속 트렌치 또는 포스트(84)가 형성된다. 이 웨이퍼는 그 후 칩 절단 공정 및 패키징 공정을 거치게 된다. 가요성 전자장치의 경우, 제조된 복합 웨이퍼는 그 후 연성 글루 또는 다른 적합한 접착제를 이용하여 플라스틱 웨이퍼에 부착될 수도 있다.
전술한 설명이 다수의 세부내용을 포함하고 있지만, 이러한 세부내용은 본 발명의 사상을 제한하려는 것이 아니라 단지 본 발명의 바람직한 실시예의 일부에 대한 예시를 제공하기 위한 것임을 주지하기 바란다. 따라서, 본 발명의 사상은 본 기술분야의 당업자에게는 명백한 다른 실시예를 총체적으로 포함하는 것이며, 그에 따라 첨부된 청구범위 이외의 어떠한 다른 것에 의해서도 제한되지 않으며, 청구범위에서 단수로 지칭된 구성요소는 "하나의" 및 "단지 하나의"의 의미로 명확하게 언급되지 않는 한은 "하나 또는 그 이상"이라는 의미로 이해되어야 한다. 당업자에게는 공지되어 있는 전술한 바람직한 실시예의 구성요소에 대한 모든 구조적, 화학적 및 기능적 등가물은 명백히 본 발명에 포함되는 것이다. 또한, 본 발명의 장치 또는 방법이 본 발명에 의해 해결하고자 하는 각각의 문제점 및 모든 문제점을 동시에 해결하는 것은 아니다. 또한, 청구범위에서의 구성요소가 "을 위한 수단"이라는 표현을 이용하여 명백하게 인용되고 있지 않은 한, 이들 구성요소는 35 U.S.C. 112 6절의 규정 하에서 해석되지 않는다.

Claims (20)

  1. 집적회로 적층체에 있어서,
    대체로 평탄한 금속 기판;
    상기 금속 기판에 결합된 활성 실리콘 집적회로층; 및
    상기 활성 실리콘 집적회로층 내에 형성된 복수의 도전성 월
    을 포함하며,
    상기 활성 실리콘 집적회로층의 감응성 회로(sensitive circuit)가 디지털 노이즈로부터 절연되는 것을 특징으로 하는 집적회로 적층체.
  2. 제1항에 있어서,
    상기 활성 실리콘 접적회로층은 전기 도전성 접착제로 상기 금속 기판에 결합되는 것을 특징으로 하는 집적회로 적층체.
  3. 제1항에 있어서,
    상기 활성 실리콘 직접회로층은 두께가 4.5㎛ 이하인 것을 특징으로 하는 집적회로 적층체.
  4. 제1항에 있어서,
    상기 금속 기판은 두께가 4.5㎛ 내지 5mm 범위인 금속 시트를 포함하는 것을 특징으로 하는 집적회로 적층체.
  5. 제4항에 있어서,
    상기 금속 기판은 구리 시트를 포함하는 것을 특징으로 하는 집적회로 적층체.
  6. 제1항에 있어서,
    상기 활성 실리콘 집적회로층과 상기 금속 기판 사이에 위치되는 절연층을 더 포함하는 것을 특징으로 하는 집적회로 적층체.
  7. 제6항에 있어서,
    상기 절연층은 비산화 기공성 실리콘을 포함하는 것을 특징으로 하는 집적회로 적층체.
  8. 제6항에 있어서,
    상기 절연층은 두께가 4㎛ 내지 100㎛ 사이인 절연체를 포함하는 것을 특징으로 하는 집적회로 적층체.
  9. 제1항에 있어서,
    상기 복수의 도전성 월은 두께가 2.5㎛ 내지 4.5㎛이고 폭이 1㎛ 내지 1000㎛인 금속 월을 포함하는 것을 특징으로 하는 집적회로 적층체.
  10. 제1항에 있어서,
    절연체로 충진된 복수의 보이드(voids)를 갖는 금속 기판을 더 포함하는 것을 특징으로 하는 집적회로 적층체.
  11. 제10항에 있어서,
    상기 복수의 보이드 내의 상기 절연체는 비산화 기공성 실리콘을 포함하는 것을 특징으로 하는 집적회로 적층체.
  12. 제1항에 있어서,
    상기 금속 기판이 장착되는 가요성 베이스를 더 포함하는 것을 특징으로 하는 집적회로 적층체.
  13. 집적회로 적층체에 있어서,
    대체로 평탄한 금속 기판;
    상기 금속 기판에 접합된 복수의 절연층;
    상기 복수의 절연층에 결합된 활성 실리콘 집적회로층; 및
    상기 복수의 절연층 및 상기 활성 실리콘 집적회로층을 가로질러 상기 평면형 금속 기판에 연결되는 복수의 도전성 월
    을 포함하며,
    상기 활성 실리콘 집적회로층의 감응성 회로가 디지털 노이즈로부터 절연되는 것을 특징으로 하는 집적회로 적층체.
  14. 제13항에 있어서,
    상기 활성 실리콘 집적회로층은 두께가 4.5㎛ 이하인 것을 특징으로 하는 집적회로 적층체.
  15. 제13항에 있어서,
    상기 금속 기판은 두께가 4.5㎛ 내지 5mm 범위인 금속 시트를 포함하는 것을 특징으로 하는 집적회로 적층체.
  16. 제13항에 있어서,
    절연체로 충진된 복수의 보이드를 갖는 금속 기판을 더 포함하는 것을 특징으로 하는 집적회로 적층체.
  17. 제16항에 있어서,
    상기 복수의 보이드 내의 상기 절연체는 비산화 기공성 실리콘을 포함하는 것을 특징으로 하는 집적회로 적층체.
  18. 제13항에 있어서,
    상기 금속 기판이 장착되는 가요성 베이스를 더 포함하는 것을 특징으로 하는 집적회로 적층체.
  19. 집적회로 적층체에 있어서,
    적어도 하나의 활성 실리콘 집적회로층;
    금속 기판 및 상기 활성 실리콘 집적회로층에 결합되는 절연층;
    상기 절연층에 결합되고, 복수의 절연 영역을 갖는 대체로 평탄한 금속 기판; 및
    상기 절연층 및 상기 활성 실리콘 집적회로층을 가로질러 상기 금속 기판에 연결되는 복수의 도전성 월
    을 포함하는 집적회로 적층체.
  20. 제19항에 있어서,
    상기 금속 기판이 장착되는 가요성 베이스를 더 포함하는 것을 특징으로 하는 집적회로 적층체.
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