CN1021862C - 具有器件隔离区的半导体器件 - Google Patents

Abstract

一种元件隔离及金属布线优于现有技术的半导体器件，其元件隔离结构包括形成在掺杂衬底上的元件区域、元件隔离区，以及形成在半导体基体表面上及其背面的金属布线。所述元件隔离区内形成有与金属布线相连、沿纵向延伸的金属淀积层，所述半导体基体借助于与基体导电类型相反的一层区域与所述金属布线层相绝缘。本发明的半导体器件能降低元件隔离区的阻抗、防止自锁和干扰，即使减小布线平面面积也能保证允许电流量，且能高精度地形成布线结构。

Description

本发明涉及装在各种电子设备上的存储器、光电转换器件、信号处理器件等半导体电路器件，特别涉及金属布线结构和元件隔离结构得到改进的半导体器件。

过去，半导体器件中的元件隔离结构如图1A所示。图中，1是金属布线，2、3是形成晶体管、电阻、电容、光敏元件等的元件区域，使这些元件相互绝缘的是元件隔离区，即掺杂的Si衬底4和相同掺杂的Si层5等。元件隔离区4、5的电位由金属布线1及6来固定。

例如，固定摄象元件的元件隔离区如图1B所示那样构成。图中，4为P型衬底、5′为n⁺埋层，2为n^-外延生长层，5为n⁺层。所述n^-外延层2是光电转换区，n⁺埋层5′及n⁺层5为元件区域。

n^-外延层2通过n⁺埋层5′及n⁺层5保持正电位。由于n^-外延层2与n⁺层5结合产生的内部电场，在光照射下生成的电子被吸引到n⁺埋层5′及n⁺层5，而空穴却被封闭在它们围出的象素内不能向邻接的象素扩散，从而能防止互相干扰。

但是，现有技术还存在着以下需要解决的问题。

①元件隔离区5的阻抗达数+至数百Ω/□。因此，如果电流流入区域5、电位上升的话，元件区域2、3之间的寄生晶体管导通， 成为自锁及功能不稳等的原因。

②由于区域5的阻抗，成了元件区域2、3发生干扰、工作不稳定的原因。

特别是对于固体摄象元件，

③因受热而获得高能量的空穴向邻接的区域扩散了。

④元件隔离区也是半导体，所以光一照射，就发生了载流子。

⑤n⁺硅的元件隔离层的宽度不能上面狭，这就成了缩小象素点的障碍，並成为固体摄象元件的高析像度的障碍。

另一方面，作为高集成化的半导体器件中的金属布线结构，例如，如图2A所示，是在硅等半导体衬底51的表面上，形成由氧化硅等构成的层间绝缘膜52，在这个层间绝缘膜52上形成Al、Al-Si等构成的金属布线层53。

在具有如此结构的金属布线的半导体器件中，加大各布线的宽度，就使布线的横截面增大，由此确保了各布线所必要的允许电流量，布线的平面面积就增大了，因而要想不增大元件的尺寸而提高布线的密度，就受到了限制。

因此，为了提高布线密度，提出了图2B所示的使各布线重叠为多层布线结构的半导体器件。

在这个半导体器件中，两层金属布线借助于绝缘膜层叠在一起。

下面简要说明图2B所示的半导体器件的制造方法。

首先，在半导体衬底1的一部分表面上形成双极型晶体管、MOS晶体管、MOS二极管等各种必要的功能元件，之后，用常压CVD法在半导体衬底51余下的那部分表面上形成由磷硅玻璃（PSG）等构成的第一层间绝缘膜52，其厚度为0.5～1.0微米，然后 对该第一层间绝缘膜52进行退火。

接着，在所述第一层间绝缘膜52上涂敷光致抗蚀剂、制作出图形，形成上述各功能元件引出电极用的开口52a。然后，用溅射法把，例如，Al-Si构成的布线材料淀积在第一层间绝缘膜52的表面上及开口52a内，此后由使用光致抗蚀剂的图形制作工序形成第一布线层53。

在第一布线层53及第一层间绝缘膜52上用常压CVD法形成厚度为0.5～1.0微米的，由PSG构成的第二层间绝缘膜。之后，为了使第一布线层与下面叙述的上部布线层连接，在第一布线层53上部的与之相当的那部分第二层间绝缘膜54上由光刻构图形成开口54a。

用溅射法在第二层间绝缘膜54上及开口54a内淀积上由，例如，Al-Si构成的布线材料。之后，由光刻构图法形成通过开口54a与第一布线层52相连的第二布线层55。

此后，在第二层间绝缘膜54及第二布线层55之上，用等离子CVD法形成厚0.5～1.0微米的由氮化硅或二氧化硅等构成的钝化膜56，就能制造出具有图2B所示的两层金属布线结构的半导体器件。

如此构成的多层布线结构的半导体器件能实现比图2A所示单层布线结构的半导体器件高得多的布线密度。

但是，在上述多层布线结构的半导体器件中，由于下部布线与上部的布线之间设置了层间绝缘膜，随着叠层数变多，由布线部分形成的表面垂直错位变大。因此，布线部分相对于半导体衬底的位置迁移、各绝缘层间连接所必须的接触孔的形状等就限制了布线结构的设 计自由度。这种情况也限制了布线密度的提高，布线密度很难超过某一水平。

此外，在多层布线结构的半导体器件中，由于越往上的材料层，其表面凹凸越大，再使布线层叠而制作图形的过程中进行掩模对准时，对准误差就变大，因此布线不能很精确地形成在相对于半导体衬底的规定位置上，布线的可靠性成了问题。

本发明的主要目的是提供一种布线结构优于现有技术的半导体器件。

本发明的另一主要目的是提供一种元件隔离性能优于现有技术的半导体器件。

本发明的又一目的是提供一种半导体器件，这种器件具有的元件隔离结构是在掺杂衬底上形成元件区域，在此区域中形成掺杂了与所述衬底相同杂质的元件隔离区，在所述元件区域的表面及所述衬底的背面形成金属布线，这种器件的特征是在所述元件隔离区内形成与所述金属布线相连的、沿垂直方向延伸的铝淀积层。

本发明的另一目的是提供一种半导体器件，这种半导体器件能降低半导体器件的元件隔离区的阻抗、防止自锁和干扰等，获得稳定性。

本发明的再一目的是提供一种具有能以高的位置精度形成布线结构、即使布线平面面积小也能确保允许电流量的半导体器件。

本发明的又一目的是提供一种半导体器件，这种器件的特征是在衬底上形成元件区域的同时在衬底与元件区域之间形成多个掺杂的第一元件隔离区，在所述的元件区域中，形成沿其纵向延伸的作为第二元件隔离层的铝或以铝为主要成分的沟道金属层，该层的一端分别连 接在第1元件隔离层的两端，另一端露出所述元件区域的表面。

此外，本发明的另外的目的是提供一种半导体器件，该器件的特征是在绝缘衬底上形成元件区域，在该元件区域中形成沿纵向延伸出的、成为元件隔离区的铝或以铝为主要成分的沟道金属层，此金属层一端与所述绝缘衬底接触，另一端露出所述元件区域的表面。

本发明还有一个目的是提供一种半导体器件，该器件在要形成元件隔离层的沟道内有选择地淀积铝或以铝为主要成分的金属，构成沟道金属层，将此金属层作为元件隔离区，可以消除象素之间的干扰、并且能提高象素的密度。

本发明再一个目的是提供一种半导体器件，该器件由于能使用沟道金属层作为布线导线，从而能缩小其轮廓。

本发明的另一个目的是提供一个半导体器件，该器件的特征是设置了为在具有至少两个功能元件的半导体基体内连接所述至少两个功能元件的金属布线层。

下面结合附图说明本发明。

图1A、1B、2A、2B为说明现有技术的半导体器件的结构图。

图3为表示本发明第一实施例的半导体器件主要部件的结构图。

图4为表示本发明的第二实施例的半导体器件主要部件的结构图。

图5为适用于本发明的半导体器件主要部件的结构图。

图6A为适用于本发明的半导体器件主要部件的结构图，图6B为该装置的电路图。

图7A～D为表示适用于本发明的半导体器件的制造方法的制造 工艺流程图。

图8为表示本发明第3实施例的半导体器件主要部件的结构图。

图9为表示本发明第4实施例的半导体器件主要部件的结构图。

图10A、10B为说明根据本发明的逻辑电路的示意图。

图11为表示根据本发明的逻辑电路的顶面图。

图12为示意以施加正电位为目的的布线结构的示意剖面图。

图13为示意以施加负电位为目的的布线结构的示意剖面图。

图14为说明本发明的半导体器件中多层布线结构的实施例的示意剖面图。

图15A～15C是说明图14的布线结构制造方法的示意图。

图16、17为示意一个成膜装置的例子的示意图，该装置用于实施适于形成根据本发明的半导体装置中布线层的成膜方法。

图18为图16、17所示装置的平面结构简图。

图19为补充图18中基体按箭头移动顺序的结构简图。

图20A至20D是说明适合于形成根据本发明的半导体器件中布线层的成膜方法所用的示意图。

本发明的一个适合的实施形式是在元件隔离区中设置由金属形成的纵长的埋区。

对于为半导体基体一部分的规定区域与金属的纵长的埋区电连接的情况，采取下述实施形式。

例如，对于金属仅在沟道底部与规定区域电连接的情况，可以用绝缘膜将侧壁全部覆盖起来。而对于金属与沟道的侧壁及底面的一部分等绝缘的结构，仅用绝缘膜盖住该一部分。

实施例1

图3是表示本发明的实施例1特征的最佳图。图中，1为用后述的Al-CVD法在元件隔离区5中沿纵向形成的元件隔离布线，2为第1元件区域，3为第2元件区域，4为掺杂Si衬底，5是掺杂类型与衬底相同的元件隔离区。

如图所示，由于使元件隔离布线1沿纵向深入淀积，其纵横尺寸比为1.0以上，2.0以上较好，最好是3.0以上，所以能不导致芯片面积增大、且能降低元件区域5的阻抗。由于使阻抗降低，所以能取得如下效果：

①防止自锁

②对于元件间相互干扰引起的功能下降有改进（减少干扰）。

下面，说明具有上述结构的元件隔离结构的半导体器件的制造方法。

1）在一种导电类型的半导体衬底，例如，P型Si衬底4上用外延生长法形成导电类型与衬底4相反的掺杂n型外延层2、3。

2）然后，通过热氧化在所述外延层2、3的表面上形成0.5～1.0微米厚的氧化膜，之后，借助于成形工艺以所述氧化膜为掩模在元件隔离区5内离子注入与外延层2、3导电类型相反的杂质（例如P型），该扩散层一直达到下面的半导体衬底4。

3）接着，除去外延层2、3表面的氧化膜，再形成厚100～1000埃的氧化膜。此后，通过光致抗蚀剂图形在所述元件隔离区5内形成孔，以光致抗蚀剂作为掩模分两步腐蚀氧化膜和外延层的Si，形成一沟道。沟的深度要到达下面的半导体衬底4。腐蚀结束后，除去光致抗蚀剂。

4）最后，象上述的Al-CVD法那样使用DMAH和氢，在外 延层2、3内设置的沟中埋入Al。埋入沟内的材料不仅限于Al，用前述的Al-Si、Al-Ti等作为金属材料均可。

实施例2

图4为表示实施例2特征的最佳图面。图中，1为纵横比大的埋入式元件隔离布线，2为第1元件区域，3为第2元件区域，4为掺杂Si衬底，5为与衬底4掺杂类型相同的元件隔离区，6为背面金属布线。

元件隔离区5的电位若由元件隔离布线1和背面金属布线6固定，则芯片正面不需要布线，从而减少了芯片的面积。

下面说明具有上述元件隔离结构的半导体器件的制造方法。

工艺过程的1）和2）步与前述实施例1一样，故略去说明。

3）然后，通过热氧化在半导体衬底4的背面形成氧化膜，用光致抗蚀剂形成的图形只在所述元件隔离区5下方的半导体衬底4的背面开孔。

此后，以光致抗蚀剂为掩模从半导体衬底4的背面腐蚀氧化膜、接着腐蚀半导体衬底4，在半导体衬底4的背面开设沟道。该沟的深度贯穿半导体衬底4，一直达到所述作元件隔离用的扩散层5。

4）接下来，按Al-CVD法，和实施例1一样有选择地只把铝淀积在沟道部分，将铝埋入沟内。之后，由无选择模式的溅射法在半导体衬底4的背面全面形成铝膜。

最后，使背面的铝形成图形，形成了背面金属布线。

实施例3

下面，用图5和图6说明在元件区域2或3内形成的半导体功能 元件。该功能元件的特征是用Al-CVD法，把为了将MOS晶体管的本底栅极（back gate）（n-MOS的P型阱10和P MOS的n^-外延或n型阱11）固定在任意的电位上所需要的纵横比大的元件布线12沿纵向形成在P型阱10和n^-外延或n型阱11中。

实施例4

图6a为另一个半导体功能元件的剖面结构图，图6b为该元件的电路图。该元件的特征是在MOS晶体管的反向栅极的P型阱10和n^-外延或n型阱与源区（或漏区）同电位时，为使反向栅极的电阻降低，用上述Al-CVD法在源区（或漏区）13中形成元件隔离布线12。

现有技术的MOS晶体管中，反向栅极的电阻成分成为自锁和功能降低等的原因，此外，由于为了减少这一问题而增大元件区域和布线区域等，就导致了元件截面积的增大。

与此相反，如图5及图6a所示，由于上述元件用Al-CVD法使元件布线12沿纵向深入淀积，所以用较小的布线面积，使反向栅极的电阻成分降低，因而能改善过去成为问题的自锁及功能下降等问题。特别是在图6所示的逻辑电路（例如倒相器）中，在电源与源（或漏）等电位时的区域，可以像图示那样进行布线，由于用较少的布线面积，故可以改善现有技术中的问题。

接下来，参照图7a～d说明图5所示元件的制造方法。

首先，用公知的C-MOS制造技术把器件加工到形成接触孔之前的状态（图7a）

接着用使用光致抗蚀剂的光刻法在n-MOS的P型阱部分10、 P-MOS的n^-外延层或n型阱部分11上形成与应形成0.8微米见方的开孔相对应的光致抗蚀剂图象（图7b）。

然后，使用CHF₃-C₂F₅系列的干腐蚀形成使层间绝缘层20和场氧化膜21穿通的开孔22。之后，在不去除光致抗蚀剂的情况下用CL₂-CBrF₃系列的干法腐蚀垂直向下把硅衬底腐蚀去约1微米（图7C）。

此后，按Al-CVD法，像实施例1那样把铝12一直埋入到层间绝缘膜上。总的埋入量总计为2.5微米，其中硅衬底沟深为1微米，场氧化膜21为8000埃，层间绝缘层20为7000埃（图7d）。

最后，用公知技术形成接触孔、铝布线等，就完成了样品。

图6所示的实施例的制作可以和制造图5所示器件用同样的步骤。不同之处就在于开孔所在位置为MOS晶体管的源（或漏），形成开孔时不穿通层间绝缘层-场氧化膜，只穿通层间绝缘层-栅极氧化膜。

所以上述的元件具有根据本发明的元件隔离结构，能很好的隔离。

如上所述，由于用Al-CVD法使铝沿纵向淀积在元件隔离区内，和不用这种隔离区而又取得同样效果的情况相比，芯片的面积减少，Al布线部分也减少了，结果降低了制造成本。

实施例5

图8是表示本实施例特征的最佳图。4是P型衬底，5′为n⁺埋层，2为n^-外延层，1为由CVD法形成的沟道金属层。所述沟道金属层1的一端露出在所述n^-外延层2的表面上，另一端与所述n+埋层相接。

n^-外延层2是光电转换区（元件区域或称活性区），n+埋层5′和沟道金属层1是元件隔离区。此外，沟道金属层1也是金属布线。

n^-外延层2保持在通过n+埋层5′和沟道金属层1的正电位上。

在上述结构中，光照射生成的电子主要由n+埋层5′与n^-外延层2的结形成的内部电场吸引到n+埋层5′。空穴被内部电场封闭在象素内。

要向邻接的象素扩散的空穴全部被沟道金属层1吸收了，所以能够消除象素间的干扰。

元件隔离区1是用腐蚀法形成沟道，再用所述选择CVD法把铝或以铝为主要成分的金属淀积到沟内而形成的，因而能把元件隔离区的宽度缩小得比现有技术的小，並可使象素高密度化。

此外，由于沟道金属层1为低电阻，也可用作布线导线，因此能够使元件轮廓缩小。

下面，说明具有上述元件隔离结构的半导体器件的制造方法。

1）.在一种导电类型的半导体衬底，例如P型Si衬底4的一部分上形成浅而宽的沟。通过使用掩模的外延生长在此沟内形成掺有与衬底4导电类型相反的杂质的n+埋层5′。

2）.在形成n+埋层5′的衬底4上外延生长形成将成为光电转换区的n^-外延层2。

3）.然后，通过热氧化在上述n^-外延层2的表面上形成厚0.5～1.0微米的氧化膜，之后，在所述n+埋层5′的两端借助于光致抗蚀剂图形在上述n^-外延层2内开孔，以光致抗蚀剂作为掩模腐蚀形成沟道。此时沟道的深度达到下部的n+埋层5′。腐蚀 结束后，除去光致抗蚀剂。

4）.接下来，作为选择CVD法，用DMAH和氢把衬底表面温度保持在270℃，把铝埋入设在n^-外延层2内的沟道中。这里，埋入沟道内的材料不仅限于铝，用前面所述的Al-Si、Al-Ti作为金属材料也行。

实施例6

图9是把本发明用于具有绝缘衬底的半导体器件的例子。1是沟道金属层，4′为绝缘衬底，2为半导体层。

所述半导体层2是光电转换区，沟道金属层1是元件隔离区，也是布线导线。由于有沟道金属层1，就可能得到无干扰、高密度的半导体器件。

下面说明具有上述元件隔离结构的半导体器件的制造方法。

1）.在由兰宝石构成的绝缘衬底4′上通过外延生长形成将成为光电转换区域（元件区域）的半导体层2。

2）.由热氧化在所述半导体层2的表面上形成厚0.5～1.0微米的氧化膜，之后，借助于光致抗蚀剂图形在所述半导体层2内开孔，以光致抗蚀剂作为掩模进行腐蚀、形成沟道。这时，沟道的深度要达到下部的绝缘衬底4′。腐蚀结束后除去光致抗蚀剂。

3）.作为选择CVD法，用DMAH和氢把衬底表面温度保持在270℃，在半导体层2内的沟道中埋入铝。这里所用的埋入材料不限于铝，上述Al-Si、Al-Ti等作金属材料也行。

如上所述，用沟道金属层作为元件隔离区，所以能得到象素间无干扰、象素密度高、芯片尺寸缩小的半导体器件。

本发明的其它适合的实施例是将连接多个元件的金属布线的一部 分形成在设置于半导体基体上的沟道内，而不是形成在半导体基体上的绝缘膜上。

实施例7

图10A是表示由CMOS构成的部分逻辑电路的电路图，图10B是表示其外部轮廓的模型图。

电源线VCC及地线GND是各单元共用设置的。这些导线是为降低阻抗、避免误动作、避免因迁移引起的可靠性下降所特别要求的。因此，若用埋入布线作这些导线，除增加功能外，还有物理性能的改善，如减少占有面积降低垂直错位等。

同样，本发明的埋入布线用于传输时钟信号的时钟线路也是有效的。这时，在按下述方法于半导体基体上形成沟成布线的沟道后，把沟的内表面全部覆盖上绝缘层。然后把半导体材料或导电材料淀积到此沟内，形成金属选择淀积的基础。此后把金属埋入沟内，形成本实施例的半导体装置。

图11是较详细说明图10B的模型图。63是与图6的CMOS同样的倒相器。

此处，导线VCC和GND中每一根都是与两个MOSFET的源区及阱区相连的埋层布线，成为两相邻的单元61、63共用的导线。

a为倒相器的输入端，是多晶硅栅电极，倒相器外侧是其输出端，是漏极的引线。本例与现有技术不同，电源线VCC及地线GND均是栅极a更下一层的布线。

在本实施例的半导体器件中，由于金属布线层设置在基体内部，尽管金属布线层的平面面积不大，由于其深度加大，所以能保证规定的允许电流。同时因为能把器件表面的凹凸限制在最小范围内，所以布线层相对于基体没有移动，能使布线层的形成位置的精确度得到提高。

实施例8

图12和图13都是表示本发明半导体器件中布线结构的特征部分的图。其中，图12示出了像电源线那样以加正电压为目的而构成的布线结构，图13示出了像电源线那样以加负电压为目的而构成的布线结构。这两种布线结构除了因与外加电压有关而形成各构成部分的材料种类不同外，是根据本发明的技术思想而构成的，都是本发明的实施例。因此，说明了前者的构成及其制造方法后，再就与前者的不同点来说明后者的构成及制造方法。

图12中，710为基体，例如，是由硅等构成的P^-型半导体衬底。该衬底710的表面上通过腐蚀等常规方法形成沟711，在除了沟711的底面以及衬底710的表面的内表面上用热氧化法或CVD法连续形成由二氧化硅等构成的绝缘层712。从上述沟711的底面向衬底710的内部热扩散形成n⁺型扩散层713，该扩散层是导电类型与形成衬底710的硅等不同的掺杂半导体区域。

在这样形成的沟711的内部设置由铝等金属构成的金属布线层714。该金属布线层714用偏压溅射法（bias    sputtering）等常规方法形成即可，也能用后述的Al-CVD法形成。该Al-CVD法不在由二氧化硅形成的绝缘层712上形成Al等金属膜，而是将金属膜形成在由硅构成的衬底710上，即是能有选择地只把Al等金属膜形成在沟711的底面上的再现性很好的成膜方法。

这样形成的布线膜连续在至少两个功能元件，或必要时连接在三个以上的功能元件的规定的电极端子之间，构成电路。例如，适合于用作两个MOSFET的源、漏之间和双极晶体管的集电极之间的连线，或用作MOSFET和双极晶体管等与扩散电阻之间、MOSFET和双极晶体管等与电容元件之间的连接布线。

下面说明如此构成的布线结构的制造方法的一个例子。

首先，如图12所示，准备P^-型硅衬底710作为半导体基体。

接下来用光致抗蚀剂在衬底710表面形成图形，之后，进行腐蚀形成构成布线层用的沟711。

然后，用热氧化法或CVD法在衬底710的表面及沟711的内表面形成厚0.5～1.0微米的绝缘层712。

接着，除了沟711的底面外，用光致抗蚀剂在衬底710的所有表面上形成图形，之后，用RIE（活性离子腐蚀）等各向异性腐蚀除去形成在沟711底面上的氧化层，露出衬底710的那部分硅。

此后，用离子注入法或热扩散法在沟711底部露出的那部分硅上形成n+型扩散层713，此扩散层掺杂扩散类型与衬底710的相反。

然后，用溅射等常规的成膜方法或Al-CVD法在n⁺型扩散层713上形成由Al等构成的金属布线层714。该金属布线层714的上表面与沟711周围的衬底710表面上形成的绝缘层712的上表面形成一个平面，这是实现半导体器件表面平坦化所希望的。在这样的金属布线层714中由于在沟711的内表面形成作为绝缘膜的绝缘层712以及在沟711的底面形成作为P-N隔离层的n⁺型扩散层713，所以与P^-型硅衬底710电绝缘，因此，不会发生从该金属布线层714向衬底710的漏电。

若用选择Al-CVD法，像前述那样把Al膜有选择地淀积在由硅构成的n⁺型扩散层713上，而不淀积在由二氧化硅构成的绝缘层712上。因此，使用这种Al-CVD法，有不必象使用溅射等常规成膜方法时必须进行用光致抗蚀剂形成图形等步骤的优点。此 外，上述沟711的深度比宽度要长，尽管宽度很小，也能从沟711的底面上有效地形成优质的铝膜。因此，能适用于纵横比为1.0以上的微细结构，纵横比在1.5以上也没有问题，在2.0上也可适用。由于容易在深沟711内部形成优质的铝膜，即使不增大金属布线层714的宽度，靠增大其深度也能够容易地加大金属布线层714的允许电流量。

下面，说明图13所示的布线构造。在图13中，与图12结构相同的部分使用相同的符号，因此省略了说明。

图13中，720是作为基体的，例如，由硅构成的n^-型半导体衬底。在衬底720的表面上用腐蚀等常规方法形成沟711，把沟711的内表面（除去其底面）和衬底720的表面用热氧化法或CVD法等连续形成由二氧化硅等构成的绝缘膜层712。从沟711的底面向衬底720内部掺杂、热扩散形成作为半导体区域的p⁺型扩散层721，其掺杂类型与形成衬底的半导体材料的导电类型相反。

在此沟711内设置由例如，铝等金属构成的金属布线层714。如此形成的金属布线层714由于有在沟711内表面形成作为绝缘膜的绝缘层712和在沟711底面形成的起P-N隔离层作用的P⁺型扩散层721，而与n^-型硅衬底720电绝缘。因此，几乎不发生从金属布线层714向衬底720的漏电。

本发明如此构成的布线结构能够用于所有的功能元件，即场效应晶体管，双极晶体管、扩散电阻等。

图14为本发明的布线结构的一个例子。它是表示两层金属布线结构的模型剖面图。

图14中，730为由，例如，硅构成的n^-型半导体衬底。用 腐蚀等常规方法在衬底730的表面上形成沟731，除了沟731内的底面以外，在沟731的其余内表面和衬底730的表面上用热氧化或CVD法等连续地形成由二氧化硅等构成的氧化膜层732。从所述沟731的底面向衬底730内部掺杂、热扩散形成导电类型与形成衬底730的半导体相反的P⁺型热扩散层733。

用选择Al-CVD法在沟731的内部形成，例如，由Al等形成的第1金属布线层734。其上表面与衬底730的表面成一平面。

此外，在上述氧化膜层732的一部分上形成半导体元件引出电极用的开孔735，此开孔一直通到衬底730的表面。

在该开孔735的内部、第1金属布线层734上部的沟731内以及氧化膜层732的表面上形成由Al等金属构成的第2金属布线层736。在第2金属布线层736和氧化膜层732上形成，例如，由氮化硅等构成的钝化膜737。

下面，参考图15A～15C说明具有图14所示布线结构的半导体器件的制造方法。

首先，如图15A所示，准备n^-型硅衬底730作为半导体衬底。

接下来，在用光致抗蚀剂在衬底730的表面上形成图形后，通过进行腐蚀，形成用于形成第一金属布线层用的沟731。

然后，用热氧化法在衬底730的表面及沟731的内表面上形成厚0.5～1.0微米的氧化膜层732。

接着，在衬底730除了沟731底面之外的全部表面上涂覆光致抗蚀剂，再用RIE（活性离子腐蚀）的各向异性腐蚀除去沟731 底面上形成的氧化膜层，露出衬底730那部分硅。

此后，在沟731底面处露出的那部分硅上用离子注入法掺杂、扩散导电类型与衬底730相反的B（硼）而形成P⁺型扩散层733。

由选择Al-CVD法在P⁺型扩散层733上形成由铝等构成的第一金属布线层734。该第一金属布线层734的上表面与沟731周围的衬底730上表面齐平。该第一金属布线层734通过形成在沟731内表面上的作为绝缘膜的氧化膜层732和形成在沟731底部、起p-n结作用的P⁺型扩散层733，与n^-型Si衬底电绝缘。因此，可确信几乎没有电流从第一金属布线层734漏向衬底730。

在此之后，用光致抗蚀剂在氧化膜层732的表面上形成图形，再用腐蚀法在氧化膜层732的一部分上形成通到衬底730表面的引出半导体电极用的开孔735（图15B）。

然后，按Al-CVD法，用DMAH和氢把基体表面温度保持在270℃，在开孔735的内部及第一金属布线层734上部的沟731内淀积形成由Al构成的第二金属布线层。该第二金属布线层的下层736a的上表面与氧化膜层732的上表面成一平面。接着，在第二金属布线层下层736a的各上表面及氧化膜层732表面上的规定位置，用溅射法形成由铝构成的第二金属布线层上层736b（图15C）。

再用等离子体CVD法在第二金属布线层736及氧化膜层732上形成厚0.5～1.0微米的由氮化硅构成的钝化膜737，就获得了具备图14所示两层金属布线结构的半导体器件。

在如此构成的半导体器件中，由于有作为沟731内表面绝缘膜的氧化膜层732及沟731的底面处起Pn隔离层作用的P⁺型扩散层733，设在n^-型衬底730内的第一金属布线层734与n^-型硅衬底730电绝缘，从第一金属布线层730几乎不产生向衬底730的漏电流。在第一金属布线层734上，即使不增大平面面积，但通过加大深度亦能保证所需要的允许电流量。此外，由于能把半导体器件表面上的凹凸制在最小的限度，所以第一金属布线层734对于衬底730没有相对移动，能够提高第一金属布线层734的位置形成精度，同时还能在所限定的元件厚度范围内增加多层布线的叠层数。因为在第一金属布线层和第二金属布线层之间不需要层间绝缘膜，在设置第三金属布线层以后的各布线层时，可减少表面的垂直错位，从而可提高第三层以后的布线层的可靠性。

如上所述，根据本发明，即使布线的平面面积很小，也能保证必要的允许电流量，而且能获得高位置精确度的布线构造。

适用于本发明的成膜方法是使用烷基铝的氢化物（alkyl    aluminium    hydride）的气体和氢气，通过表面反应在施主（贡献电子）型基体上形成淀积膜（即称为Al-CVD法）。

用一甲基铝的氢化物（monomethyl    aluminium    hydride）或二甲基铝的氢化物（dimethyl    aluminium    hydride）作为原料，用氢气作为反应气体，用这样的混合气体加热基体表面，即可得到优质的淀积铝膜。在淀积铝时，通过直接加热或间接加热把基体的表面温度保持在烷基铝的氢化物的分解温度以上、450℃以下是令人满意的，保持在260℃以上，440℃以下更为理想。

尽量使基体在上述温度范围加热的方法有直接加热法和间接加热法，不过，用直接加热法把基体保持在上述温度，能以高的淀积速度形成优质的铝膜。例如，形成铝膜时把基体表面温度保持在较理想的260℃～440℃的温度范围内时，能够以比电阻加热时的300埃～5000埃/分还要高的淀积速度得到优质的膜。作为这种直接加热方法（由加热装置把能量直接传递给基体而基体自身加热），例如，可举出用卤素灯、氙灯等灯的加热法。此外，作为间接加热法有电阻加热，能用设置在为支撑要形成淀积膜的基体而配置在形成淀积膜用的空间中的基体支持部件上的发热体进行加热。

用这种方法，若把CVD法用在施主性表面与非施主（不贡献电子）性表面共存的基体上，就能只在那部分施主性基体表面上选择性良好地形成Al的单晶。这种Al单晶是作为电极/布线材料所需要的所有特性均优越的材料。即，能达到降低小丘的发生率和合金尖端的发生率。

可以认为其原因是，在由作为施主性表面的半导体和导体等构成的表面上能有选择地形成优质的铝，而且铝的结晶性能优越，所以几乎看不到或极少有基于与作为基础的硅等的共晶反应形成的合金尖峰。而且，采用这样的铝作半导体器件的电极，超过了以往能想到的铝电极的概念，能得到现有技术中意想不到的效果。

上面说明了在施主性表面，例如形成在绝缘膜上的半导体基体表面所露出的开孔内淀积的铝成为单晶结构的情况。不过如果用Al-CVD法，也能有选择地淀积下述那些以Al为主要成分的金属膜，这种膜的质量也表现出优越的特性。

例如，烷基铝的氢化物的气体和氢再加上下列气体进行适当混 合作为混合气体的环境气体，有选择地淀积Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu等导电材料也可以形成电极。上述所加的气体为：

SiH₄、Si₂H₆、Si₃H₈、Si（CH₃）₄、SiCl₄、SiH₂Cl₂、SiHCl₃等含硅原子的气体，

TiCl₄、TiBr₄、Ti（CH₃）₄等含钛原子的气体，

Cu（C₅H₇O₂）、Cu（C₁₁H₁₉O₂）₂、Cu（C₅HF₆O₂）₂等含铜原子的气体。

此外，由于上述Al-CVD方法既是有选择性的优越的成膜方法又能使淀积膜的表面性能良好，所以以后的淀积工艺中用非选择性成膜方法，通过在上述选择淀积得到的铝膜及作为绝缘膜的SiO₂等上也形成Al或以Al为主要成分的金属膜，就可以得到通用性高的作为半导体器件布线用的金属膜。

这种金属膜具体举例如下：选择淀积的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu和非选择性淀积的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu的组合。

非选择性淀积用的成膜方法，有上述Al-CVD法以外的CVD法和溅射法等。

下面，说明适于形成本发明的电极的成膜装置。

图16-图18示出适用上述成膜方法的典型的金属膜连续形成装置。

该金属膜连续形成装置，如图16所示，由装料闸门（load    lock）室311、作为第一成膜室的CVD反应室312、Rf腐蚀 室313、作为第二成膜室的溅射室314和装料锁气室315构成，这些室可以在由闸式阀310a～310f相互与外部气氛隔断时互相连通地连接，各室可以通过各自的排气***316a～316e抽气减压。这里，所述装料锁气室311是为了提高通过量，在把淀积前的衬底气氛排出后换入氢气气氛所用的室。CVD反应室312是在常压或减压情况下在衬底上用上述Al-CVD法进行选择性淀积的室，其结构为内部设置有具有可以把待成膜的基体表面至少在200℃～450℃范围内加热的发热部件317的基体支架318，同时由CVD用原料气体导管319把原料气体导入室内（这些原料气体有由氢气经过鼓泡瓶319-1鼓泡气化的烷基铝的氢化物等），气体导管319′把反应气体氢气导入室内。下面的Rf腐蚀室313是在Ar气氛中在选择性淀积后的基体表面上形成图形（腐蚀）的室，其内设有可以把基体加热至100℃-250℃范围内加热的基体支架320和Rf腐蚀用电极321，同时还连接有Ar气供给导管322。后面的溅射室314是在氩气氛中用溅射法在基体表面非选择性地淀积金属膜的室，其内设有至少在200℃～250℃范围内加热的基体支架323和安装溅射靶材324a用的靶电极324，同时还连接有氩气供给导管325。最后的装料闸门室315是把金属膜淀积结束后的基体取到外部空气中之前的调整室，其构成是用氮气替换反应气氛气体。

图17表示适用上述成膜方法的金属膜连续形成装置的又一构成例子。与图16相同的部分均用相同的符号。图17的装置与图16装置的不同在于设置了作为直接加热装置的卤素灯330，能直接加热基体表面，因此，设置了卡子331，用于把基体保持在悬浮于基 体支架312上的状态。

上述结构的金属膜连续形成装置的实际形式如图18所示。将输运室326作为中继室，这与前面所述的装料锁气室311、CVD反应室312、Rf腐蚀室313、溅射室314、装料锁气室315相互连接的构造实质上等价。按这样的结构，装料锁气室311兼作装料锁气室315用。所述输运室326中，如图所示，设有作为可在顺时针、逆时针方向转动，且可在BB方向上伸缩的输运装置的臂327，如图19中箭头所示那样，通过移动该臂327，可以使基体沿工艺过程的步骤顺序地从装料锁气室311连续移动到CVD室312、Rf腐蚀室313、溅射室314、装料锁气室315，而不暴露在大气中。

用这样的结构直接加热基体表面，由此能如前所述那样把淀积速度更提高一步。

下面说明形成根据本发明的电极及布线的成膜步骤。

图20为说明形成根据本发明的电极及布线的成膜步骤的示意斜视图。

首先作概要的说明。准备在绝缘膜上已形成开孔的半导体基体，将基体放入成膜室，将其表面保持在260℃～450℃，根据用烷基铝的氢化物的DMAH气体和氢气的混合气体的热CVD法，在开孔内露出的那部分半导体上有选择地淀积Al。当然，像前述那样导入含Si原子的气体有选择地淀积Al-Si等以Al为主要成分的金属膜也行。接着用溅射法在有选择地淀积的Al以及在绝缘膜上非选择性地形成Al或以Al为主要成分的金属膜。其后，在非选择地淀积形成的金属膜上构图成形出所需要的布线形状，就能形成电极及布线。

下面，参照图17和图20作具体的说明。首先准备基体。作为基体，就是准备在，例如，单晶硅晶片上形成设置有各种孔径的开孔的绝缘层。

图20A是表示该基体一部分的示意图。其中，401为作为导电性基体的单晶硅基体，402是作为绝缘膜的热氧化硅膜。403及404是开孔（露出部分），其孔径各不相同。410露出Si的衬底部。

在基体上形成作为第一布线层的电极的Al成膜过程，若根据图17是如下的情况。

首先，将上述基体放入装料闸门室311，如前所述那样把氢气导入室311中作为氢气气氛。此后，用排气***316b将反应室312抽真空达约1×10^-8乇。即使反应室312内的真空度比1×10^-8乇差一点，Al也可以成膜。

因此，从气体导管319供给经过鼓泡的DMAH气体。DMAH导管中的携带气体是氢气。

第2气体导管319′是供反应气体氢用的，氢气从此第2气体导管319′流过，调整图中未示出的慢泄漏阀的开关程度，把反应室312内的压力调整到规定的值。这时的典型压力约为1.5乇即可。经DMAH导管把DMAH导入反应管内。总压力约为1.5乇，DMAH的分压约为5.0×10^-3。之后对卤素灯通电，直接加入晶片。象这样有选择地淀积铝。

经过规定的淀积时间后停止供给DMAH。这一过程中淀积得到的Al膜的预定淀积时间是要使Si（单晶硅衬底401）上的Al膜厚度达到与SiO₂（热氧化膜402）的膜厚度相等的时间，这 可以根据实验预先求出。

由这时的直接加热把基体表面温度控制在270℃。按到此为止的步骤，如图20B所示，在开孔内及沟内有选择地淀积了Al膜405。

以上称为在接触孔内形成电极的第一成膜工艺步骤。

上述步骤之后，由排气***316b将CVD反应室抽真空到5×10^-3乇以下的真空度。同时，把Rf腐蚀室313抽真空到5×10^-6乇以下。在确认上述两室已达到上述真空度后，打开闸门阀310C，用输运装置把基体从CVD反应室移送到Rf腐蚀室，关闭闸门阀310C。将基体输送入Rf腐蚀室313，由排气***316C将Rf腐蚀室313抽真空达到10^-6乇或更低的真空度。此后，通过供给Rf腐蚀用氩的导管322供给氩，把Rf腐蚀室的氩气氛保持在10^-1～10^-3乇。将Rf腐蚀用基体支架320保持在200℃，在60秒左右的时间内向Rf腐蚀用电极321供给100W的Rf电功率，使Rf腐蚀室313内产生氩放电。如此，由氩离子腐蚀基体表面，能除去不需要CVD淀积层的表面层。这时的腐蚀深度与氧化物相当约为100埃。这里，CVD淀积膜的表面腐蚀是在Rf腐蚀室中进行的，由于在真空中输运的基体上的CVD膜表面层不含有大气中的氧，因此，即使不进行Rf腐蚀也行。这时，Rf腐蚀室313在CVD反应室312和溅射室314的温差较大时，起到在短时间内进行温度变化的温度变更室的作用。

在Rf腐蚀室313中，Rf腐蚀结束后，停止输入氩，抽出Rf腐蚀室313内的氩气、将Rf腐蚀室313抽真空至5×10^-6 乇，並且在把溅射室314抽真空到5×10^-6乇以下后，打开闸门阀310d。此后，用输运装置将基体从Rf腐蚀室313移动到溅射室314，关闭闸门阀310d。

把基体输运到溅射室314之后，使溅射室314成为与Rf腐蚀室313同样的10^-1～10^-3乇的氩气气氛，将承载基体的基体支架323的温度设定在200～250℃。然后在5～10KW的直流电功率下进行氩放电，用氩离子轰击Al-Si（Si为5%）等靶材，以10000埃/分的淀积速度在基体上淀积Al或Al-Si等金属，进行成膜工艺。该步骤为非选择性淀积工艺步骤。称之为形成与电极相连接的布线的第2成膜工艺步骤。

在基体上形成了5000埃厚的金属膜后，停止供给氩气及施加直流电功率。将装料闸门室311抽真空到5×10^-3乇以下，打开闸门阀310e，使基体移动。关闭闸门阀310e后，向装料闸门室311内供入氧气达到一个大气压，再打开闸门阀310f，将基体取出。

根据以上的第2铝膜淀积步骤，能够如图20c所示在SiO₂膜402上形成铝膜406。

而且，如图20D那样在该铝膜406上光刻成形、就能得到所需形状的布线。

实施例

下面，根据实验结果，说明上述Al-CVD法的出色效果，以及由此法淀积在开孔内的铝是怎样优质的膜。

首先，在作为基体的n型单晶硅晶片表面热氧化形成8000埃的SiO₂，用光刻成形准备出多个0.25微米×0.25微米～ 100微米×100微米见方的各种尺寸的开孔，露出下面的Si单晶。（样品1-1）

根据条件如下的Al-CVD法在这些开孔中形成Al膜。在以DMAH为原料气体，氢气为反应气体，总压力为1.5乇，DMAH分压力为5.0×10^-3乇的共同条件下，调整通过卤素灯的电功率，直接加热，将基体表面温度设定在200～490℃的范围内，进行成膜。

其结果示于表1。

从表1可以看出，直接加热基体表面温度在260℃以上时，Al以3000～5000埃分这样的高淀积速度有选择地淀积在开孔内。

看一看基体表面温度在260℃～440℃的范围内时开孔内的Al膜特性，可以清楚地看到，铝膜的特性良好。含碳率为零，电阻率为2.8～3.4微欧厘米，反射率为90～95%，1微米以上的小丘密度为0～10个/平方厘米，几乎没有尖峰出现（0.15微米结的破坏概率）。

与此相对，当基体表面温度在200℃～250℃范围内时，膜质从现有技术的观点来看是相当不错的，但和260℃～440℃的情况相比则差了很多。而且淀积速度只能达到1000～1500埃/分，不能说已达到很高。

此外，基体表面若到了450℃以上，则反射率下降到60%，1微米以上的小丘密度达到每平方厘米10～10⁴，合金尖峰的发生达到0～30%，开孔内的Al膜特性降低了。

下面，说明为什么上述方法能适用于称为接触孔或通孔的开孔。

由下述材料构成的接触孔/通孔结构是能得到令人满意的使用的。

在上述样品1-1中与在形成Al膜时相同的条件下在按下述步骤形成的基体（样品）上形成铝膜。

在用作第一基体表面材料的单晶硅之上用CVD法形成作为第2基体表面材料的氧化膜，由光刻法进行图形成形，露出部分单晶硅表面。

这时热氧化SiO₂膜的膜厚为8000埃，露出单晶硅的部分，即开口的大小为0.25微米×0.25微米～100微米×100微米。象这样准备好样品1-2。（下面用“CVDDSiO₂”或略称“SiO₂”/单晶硅”来表示如此形成的样品）。

样品1-3是用常压CVD法成膜的掺硼氧化膜（以下略称BSG）/单晶硅，

样品1-4是用常压CVD法成膜的掺磷氧化膜（以下略称PSG）/单晶硅，

样品1-5是用常压CVD法成膜的掺磷及硼的氧化膜（以下略称BSPG）/单晶硅，

样品1-6是用等离子体CVD法成膜的氮化膜（以下称P-SiN）/单晶硅，

样品1-7是热氮化膜（以下略称T-SiN）/单晶硅，

样品1-8是用减压CVD法成膜的氮化膜（以下略称LP-SiN）/单晶硅，

样品1-9是由ECR装置成膜的氮化膜（以下略称ECR-SiN）/单晶硅，

再用以下所示的第一基体表面材料（18种）和第二基体表面材料（9种）的全组合作成样品1-11～1-179（注意：缺下列样品号1-10、20、30、40、50、60、70、80、90、100、110、120、130、140、150、160、170）。作为第一基体表面材料使用单晶Si、多晶Si、非晶Si、W、Mo、Ta、WSi、TiSi、Al、Al-Si、Al-Ti、Ti-N、Cu、Al-Si-Cu、Al-Pd、Ti、Mo-Si、Ta-Si。作为第二基体表面材料的是T-SiO₂、SiO₂、BSG、PSG、BPSG、P-SiN、T-SiN、LP-SiN、ECR-SiN。对于以上所有样品均可形成与样品1-1相当的优质Al膜。

在以上有选择地淀积了Al的基体上用上述的溅射法非选择地淀积铝，再制出图形。

结果，由于开孔内的Al膜的表面性能良好，所以溅射形成的铝膜和开孔内选择淀积形成的铝膜达到电气、机械性能均优且寿命高的接触状态。

用实施例1～8所说明的方法试制了半导体器件的样品，实验结果得到了预期的良好特性。

Claims (4)

1、一种半导体器件，具有：一个半导体基体、半导体基体上形成的许多元件区域和使所述元件区域互相电隔离的隔离区；其特征在于：上述隔离区包括由单晶铝形成的从基体形成元件的那一侧表面开始填充沟槽的导电区，且所述导电区域至少与上述元件区域内的2个功能元件电接触。

2、根据权利要求1所述的半导体器件，其特征在于：所述半导体基体具有一个绝缘衬底。

3、根据权利要求1所述的半导体器件，其特征在于：所述半导体器件含有逻辑电路。

4、根据权利要求1所述的半导体器件，其特征在于：所述导电区域邻接半导体材料掺杂而设置。

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