JP3159237B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置とその製造方法に係り、特に素子間または回路ブロッ
ク間に伝わる雑音を低減する半導体集積回路装置とその
製造方法に関する。
置とその製造方法に係り、特に素子間または回路ブロッ
ク間に伝わる雑音を低減する半導体集積回路装置とその
製造方法に関する。
【0002】
【従来の技術】近年、アナログ回路及びデジタル回路が
混在した大規模集積回路(LSI=large scale integr
ation )において、基板ノイズのアナログ回路特性に及
ぼす悪影響が問題となっている。これは、デジタル回路
の高速化に伴い、回路動作の際に発生する基板ノイズが
信号電圧に対して大きなものになってきたためである。
このようなことから、同一半導体基板上に形成されたア
ナログ・デジタル回路のノイズ干渉を防止することが重
要になってきている。
混在した大規模集積回路(LSI=large scale integr
ation )において、基板ノイズのアナログ回路特性に及
ぼす悪影響が問題となっている。これは、デジタル回路
の高速化に伴い、回路動作の際に発生する基板ノイズが
信号電圧に対して大きなものになってきたためである。
このようなことから、同一半導体基板上に形成されたア
ナログ・デジタル回路のノイズ干渉を防止することが重
要になってきている。
【0003】従来、同一半導体基板にアナログ回路およ
びデジタル回路が混在したLSIでは、アナログ回路特
性が基板電位の影響を受け易いため、デジタル回路で発
生する基板ノイズの影響をアナログ回路下の基板に与え
ないようにするために、以下のようなノイズ制御技術が
用いられてきた。
びデジタル回路が混在したLSIでは、アナログ回路特
性が基板電位の影響を受け易いため、デジタル回路で発
生する基板ノイズの影響をアナログ回路下の基板に与え
ないようにするために、以下のようなノイズ制御技術が
用いられてきた。
【0004】図6は従来のノイズ制御技術を説明するた
めの図で、(a)はチップ構成図、(b)は回路概要図
である。
めの図で、(a)はチップ構成図、(b)は回路概要図
である。
【0005】アナログ回路側ヘの基板ノイズ伝搬を抑制
する方法としては、図6(a)に示すように、デジタル
用GND電極パッド121およびデジタル用Vdd電極パ
ッドl22が接続されたデジタル回路127とアナログ
用GND電極パッド123およびアナログ用Vdd電極パ
ッド124が接続されたアナログ回路128とが、シー
ルド用GND電極パッド126と電気的に接続された遮
蔽領域125により分離されたチップ構造とする方法が
ある。回路的には、図6(b)に示すように、デジタル
回路127を構成するMOSトランジスタ129とアナ
ログ回路128を構成するMOSトランジスタ130と
を、MOSトランジスタl29を囲むように遮蔽領域1
25を設けることにより分離する方法がある。このよう
な分離構造を持つ半導体装置の例としてはガードリング
法やトレンチ分離法を用いたものもある。
する方法としては、図6(a)に示すように、デジタル
用GND電極パッド121およびデジタル用Vdd電極パ
ッドl22が接続されたデジタル回路127とアナログ
用GND電極パッド123およびアナログ用Vdd電極パ
ッド124が接続されたアナログ回路128とが、シー
ルド用GND電極パッド126と電気的に接続された遮
蔽領域125により分離されたチップ構造とする方法が
ある。回路的には、図6(b)に示すように、デジタル
回路127を構成するMOSトランジスタ129とアナ
ログ回路128を構成するMOSトランジスタ130と
を、MOSトランジスタl29を囲むように遮蔽領域1
25を設けることにより分離する方法がある。このよう
な分離構造を持つ半導体装置の例としてはガードリング
法やトレンチ分離法を用いたものもある。
【0006】図7は従来の半導体装置の構成を説明する
ための図で、(a)はパターン平面図、(b)はガード
リング法を適用した場合における(a)のA−A’断面
図、(c)はトレンチ分離法を適用した場合における
(a)のA−A’断面図である。
ための図で、(a)はパターン平面図、(b)はガード
リング法を適用した場合における(a)のA−A’断面
図、(c)はトレンチ分離法を適用した場合における
(a)のA−A’断面図である。
【0007】ガードリング法とは、ノイズ発生源となる
デジタル回路127の周辺に設けた遮蔽領域125によ
り遮断する方法であって、図7(b)に示すように、半
導体基板101上に形成されたPウエル102の表面に
デジタル回路127およびアナログ回路128を構成す
る素子が形成され、これら回路間を基板と同一導電型の
基板コンタクト拡散領域135とこれに電気的に接続さ
れた金属配線134とから構成された遮蔽領域125に
より分離する構造をいう。この構造では、金属配線13
4に接続されたシールド用GND電極パッド126に接
地(GND)電位を印加することで、基板を伝搬するノ
イズを吸収することが可能である。このような技術とし
て、特開平3-147688号公報、特開平3-46335号公報に
は、基板の深層を伝搬するノイズを基板表面のコンタク
ト拡散層135で吸収できるようコンタクト拡散領域の
不純物を高濃度にして基板表面から深く形成する構造の
ものが開示されている。
デジタル回路127の周辺に設けた遮蔽領域125によ
り遮断する方法であって、図7(b)に示すように、半
導体基板101上に形成されたPウエル102の表面に
デジタル回路127およびアナログ回路128を構成す
る素子が形成され、これら回路間を基板と同一導電型の
基板コンタクト拡散領域135とこれに電気的に接続さ
れた金属配線134とから構成された遮蔽領域125に
より分離する構造をいう。この構造では、金属配線13
4に接続されたシールド用GND電極パッド126に接
地(GND)電位を印加することで、基板を伝搬するノ
イズを吸収することが可能である。このような技術とし
て、特開平3-147688号公報、特開平3-46335号公報に
は、基板の深層を伝搬するノイズを基板表面のコンタク
ト拡散層135で吸収できるようコンタクト拡散領域の
不純物を高濃度にして基板表面から深く形成する構造の
ものが開示されている。
【0008】トレンチ分離法とは、図7(a)に示すよ
う分離構造(パターン構造)において、ノイズ発生源と
なるデジタル回路127の周囲に設けた遮蔽領域l25
に、図7(c)に示すようにトレンチ112を設け、基
板を伝搬してくるノイズを遮断する方法である。ノイズ
を遮断するため、特開昭61-248264号公報に開示されて
いるような、選択酸化法によりトレンチ112に絶縁膜
を設ける絶縁分離の技術が用いられてきた。さらには、
特開平3-14266号公報に開示されているような、寄生の
拡散容量により高周波の基板ノイズを接地(GND)端
子にバイパスする技術も用いられている。
う分離構造(パターン構造)において、ノイズ発生源と
なるデジタル回路127の周囲に設けた遮蔽領域l25
に、図7(c)に示すようにトレンチ112を設け、基
板を伝搬してくるノイズを遮断する方法である。ノイズ
を遮断するため、特開昭61-248264号公報に開示されて
いるような、選択酸化法によりトレンチ112に絶縁膜
を設ける絶縁分離の技術が用いられてきた。さらには、
特開平3-14266号公報に開示されているような、寄生の
拡散容量により高周波の基板ノイズを接地(GND)端
子にバイパスする技術も用いられている。
【0009】
【発明が解決しようとする課題】しかしながら、上述の
ガードリング法やトレンチ分離法を用いた従来の半導体
装置においては、基板下部全体に高濃度不純物層を有す
る基板を、アナログ回路およびデジタル回路が混在した
LSIの半導体基板に用いた場合には、デジタル回路部
の半導体素子で発生した基板ノイズは抵抗の低い基板下
部の高濃度層を伝搬することになる。そのため、以下の
ような問題が生じる。
ガードリング法やトレンチ分離法を用いた従来の半導体
装置においては、基板下部全体に高濃度不純物層を有す
る基板を、アナログ回路およびデジタル回路が混在した
LSIの半導体基板に用いた場合には、デジタル回路部
の半導体素子で発生した基板ノイズは抵抗の低い基板下
部の高濃度層を伝搬することになる。そのため、以下の
ような問題が生じる。
【0010】(1)図7(b)に示したガードリング法
を用いた半導体装置においては、基板下部全体に高濃度
不純物層を有する基板の場合、ノイズの伝搬経路はより
抵抗の低い基板深部の高濃度不純物層を伝搬するように
なるため、図8(a)に示される矢印のように基板ノイ
ズが伝搬し、ノイズを吸収しにくくなる。
を用いた半導体装置においては、基板下部全体に高濃度
不純物層を有する基板の場合、ノイズの伝搬経路はより
抵抗の低い基板深部の高濃度不純物層を伝搬するように
なるため、図8(a)に示される矢印のように基板ノイ
ズが伝搬し、ノイズを吸収しにくくなる。
【0011】(2)特開平3-147688号公報や特開平3-46
335号公報に示されるような、基板の深層を伝搬するノ
イズを基板表面のコンタクト拡散層135で吸収できる
ようコンタクト拡散領域の不純物を高濃度にして基板表
面から深く形成する場合においては、コンタクト層拡散
層135の不純物は横方向にも拡散し、半導体領域の基
板の不純物濃度が高くなってしまうため、半導体素子の
「拡散層−基板」間の拡散容量を大きくしたり、半導体
素子の「拡散層ー基板」間の耐圧を低くしてしまう等の
素子特性の劣化の原因となる。
335号公報に示されるような、基板の深層を伝搬するノ
イズを基板表面のコンタクト拡散層135で吸収できる
ようコンタクト拡散領域の不純物を高濃度にして基板表
面から深く形成する場合においては、コンタクト層拡散
層135の不純物は横方向にも拡散し、半導体領域の基
板の不純物濃度が高くなってしまうため、半導体素子の
「拡散層−基板」間の拡散容量を大きくしたり、半導体
素子の「拡散層ー基板」間の耐圧を低くしてしまう等の
素子特性の劣化の原因となる。
【0012】(3)特開昭61-248264 号公報に開示され
る技術が適用された半導体装置においては、トレンチ基
板の分離構造により基板表面から比較的深い所にわたり
伝搬する基板ノイズを遮断することができるものの、ノ
イズを例えばGND側に伝搬されるようなノイズ吸収構
造を持たないため、トレンチ136の下を回り込むノイ
ズに対しては効果がない(図8(b)参照)。加えて、
トレンチで分離された左右素子形成領域間に形成される
埋設絶縁物を誘電体とする寄生容量が存在するため、ノ
イズ発生源の回路動作周波数が高くなると、基板ノイズ
の遮断効果が低くなってしまう。
る技術が適用された半導体装置においては、トレンチ基
板の分離構造により基板表面から比較的深い所にわたり
伝搬する基板ノイズを遮断することができるものの、ノ
イズを例えばGND側に伝搬されるようなノイズ吸収構
造を持たないため、トレンチ136の下を回り込むノイ
ズに対しては効果がない(図8(b)参照)。加えて、
トレンチで分離された左右素子形成領域間に形成される
埋設絶縁物を誘電体とする寄生容量が存在するため、ノ
イズ発生源の回路動作周波数が高くなると、基板ノイズ
の遮断効果が低くなってしまう。
【0013】本発明の目的は、上記各問題を解決し、基
板ノイズの遮断効果の高い、良好な特性を得られる半導
体装置およびその製造方法を提供することにある。
板ノイズの遮断効果の高い、良好な特性を得られる半導
体装置およびその製造方法を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、高濃度不純物層を有する半
導体基板上に前記高濃度不純物層に接して同一導電型ウ
ェルが設けられ、該同一導電型ウェル内に、デジタル回
路を構成する第1の半導体素子とアナログ回路を構成す
る第2の半導体素子とが分離領域を介して配置された半
導体装置であって、前記高濃度不純物層は、前記第1お
よび第2の半導体素子の下に連続して設けられており、
前記第1の半導体素子と前記第2の半導体素子とは、前
記分離領域に形成され、かつ、前記半導体基板の前記高
濃度不純物層にまで達するトレンチによって相互に分離
され、該トレンチの内部には、側壁に絶縁膜が設けら
れ、その内側に導電体が埋設されており、該導電体と前
記高濃度不純物層とが電気的に接続されるとともに、該
導電体を介して一定の電位が与えられていることを特徴
とする。
め、本発明の半導体装置は、高濃度不純物層を有する半
導体基板上に前記高濃度不純物層に接して同一導電型ウ
ェルが設けられ、該同一導電型ウェル内に、デジタル回
路を構成する第1の半導体素子とアナログ回路を構成す
る第2の半導体素子とが分離領域を介して配置された半
導体装置であって、前記高濃度不純物層は、前記第1お
よび第2の半導体素子の下に連続して設けられており、
前記第1の半導体素子と前記第2の半導体素子とは、前
記分離領域に形成され、かつ、前記半導体基板の前記高
濃度不純物層にまで達するトレンチによって相互に分離
され、該トレンチの内部には、側壁に絶縁膜が設けら
れ、その内側に導電体が埋設されており、該導電体と前
記高濃度不純物層とが電気的に接続されるとともに、該
導電体を介して一定の電位が与えられていることを特徴
とする。
【0015】
【0016】上記の場合、前記トレンチは前記第1また
は第2の半導体素子のうち少なくともいずれかを囲むよ
うに設けられてもよい。
は第2の半導体素子のうち少なくともいずれかを囲むよ
うに設けられてもよい。
【0017】上述のいずれの場合も、前記導電体が、タ
ングステンまたは電気的に活性化した前記不純物層と同
一導電型の高濃度の不純物を有する多結晶シリコンより
なるものであってもよい。
ングステンまたは電気的に活性化した前記不純物層と同
一導電型の高濃度の不純物を有する多結晶シリコンより
なるものであってもよい。
【0018】本発明の半導体装置の製造方法は、高濃度
不純物層を有する半導体基板上に前記高濃度不純物層に
接して同一導電型ウェルが設けられ、該同一導電型ウェ
ル内に、デジタル回路を構成する第1の半導体素子とア
ナログ回路を構成する第2の半導体素子とが分離領域を
介して配置され、前記高濃度不純物層が前記第1および
第2の半導体素子の下に連続して設けられている半導体
装置の製造方法であって、前記第1の半導体素子と前記
第2の半導体素子とを分離するように、かつ、前記高濃
度不純物層にまで達するようにトレンチを形成する第1
の工程と、前記トレンチの内側壁に絶縁膜よりなるサイ
ドウォールを形成する第2の工程と、前記サイドウォー
ルが形成されたトレンチに導電体を埋設して、該導電体
と前記高濃度不純物層とを電気的に接続して、該導電体
を介して一定の電位が与えられるようにする第3の工程
とを有することを特徴とする。
不純物層を有する半導体基板上に前記高濃度不純物層に
接して同一導電型ウェルが設けられ、該同一導電型ウェ
ル内に、デジタル回路を構成する第1の半導体素子とア
ナログ回路を構成する第2の半導体素子とが分離領域を
介して配置され、前記高濃度不純物層が前記第1および
第2の半導体素子の下に連続して設けられている半導体
装置の製造方法であって、前記第1の半導体素子と前記
第2の半導体素子とを分離するように、かつ、前記高濃
度不純物層にまで達するようにトレンチを形成する第1
の工程と、前記トレンチの内側壁に絶縁膜よりなるサイ
ドウォールを形成する第2の工程と、前記サイドウォー
ルが形成されたトレンチに導電体を埋設して、該導電体
と前記高濃度不純物層とを電気的に接続して、該導電体
を介して一定の電位が与えられるようにする第3の工程
とを有することを特徴とする。
【0019】
【0020】上記の場合、前記第1の工程によるトレン
チの形成は、前記第1または第2の半導体素子のうち少
なくともいずれかを囲むように形成するようにようにし
てもよい。
チの形成は、前記第1または第2の半導体素子のうち少
なくともいずれかを囲むように形成するようにようにし
てもよい。
【0021】上述のいずれの場合も、前記第3の工程に
て埋設される導電体としてタングステンを用いるように
してもよい。
て埋設される導電体としてタングステンを用いるように
してもよい。
【0022】さらに、前記第3の工程による導電体の埋
設は、多結晶シリコンを埋設した後、イオン注入によ
リ、前記半導体基板と同一導電型の高濃度の不純物を前
記多結晶シリコンに導入し、該導入された不純物を電気
的に活性化することによリ行われるようにしてもよい。
設は、多結晶シリコンを埋設した後、イオン注入によ
リ、前記半導体基板と同一導電型の高濃度の不純物を前
記多結晶シリコンに導入し、該導入された不純物を電気
的に活性化することによリ行われるようにしてもよい。
【0023】上記の通りの本発明によれば、トレンチの
内壁に絶縁膜が構成されているので、デジタル回路より
発生した基板ノイズはトレンチにより遮断され、直接ア
ナログ回路ヘ伝搬されることはない。また、基板ノイズ
のうち高濃度の不純物層を伝搬する基板ノイズはトレン
チ内に設けられた導電体を通じて例えばGND側ヘ伝搬
される。したがって、アナログ回路特性が基板ノイズの
影響により劣化することはない。
内壁に絶縁膜が構成されているので、デジタル回路より
発生した基板ノイズはトレンチにより遮断され、直接ア
ナログ回路ヘ伝搬されることはない。また、基板ノイズ
のうち高濃度の不純物層を伝搬する基板ノイズはトレン
チ内に設けられた導電体を通じて例えばGND側ヘ伝搬
される。したがって、アナログ回路特性が基板ノイズの
影響により劣化することはない。
【0024】また、トレンチ内に埋設する導電体を半導
体基板と同一導電型の高濃度不純物を有する多結晶シリ
コンとする場合、多結晶シリコンに含まれる不純物はト
レンチ側壁にシリコン酸化膜が形成されているので、半
導体装置の製造工程中の熱処理による横方向の拡散は阻
止される。したがって、トレンチ内に埋設された多結晶
シリコン中の高濃度不純物が半導体素子領域の基板濃度
を高くすることがないので、半導体素子の基板に対する
寄生容量の拡散容量を大きくしてしまう等の素子特性の
劣化は生じない。
体基板と同一導電型の高濃度不純物を有する多結晶シリ
コンとする場合、多結晶シリコンに含まれる不純物はト
レンチ側壁にシリコン酸化膜が形成されているので、半
導体装置の製造工程中の熱処理による横方向の拡散は阻
止される。したがって、トレンチ内に埋設された多結晶
シリコン中の高濃度不純物が半導体素子領域の基板濃度
を高くすることがないので、半導体素子の基板に対する
寄生容量の拡散容量を大きくしてしまう等の素子特性の
劣化は生じない。
【0025】また、トレンチ側壁にシリコン酸化膜が形
成されたトレンチ内に理設された導電体に、接地電位を
印加する構成とすれば、トレンチ左右の素子領域を電気
的に完全に分離することができ、高周波の基板ノイズの
遮断効果が大きくなる。
成されたトレンチ内に理設された導電体に、接地電位を
印加する構成とすれば、トレンチ左右の素子領域を電気
的に完全に分離することができ、高周波の基板ノイズの
遮断効果が大きくなる。
【0026】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【0027】図1は、本発明の一実施例の半導体装置の
断面図である。同図において、1は高濃度のP型不純物
を有するP型半導体基板である。このP型半導体基板1
上には、デジタル回路27を構成するMOSトランジス
タ31とアナログ回路を構成するMOSトランジスタ3
2が形成されており、これらはトレンチ(溝)12によ
り分離されている。ここでトレンチ12は前述の図6
(b)に示したように、デジタル回路を構成する半導体
素子を囲むように設けられており、デジタル回路を構成
する半導体素子とアナログ回路を構成する半導体素子と
を分離する構成となっている。
断面図である。同図において、1は高濃度のP型不純物
を有するP型半導体基板である。このP型半導体基板1
上には、デジタル回路27を構成するMOSトランジス
タ31とアナログ回路を構成するMOSトランジスタ3
2が形成されており、これらはトレンチ(溝)12によ
り分離されている。ここでトレンチ12は前述の図6
(b)に示したように、デジタル回路を構成する半導体
素子を囲むように設けられており、デジタル回路を構成
する半導体素子とアナログ回路を構成する半導体素子と
を分離する構成となっている。
【0028】トレンチ12の内部の内壁にはシリコン酸
化膜によりなるサイドウォール13’が形成されてお
り、さらにその内側にガードリング引出し電極14が形
成されている。このガードリング引出し電極14は、高
濃度のP型不純物を有する多結晶シリコンを熱処理によ
り活性化した導電体であり、トレンチ12の底面におい
て上記P型半導体基板1と電気的に接続されているが、
MOSトランジスタ31およびMOSトランジスタ32
とはサイドウォール13’により絶縁されている。
化膜によりなるサイドウォール13’が形成されてお
り、さらにその内側にガードリング引出し電極14が形
成されている。このガードリング引出し電極14は、高
濃度のP型不純物を有する多結晶シリコンを熱処理によ
り活性化した導電体であり、トレンチ12の底面におい
て上記P型半導体基板1と電気的に接続されているが、
MOSトランジスタ31およびMOSトランジスタ32
とはサイドウォール13’により絶縁されている。
【0029】上記ガードリング引出し電極14上にはト
レンチガードリング電極18が形成されており、該トレ
ンチガードリング電極18は接地されている。これによ
り、P型半導体基板1がガードリング引出し電極14を
介して接地された構造になる。
レンチガードリング電極18が形成されており、該トレ
ンチガードリング電極18は接地されている。これによ
り、P型半導体基板1がガードリング引出し電極14を
介して接地された構造になる。
【0030】上記構成の半導体装置では、MOSトラン
ジスタ31にて発生した基板ノイズは、トレンチ12に
より遮断されるため、直接MOSトランジスタ32ヘ伝
搬されることはない。また、トレンチ12下から回り込
む基板ノイズ、すなわちP型半導体基板1を通る基板ノ
イズは、図2に示すように、ガードリング引出し電極1
4、トレンチガードリング電極18を介してGND側ヘ
伝搬し、MOSトランジスタ32ヘ伝搬することはな
い。なお、ノイズの種類によっては、トレンチガードリ
ング電極18は接地せずに、所望の電位を与えるように
してもよい。また、トレンチ12はデジタル回路を構成
する半導体素子とアナログ回路を構成する半導体素子と
を分離できればよく、アナログ回路を構成する半導体素
子を囲むように構成してもよく、また、囲むような形状
でなくてもよい。
ジスタ31にて発生した基板ノイズは、トレンチ12に
より遮断されるため、直接MOSトランジスタ32ヘ伝
搬されることはない。また、トレンチ12下から回り込
む基板ノイズ、すなわちP型半導体基板1を通る基板ノ
イズは、図2に示すように、ガードリング引出し電極1
4、トレンチガードリング電極18を介してGND側ヘ
伝搬し、MOSトランジスタ32ヘ伝搬することはな
い。なお、ノイズの種類によっては、トレンチガードリ
ング電極18は接地せずに、所望の電位を与えるように
してもよい。また、トレンチ12はデジタル回路を構成
する半導体素子とアナログ回路を構成する半導体素子と
を分離できればよく、アナログ回路を構成する半導体素
子を囲むように構成してもよく、また、囲むような形状
でなくてもよい。
【0031】図3にこの半導体装置のノイズ伝搬の周波
数依存性を示す。図3から分かるように、本実施例の半
導体装置によれば、100MHz以上の周波数のノイズ
においても減哀でき、従来のものと比ベると格段にノイ
ズを減衰することができる。
数依存性を示す。図3から分かるように、本実施例の半
導体装置によれば、100MHz以上の周波数のノイズ
においても減哀でき、従来のものと比ベると格段にノイ
ズを減衰することができる。
【0032】次に、この半導体装置の製造方法について
図4および図5を参照して具体的に説明する。
図4および図5を参照して具体的に説明する。
【0033】まず、N型MOSトランジスタのラッチア
ップ防止として高濃度のP型不純物を有するP型半導体
基板1にシリコンをP型エビタキシヤル成長し、N型M
OSトランジスタのトランジスタ特性を決めるPウエル
2となる領域をP型不純物のイオン注入と熱処理による
P型不純物の活性化により形成する。
ップ防止として高濃度のP型不純物を有するP型半導体
基板1にシリコンをP型エビタキシヤル成長し、N型M
OSトランジスタのトランジスタ特性を決めるPウエル
2となる領域をP型不純物のイオン注入と熱処理による
P型不純物の活性化により形成する。
【0034】次いで、シリコン窒化膜(ここでは、膜厚
100〜200nm)を形成し、素子領域となる部分の
み残すようにエッチングする。その後、熱酸化エ程にシ
リコン窒化膜の取り除かれた部分に酸化膜からなるSi
O2素子分離領域4(ここでは、膜厚400〜700n
m)を形成し、素子形成領域にMOSゲート酸化膜5、
MOSゲート多結晶シリコン6、LDD拡散領域7、ソ
ース・ドレイン拡散領域8、MOSゲートのサイドウォ
ール9、層間絶縁膜10を形成する(図4(a)参
照)。
100〜200nm)を形成し、素子領域となる部分の
み残すようにエッチングする。その後、熱酸化エ程にシ
リコン窒化膜の取り除かれた部分に酸化膜からなるSi
O2素子分離領域4(ここでは、膜厚400〜700n
m)を形成し、素子形成領域にMOSゲート酸化膜5、
MOSゲート多結晶シリコン6、LDD拡散領域7、ソ
ース・ドレイン拡散領域8、MOSゲートのサイドウォ
ール9、層間絶縁膜10を形成する(図4(a)参
照)。
【0035】素子形成領域に素子が形成されると、次い
で、平坦化のため、層間絶縁膜11を形成する(図4
(b)参照)。その後、ノイズの遮蔽領域25にP+ 高
濃度層1に達する深さのトレンチ12を形成する(図4
(c)参照)。
で、平坦化のため、層間絶縁膜11を形成する(図4
(b)参照)。その後、ノイズの遮蔽領域25にP+ 高
濃度層1に達する深さのトレンチ12を形成する(図4
(c)参照)。
【0036】トレシチ12が形成されると、次いで、シ
リコン酸化膜13(ここでは、膜厚100〜300n
m)を全面に形成する(図4(d)参照)。その後、全
面に形成されたシリコン酸化膜13を異方性エッチング
してトレンチ12の底面に形成されたシリコン酸化膜1
3を除去する。このエッチングにより、トレンチ12の
側壁には、シリコン酸化膜13よりなるサイドウォール
13’が形成される。
リコン酸化膜13(ここでは、膜厚100〜300n
m)を全面に形成する(図4(d)参照)。その後、全
面に形成されたシリコン酸化膜13を異方性エッチング
してトレンチ12の底面に形成されたシリコン酸化膜1
3を除去する。このエッチングにより、トレンチ12の
側壁には、シリコン酸化膜13よりなるサイドウォール
13’が形成される。
【0037】次いで、多結晶シリコンを化学気相成長
し、P型不純物を形成された多結結晶シリコンにイオン
注入し、高濃度のP型不純物を有する多結晶シリコンを
全面に形成する。さらに、異方性エッチングにより、ト
レンチ12上以外に形成された高濃度のP型不純物を有
する多結晶シリコンを除去した後、多結晶シリコン中の
P型不純物を熱処理によリ電気的に活性化することで、
電気的に活性化した高濃度のP型不純物を有する多結晶
シリコンがトレンチ12に埋設されたガードリング引出
し電極14を形成する(図5(e)参照)。
し、P型不純物を形成された多結結晶シリコンにイオン
注入し、高濃度のP型不純物を有する多結晶シリコンを
全面に形成する。さらに、異方性エッチングにより、ト
レンチ12上以外に形成された高濃度のP型不純物を有
する多結晶シリコンを除去した後、多結晶シリコン中の
P型不純物を熱処理によリ電気的に活性化することで、
電気的に活性化した高濃度のP型不純物を有する多結晶
シリコンがトレンチ12に埋設されたガードリング引出
し電極14を形成する(図5(e)参照)。
【0038】その後、層間絶縁膜15を形成し、コンタ
クトホールを開孔し、アルミ等の金属膜で、MOSトラ
ンジスタのソース電極16,19、ドレイン電極17,
20、トレンチガードリング電極18の配線を形成し
(図5(f)参照)、図1に示した本実施例の半導体装
置を得る。なお、以上の説明において、図4および図5
に示す断面はここでは便宜上分けて示したが、一連の製
造工程における各工程の断面である。
クトホールを開孔し、アルミ等の金属膜で、MOSトラ
ンジスタのソース電極16,19、ドレイン電極17,
20、トレンチガードリング電極18の配線を形成し
(図5(f)参照)、図1に示した本実施例の半導体装
置を得る。なお、以上の説明において、図4および図5
に示す断面はここでは便宜上分けて示したが、一連の製
造工程における各工程の断面である。
【0039】上述の実施例の説明では、ガードリング引
出し電極14を電気的に活性化した高濃度のP型不純物
を有する多結晶シリコンよりなる導電体として説明した
が、本発明はこれに限るものではなく、例えば、ガード
リング引出し電極14としてタングステンよりなる導電
体を用いることもできる。
出し電極14を電気的に活性化した高濃度のP型不純物
を有する多結晶シリコンよりなる導電体として説明した
が、本発明はこれに限るものではなく、例えば、ガード
リング引出し電極14としてタングステンよりなる導電
体を用いることもできる。
【0040】ガードリング引出し電極14としてタング
ステンを用いた場合は、上述の図5(e)に示す工程に
おいて、トレンチ12の内部の側壁にシリコン酸化膜1
3を残すことにによりサイドウォール13’を形成した
後、タングステンを全面に形成する。そして、異方性エ
ッチングによりトレンチ12以外の以外の部分に形成さ
れたタングステンを除去することで、ガードリング引出
し電極14を得る。
ステンを用いた場合は、上述の図5(e)に示す工程に
おいて、トレンチ12の内部の側壁にシリコン酸化膜1
3を残すことにによりサイドウォール13’を形成した
後、タングステンを全面に形成する。そして、異方性エ
ッチングによりトレンチ12以外の以外の部分に形成さ
れたタングステンを除去することで、ガードリング引出
し電極14を得る。
【0041】ガードリング引出し電極14を多結晶シリ
コンで構成する場合には、トレンチ12に多結晶シリコ
ンを埋設した後、イオン注入により、基板と同一導電型
の高濃度の不純物を多結晶シリコンに導入し、かつ、多
結晶シリコンに導入された不純物を電気的に活性化する
ための熱処理工程が必要となるのに対し、ガードリング
引出し電極14にタングステンを用いた場合は、トレン
チ12にタングステンを埋設するだけでよいため、製造
工程数の削減が可能である。また、タングステンは多結
晶シリコンと比ベて抵抗が低いことから、ガードリング
引出し電極14を介したノイズ吸収がより効果的にな
り、よりノイズが低減される。
コンで構成する場合には、トレンチ12に多結晶シリコ
ンを埋設した後、イオン注入により、基板と同一導電型
の高濃度の不純物を多結晶シリコンに導入し、かつ、多
結晶シリコンに導入された不純物を電気的に活性化する
ための熱処理工程が必要となるのに対し、ガードリング
引出し電極14にタングステンを用いた場合は、トレン
チ12にタングステンを埋設するだけでよいため、製造
工程数の削減が可能である。また、タングステンは多結
晶シリコンと比ベて抵抗が低いことから、ガードリング
引出し電極14を介したノイズ吸収がより効果的にな
り、よりノイズが低減される。
【0042】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【0043】(1)デジタル回路より発生した基板ノイ
ズはトレンチにより遮断でき、基板ノイズのうち高濃度
の不純物層を伝搬する基板ノイズについてはトレンチ内
に設けられた導電体を通じて吸収することができるの
で、基板ノイズの影響によるアナログ回路特性の劣化を
防止できる。
ズはトレンチにより遮断でき、基板ノイズのうち高濃度
の不純物層を伝搬する基板ノイズについてはトレンチ内
に設けられた導電体を通じて吸収することができるの
で、基板ノイズの影響によるアナログ回路特性の劣化を
防止できる。
【0044】(2)トレンチ内に埋設された多結晶シリ
コン中の高濃度不純物が半導体素子領域の基板濃度を高
くすることがないので、半導体素子の基板に対する寄生
容量の拡散容量を大きくしてしまう等の素子特性の劣化
を防止でき、性能の高い半導体装置を提供することがで
きる。
コン中の高濃度不純物が半導体素子領域の基板濃度を高
くすることがないので、半導体素子の基板に対する寄生
容量の拡散容量を大きくしてしまう等の素子特性の劣化
を防止でき、性能の高い半導体装置を提供することがで
きる。
【0045】(3)トレンチがノイズ発生源を囲むよう
に構成されたものにおいては、トレンチ内に埋設された
導電体により構成される電極構造およびトレンチの内雄
に設けられた絶縁物よりなる絶縁構造が、ノイズ発生源
を囲むようにもうけられたものとなるので、半導体基板
表面を伝搬するノイズを遮断することができる。
に構成されたものにおいては、トレンチ内に埋設された
導電体により構成される電極構造およびトレンチの内雄
に設けられた絶縁物よりなる絶縁構造が、ノイズ発生源
を囲むようにもうけられたものとなるので、半導体基板
表面を伝搬するノイズを遮断することができる。
【0046】(4)トレンチ内に理設された導電体を接
地すれば、高用波の基板ノイズの遮断効果が大きくな
る。
地すれば、高用波の基板ノイズの遮断効果が大きくな
る。
【図1】本発明の一実施例の半導体装置の断面図であ
る。
る。
【図2】図1に示す半導体装置における基板ノイズの伝
搬経路を示す模式図である。
搬経路を示す模式図である。
【図3】本発明の半導体装置のノイズ伝搬の周波数依存
性を示す図である。
性を示す図である。
【図4】本発明の半導体装置の製造方法を説明するため
の図で、(a)〜(d)は各工程における断面図であ
る。
の図で、(a)〜(d)は各工程における断面図であ
る。
【図5】本発明の半導体装置の製造方法を説明するため
の図で、(e)〜(f)は各工程における断面図であ
る。
の図で、(e)〜(f)は各工程における断面図であ
る。
【図6】従来のノイズ制御技術を説明するための図で、
(a)はチップ構成図、(b)は回路概要図である。
(a)はチップ構成図、(b)は回路概要図である。
【図7】従来の半導体装置の構成を説明するための図
で、(a)はパターン平面図、(b)はガードリング法
を適用した場合における(a)のA−A’断面図、
(c)はトレンチ分離法を適用した場合における(a)
のA−A’断面図である。
で、(a)はパターン平面図、(b)はガードリング法
を適用した場合における(a)のA−A’断面図、
(c)はトレンチ分離法を適用した場合における(a)
のA−A’断面図である。
【図8】従来の半導体装置における基板ノイズの伝搬経
路を示す摸式図である。
路を示す摸式図である。
1 P型半導体基板 2a,2b Pウエル 4 SiO2素子分離領域 5 シリコン酸化膜 6,30 多結晶シリコン 7 LDD拡散層 8 ソース・ドレイン拡散層 9,13’ サイドウォール 10,11 層間絶縁膜 12 トレンチ 13 シリコン酸化膜 14 ガードリング電極 16,19 ソース電極 17,20 ドレイン電極 18 トレンチガードリング電極 25 遮蔽領域 27 デジタル回路 28 アナログ回路 31,32 MOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/08 - 27/092
Claims (7)
- 【請求項1】 高濃度不純物層を有する半導体基板上に
前記高濃度不純物層に接して同一導電型ウェルが設けら
れ、該同一導電型ウェル内に、デジタル回路を構成する
第1の半導体素子とアナログ回路を構成する第2の半導
体素子とが分離領域を介して配置された半導体装置であ
って、 前記高濃度不純物層は、前記第1および第2の半導体素
子の下に連続して設けられており、 前記第1の半導体素子と前記第2の半導体素子とは、前
記分離領域に形成され、かつ、前記半導体基板の前記高
濃度不純物層にまで達するトレンチによって相互に分離
され、該トレンチの内部には、側壁に絶縁膜が設けら
れ、その内側に導電体が埋設されており、該導電体と前
記高濃度不純物層とが電気的に接続されるとともに、該
導電体を介して一定の電位が与えられていることを特徴
とする半導体装置。 - 【請求項2】 請求項1に記載の半導体装置において、 前記トレンチは前記第1または第2の半導体素子のうち
少なくともいずれかを囲むように設けられたことを特徴
とする半導体装置。 - 【請求項3】 請求項1に記載の半導体装置において、 前記導電体が、タングステンまたは電気的に活性化した
前記不純物層と同一導電型の高濃度の不純物を有する多
結晶シリコンよりなることを特徴とする半導体装置。 - 【請求項4】 高濃度不純物層を有する半導体基板上に
前記高濃度不純物層に接して同一導電型ウェルが設けら
れ、該同一導電型ウェル内に、デジタル回路を構成する
第1の半導体素子とアナログ回路を構成する第2の半導
体素子とが分離領域を介して配置され、前記高濃度不純
物層が前記第1および第2の半導体素子の下に連続して
設けられている半導体装置の製造方法であって、 前記第1の半導体素子と前記第2の半導体素子とを分離
するように、かつ、前記高濃度不純物層にまで達するよ
うにトレンチを形成する第1の工程と、 前記トレンチの内側壁に絶縁膜よりなるサイドウォール
を形成する第2の工程と、 前記サイドウォールが形成されたトレンチに導電体を埋
設して、該導電体と前記高濃度不純物層とを電気的に接
続して、該導電体を介して一定の電位が与えられるよう
にする第3の工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項5】 請求項4に記載の半導体装置の製造方法
において、 前記第1の工程によるトレンチの形成は、前記第1また
は第2の半導体素子のうちのいずれかを囲むように形成
することを特徴とする半導体装置の製造方法。 - 【請求項6】 請求項4または請求項5に記載の半導体
装置の製造方法において、 前記第3の工程にて埋設される導電体としてタングステ
ンを用いたことを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項4または請求項5に記載の半導体
装置の製造方法において、 前記第3の工程による導電体の埋設は、多結晶シリコン
を理設した後、イオン注入により、前記半導体基板と同
一導電型の高濃度の不純物を前記多結晶シリコンに導入
し、該導入された不純物を電気的に活性化することによ
リ行うことを特徴とする半導体装置の製造方法。
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