KR100824790B1

KR100824790B1 - 클록 체배기 및 이를 포함하는 클록 생성기

Info

Publication number: KR100824790B1
Application number: KR1020060078957A
Authority: KR
Inventors: 김우석
Original assignee: 삼성전자주식회사
Priority date: 2006-08-21
Filing date: 2006-08-21
Publication date: 2008-04-24
Also published as: CN101132176A; US7746128B2; KR20080017641A; US20080297210A1

Abstract

클록 체배기는 위상 주파수 검출기, 상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기, 상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로, 상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 가변 딜레이 셀 및 상기 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성기(edge combiner)를 포함한다. 따라서 본 발명의 클록 체배기는 입력 신호의 딜레이를 조절하여 낮은 주파수 영역에서 효율적으로 동작할 수 있다.

클록 체배기, 클록 생성기, 지연 고정 루프

Description

클록 체배기 및 이를 포함하는 클록 생성기{CLOCK MULTIPLIER AND CLOCK GENERATOR HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 듀얼 루프(dual loop)를 채택한 클록 생성기를 나타내는 블록도이다.

도 2는 본 발명의 일 실시예에 따른 지연 고정 루프 기초의 클록 체배기를 나타내는 블록도이다.

도 3은 전압-전류 변환기 및 가변 딜레이 셀의 동작 방법을 설명하기 위한 개념도이다.

도 4는 도 3에 도시된 전압-전류 변환기 및 가변 딜레이 셀의 일 실시예를 나타내는 회로도이다.

도 5는 도 4에 도시된 전압-전류 변환기 및 가변 딜레이 셀의 동작을 나타내는 타이밍도이다.

도 6은 에지 합성기의 일 실시예를 나타내는 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

110 : 지연 고정 루프 기초의 클록 체배기

120 : 위상 고정 루프 기초의 클록 체배기

130 : 분주기

본 발명은 클록 체배기에 관한 것으로 특히, 낮은 주파수 영역에서 효율적으로 동작할 수 있는 클록 체배기 및 이를 포함하는 클록 생성기에 관한 것이다.

일반적으로, 집적 회로 내의 클록 체배기는 입력되는 입력 클록의 주파수를 체배하여 집적 회로의 내부적 사용을 위한 클록들을 생성한다. 즉, 클록 체배기는 비록 집적 회로가 낮은 주파수를 가지는 입력 클록을 제공받는 경우라도, 집적 회로에 적절한 높은 주파수를 가지는 클록을 생성한다.

클록 체배기를 만드는 전형적인 방법은 위상 고정 루프(PLL, Phase Locked Loop) 또는 지연 고정 루프(DLL, Delay Locked Loop)를 사용하는 것이다.

위상 고정 루프 기초의 클록 체배기는 일반적으로 위상 주파수 검출기를 이용하여 입력 클록(FIN)과 출력 클록(FOUT)의 주파수를 N으로 분주한 클록에 상응하는 분주 클록(FOUT/N) 간의 위상/주파수 차를 검출하고, 검출된 결과를 기초로 출력 클록(FOUT)의 주파수를 조절한다.

그러나 위상 고정 루프 기초의 클록 체배기는 입력 클록과 출력 클록의 위상/주파수 차를 조절하는데 특정 양의 시간을 요구하며, 클록 체배기의 오류는 다음의 입력 클록에 의하여 보정되기 전까지 계속하여 누적될 수 있다. 특히, 위상 고정 루프 기초의 클록 체배기는 입력 클록의 주파수가 수십 kHz 대역의 낮은 범위에 상응하는 경우에는 클록 체배기의 오류는 더욱 누적될 수 있다.

지연 고정 루프 기초의 클록 체배기는 일반적으로 위상 주파수 검출기를 이용하여 입력 클록(FIN)과 출력 클록(FOUT) 간의 위상/주파수 차를 검출하고, 검출된 결과를 기초로 딜레이 라인에 포함된 복수의 딜레이 셀들 간의 딜레이를 조절한다.

그러나 지연 고정 루프 기초의 클록 체배기는 체배비가 증가될 경우 복수의 딜레이 셀들로부터 출력되는 딜레이 신호들 간에 위상/주파수 차가 증가하는 문제점이 발생하고, 체배비가 감소하면 출력 클록 주기의 1/(2×N)를 가지는 딜레이 셀을 2N개 포함해야 하는 문제점이 발생한다. 즉, 지연 고정 루프 기초의 클록 체배기 역시 낮은 주파수 영역에서 효율적으로 동작하지 않는다.

예를 들어, 클록 체배기가 8 us 주기를 가지는 입력 클록을 입력받아 1 us 주기를 가지는 출력 클록을 생성할 경우에는 클록 체배기는 8/16 us 주기를 가지는 딜레이 셀을 16개 포함해야 하나, 현재 딜레이 셀이 일반적으로 채택하고 있는 전류 갈망 딜레이 셀(current starved delay cell)은 0.5 us 의 딜레이를 가지는 것이 매우 어렵다.

본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 낮은 주파수 영역에서 효율적으로 동작할 수 있는 클록 체배기 및 클록 체배 방법을 제공하는데 있다.

본 발명의 다른 목적은 낮은 주파수 영역에서 효율적으로 동작할 수 있는 클록 체배기를 포함하는 클록 생성기를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 클록 체배기는 위상 주파수 검출기, 상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기, 상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로, 상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 가변 딜레이 셀 및 상기 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성기(edge combiner)를 포함한다.

상기 가변 딜레이 셀은 커패시터를 포함하고, 상기 가변 딜레이 셀은 상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전하고, 상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하여 상기 삼각파 전압을 생성할 수 있다.

또한, 상기 가변 딜레이 셀은 이력 버퍼(hysteresis buffer)를 더 포함하고, 상기 이력 버퍼는 상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하고, 상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성할 수 있다. 예를 들어, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응할 수 있다.

상기 가변 딜레이 셀은 커패시터, 상기 조절된 입력 신호가 제1 논리 레벨을 가진 경우에는 닫히는(turn-on) 제1 스위치, 상기 제1 스위치가 닫히는 경우에는 상기 커패시터에 상기 제1 전류에 상응하는 전류를 충전시키는 풀업 전류 회로 및 상기 충전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 지연된 입력 신호를 생성하는 이력 버퍼를 포함할 수 있다.

상기 가변 딜레이 셀은 상기 조절된 입력 신호가 제2 논리 레벨을 가진 경우에는 닫히는(turn-on) 제2 스위치 및 상기 제2 스위치가 닫히는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시키는 풀다운 전류 회로를 더 포함하고, 상기 이력 버퍼는 상기 방전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 지연된 입력 신호를 생성할 수 있다.

상기 듀티 비 조절 회로는 기울기의 절대 값이 작은 상기 삼각파 전압을 생성하기 위하여 상기 입력 신호와 상기 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행하여 상기 입력 신호의 듀티 비를 증가시킬 수 있다.

상기 듀티 비 조절 회로는 커패시터를 포함하고, 상기 듀티 비 조절 회로는 상기 입력 신호가 제1 논리 레벨을 갖는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전시키고 상기 입력 신호가 제2 논리 레벨을 갖는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시켜 상기 내부 논리 신호를 생성하고, 상기 내부 논리 신호와 상기 입력 신호에 대하여 논리 합 연산을 수행하여 상기 조절된 입력 신호를 생성할 수 있다.

상기 전압-전류 변환기는 상기 생성된 제어 전압에 따라 생성된 가변 전류를 생성하여 상기 생성된 가변 전류를 상기 가변 딜레이 셀에 제공할 수 있다.

클록 체배기는 상기 위상 주파수 검출기의 제어 신호들을 기초로 전류량을 제어하는 펌프 및 상기 제어된 전류량에 상응하여 상기 제어 전압을 생성하는 루프 필터를 더 포함할 수 있다.

본 발명의 다른 목적을 달성하기 위하여 본 발명의 클록 체배기는 위상 주파수 검출기, 상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기, 상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로, 상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 N 개의 가변 딜레이 셀들을 각각 포함하는 M 개의 가변 딜레이 블록들 및 상기 가변 딜레이 블록들 각각으로부터 출력되는 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성 기(edge combiner)를 포함한다.

상기 가변 딜레이 셀들 각각은 커패시터를 포함할 수 있고, 상기 가변 딜레이 셀들 각각은 상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전하고, 상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하여 상기 삼각파 전압을 생성할 수 있다.

상기 가변 딜레이 셀들 각각은 이력 버퍼(hysteresis buffer)를 더 포함할 수 있고, 상기 이력 버퍼는 상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하고, 상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성할 수 있다. 예를 들어, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응할 수 있다.

상기 가변 딜레이 셀들 각각은 커패시터, 상기 조절된 입력 신호가 제1 논리 레벨을 가진 경우에는 닫히는(turn-on) 제1 스위치, 상기 제1 스위치가 닫히는 경우에는 상기 커패시터에 상기 제1 전류에 상응하는 전류를 충전시키는 풀업 전류 회로 및 상기 충전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 지연된 입력 신호를 생성할 수 있다.

상기 가변 딜레이 셀들 각각은 상기 제어된 입력 신호가 제2 논리 레벨을 가진 경우에는 닫히는(turn-on) 제2 스위치 및 상기 제2 스위치가 닫히는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시키는 풀다운 전류 회로를 더 포함할 수 있고, 상기 이력 버퍼는 상기 방전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 지연된 입력 신호를 생성할 수 있다.

상기 듀티 비 조절 회로는 커패시터를 포함할 수 있고, 상기 듀티 비 조절 회로는 상기 입력 신호가 제1 논리 레벨을 갖는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전시키고 상기 입력 신호가 제2 논리 레벨을 갖는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시켜 상기 내부 논리 신호를 생성하고, 상기 내부 논리 신호와 상기 입력 신호에 대하여 논리 합 연산을 수행하여 상기 조절된 입력 신호를 생성할 수 있다.

상기 위상 주파수 검출기는 상기 입력 신호와 M 번째 가변 딜레이 블록의 마지막 가변 딜레이 셀에 의한 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성할 수 있다.

상기 위상 주파수 검출기는 K 번째 가변 딜레이 블록(K는 1 이상이고 M 이하인 정수)의 L 번째 딜레이 신호(L은 1 이상이고 N 이하인 정수)와 J 번째 가변 딜레이 블록(J는 K와 다르고, 1 이상이고 M 이하인 정수)의 L 번째 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성할 수 있다.

클록 체배기는 상기 위상 주파수 검출기의 제어 신호들을 기초로 전류량을 제어하는 펌프 및 상기 제어된 전류량에 상응하여 상기 제어 전압을 생성하는 루프 필터를 더 포함할 수 있다. 또한, 클록 체배기는 상기 체배된 클록들 중 하나를 선택하는 멀티 플렉서를 더 포함할 수 있다.

본 발명의 또 다른 목적을 달성하기 위하여 클록 생성기는 입력 신호를 P 배 (P는 1 보다 큰 정수) 체배하는 지연 동기 루프 기초의 클록 체배기(delay locked loop based clock multiplier), 상기 체배된 입력 신호를 M 배 (M은 1 보다 큰 정수) 체배하여 상기 입력 신호를 P X M 배 체배한 클록을 생성하는 위상 고정 루프 기초의 클록 생성기(phase lock loop based clock generator) 및 상기 P X M 배 체배된 클록을 P 배로 분주하여 상기 입력 신호를 M 배 체배한 클록 신호를 생성하는 분주기(divider)를 포함하고, 상기 지연 동기 루프 기초의 클록 체배기는 위상 주파수 검출기, 상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기, 상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로, 상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울 기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여, 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 N 개의 가변 딜레이 셀들을 각각 포함하는 M 개의 가변 딜레이 블록들 및 상기 가변 딜레이 블록들 각각으로부터 출력되는 가변 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성기(edge combiner)를 포함한다.

클록 생성기는 상기 위상 주파수 검출기의 제어 신호들을 기초로 전류량을 제어하는 펌프 및 상기 제어된 전류량에 상응하여 상기 제어 전압을 생성하는 루프 필터를 더 포함할 수 있다. 또한, 클록 체배기는 상기 체배된 클록들 중 하나를 선택하는 멀티 플렉서를 더 포함할 수 있다.

본 발명의 또 다른 목적을 달성하기 위한 클록 체배 방법은 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 단계, 상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 단계, 상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하는 단계, 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하는 단계, 상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 M × N 개의 딜레이 신호들을 생성하는 단계 및 상기 가변 딜레이 블록들 각각으로부터 출력되는 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 단계를 포함한다.

상기 입력 신호의 듀티 비를 조절하는 단계는 기울기의 절대 값이 작은 상기 삼각파 전압을 생성하기 위하여 상기 입력 신호와 상기 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행하여 상기 입력 신호의 듀티 비를 증가시키는 단계를 포함할 수 있다.

상기 삼각파(pyramidal wave) 전압을 생성하는 단계는 상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 커패시터에 충전하는 단계 및 상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하는 단계를 포함할 수 있다.

상기 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하는 단계는 상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하는 단계 및 상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성하는 단계를 포함할 수 있다. 예를 들어, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응할 수 있다.

따라서 본 발명의 클록 체배기는 입력 신호의 딜레이를 조절하여 낮은 주파 수 영역에서 효율적으로 동작할 수 있다.

또한, 본 발명의 클록 생성기는 지연 고정 루프 기초의 클록 체배기에 제공되는 입력 신호의 딜레이를 조절하여 낮은 주파수 영역에서 효율적으로 동작할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.

도 1을 참조하면, 클록 생성기(100)는 지연 고정 루프 기초의 클록 체배기(delay locked loop based clock multiplier)(110), 위상 고정 루프 기초의 클록 체배기(phase lock loop based clock generator)(120) 및 분주기(divider)(130)를 포함한다.

지연 동기 루프 기초의 클록 체배기(110)는 입력 신호(FIN)를 P 배 (P는 1 보다 큰 정수) 체배한다. 일반적으로, 위상 고정 루프 기초의 클록 체배기(120)는 입력 클록(FIN)의 주파수가 수십 kHz 대역의 낮은 범위에 상응하는 경우에는 클록 체배기의 오류가 누적될 수 있다. 따라서 지연 동기 루프 기초의 클록 체배기(110)는 입력 신호를 체배하여 위상 고정 루프 기초의 클록 체배기(120)에 지연 고정 루프 출력 신호(DLL_OUT, FIN× P)을 제공한다.

위상 고정 루프 기초의 클록 생성기(120)는 체배된 입력 신호(DLL_OUT)를 M 배 (M은 1 보다 큰 정수) 체배하여 위상 고정 루프 출력 신호(PLL_OUT, FIN× P× M)를 생성한다. 따라서 클록 생성기(100)는 낮은 주파수 영역에서 위상 고정 루프 기초의 클록 체배기(120)의 오류가 누적되는 것을 방지할 수 있다.

분주기(130)는 위상 고정 루프 출력 신호(PLL_OUT)을 지연 동기 루프 기초의 클록 체배기(110)에 의하여 체배된 값(P)로 분주하여 출력 신호(FOUT, FIN× M)를 출력한다.

따라서 클록 생성기(100)는 목표 주파수인 FIN× M 의 주파수를 가지는 출력 클록을 안정적으로 생성할 수 있다.

도 2를 참조하면, 지연 고정 루프 기초의 클록 체배기(110)는 위상 주파수 검출기(210), 펌프(220), 루프 필터(230), 전압-전류 변환기(240), 듀티 비 조절 회로(250), 제1 내지 제4 가변 딜레이 블록들(262~268), 에지 합성기(Edge Combiner)(270) 및 클록 선택기(280)를 포함한다.

위상 주파수 검출기(210)는 두 개의 입력 클록들을 입력받고, 두 개의 입력 클록들 간의 위상/주파수 차를 검출한다. 두 개의 입력 클록들 간의 위상/주파수 차가 발생하는 경우에는 위상 주파수 검출기(210)는 제어 신호들(예를 들어, UP 신호와 DN 신호)을 생성하여 제어 전압(VCON)을 조절한다.

예를 들어, 위상 주파수 검출기(210)는 입력 신호(FIN)와 제4 가변 딜레이 블록(268) 내의 마지막 가변 딜레이 셀에 의한 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성할 수 있다. 또한, 위상 주파수 검출기(210)는 K 번째 가변 딜레이 블록(K는 1 이상이고 4 이하인 정수)의 L 번째 딜레이 신호(L은 1 이상이고 4 이하인 정수)와 J 번째 가변 딜레이 블록(J는 K와 다르고, 1 이상이고 4 이하인 정수)의 L 번째 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 출력 신호들을 생성할 수 있다.

펌프(220)는 제어 신호들을 기초로 루프 필터(230)의 전류량을 증가 또는 감소시킨다. 예를 들어, 펌프(220)가 제1 제어 신호를 입력받은 경우에는 펌프(220)는 루프 필터(230)의 전류량을 증가시킬 수 있고, 펌프(220)가 제2 제어 신호를 입력받은 경우에는 펌프(120)는 루프 필터(230)의 전류량을 감소시킬 수 있다.

루프 필터(230)는 펌프(220)에 의하여 조절된 전류량을 기초로 제어 전압(VCON)을 생성한다. 예를 들어, 펌프(220)가 루프 필터(230)의 전류량을 증가시킨 경우에는 제어 전압(VCON)을 증가시킬 수 있고, 펌프(220)가 루프 필터(230)의 전류량을 감소시킨 경우에는 제어 전압(VCON)을 감소시킬 수 있다.

전압-전류 변환기(240)는 위상 주파수 검출기(210)의 제어 신호들을 기초로 생성된 제어 전압(VCON)을 변환하여 제1 및 제2 제어 전류들을 생성한다. 즉, 전압-전류 변환기(240)는 제어 전압(VCON)을 기초로 듀티 비 조절 회로(250)의 입력 신호(FIN)의 듀티 비를 조절하고 가변 딜레이 블록들(262~268)의 딜레이 신호를 생성하기 위한 제1 및 제2 제어 전류들을 생성한다.

듀티 비 조절 회로(250)는 제1 및 제2 제어 전류들을 기초로 입력 신호(FIN)의 듀티 비를 조절하고, 제1 및 제2 가변 전류원들(251~252), 커패시터(254) 및 논리합 게이트(256)를 포함한다.

듀티 비 조절 회로(250)는 가변 딜레이 블록들(262~268)에서 생성되는 삼각 파 전압의 기울기를 작게 하기 위하여 입력 신호(FIN)와 전압-전류 변환기(240)로부터 출력되는 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행한다.

예를 들어, 듀티 비 조절 회로(250)는 입력 신호(FIN)가 제1 논리 레벨을 갖는 경우에는 제1 제어 전류에 상응하는 전류를 커패시터(254)에 충전시키고 입력 신호가 제2 논리 레벨을 갖는 경우에는 제2 제어 전류를 기초로 상기 충전된 전류를 커패시터(254)로부터 방전시켜 내부 논리 신호를 생성하며, 내부 논리 신호와 입력 신호(FIN)에 대하여 논리 합 연산을 수행하여 조절된 입력 신호를 생성한다.

가변 딜레이 블록들(262~268)은 각각 듀티 비 조절 회로(250)에 의하여 조절된 입력 신호를 기초로 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신호의 듀티 비를 재조절하여 입력 신호(FIN)에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 복수의 가변 딜레이 셀들을 포함한다.

에지 합성기(edge combiner)(270)는 가변 딜레이 셀들로부터 각각 출력되는 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성한다. 예를 들어, 에지 합성기(270)는 입력 클록(FIN)을 1배, 2배, 4배 및 8배 체배한 체배 클록들을 생성할 수 있다.

클록 선택기(280)는 에지 합성기(270)로부터 출력된 체배된 클록들 중 하나를 선택하여 출력 클록(FOUT)을 생성한다.

따라서 지연 동기 루프 기초의 클록 체배기(110)는 입력 신호(FIN)의 딜레이를 증가시켜 낮은 주파수 영역에서 효율적으로 동작할 수 있다.

이하 도 3 내지 도 5를 참조하여 전압-전류 변환기(240) 및 가변 딜레이 블록들(262~268) 각각에 포함된 가변 딜레이 셀들의 동작 방법을 설명한다.

도 3은 전압-전류 변환기 및 가변 딜레이 셀의 동작 방법을 설명하기 위한 개념도이고, 도 4는 도 3에 도시된 전압-전류 변환기 및 가변 딜레이 셀의 일 실시예를 나타내는 회로도이며, 도 5는 도 4에 도시된 전압-전류 변환기 및 가변 딜레이 셀의 동작을 나타내는 타이밍도이다.

전압-전류 변환기(240)는 제어 전압(VCON)에 의하여 제어 되는 가변 전류를 생성하여 생성된 가변 전류를 가변 딜레이 셀(310)에 제공한다. 예를 들어, 전압-전류 변환기(240)는 제어 전압(VCON)에 따라 생성된 가변 전류를 복사(mirror)할 수 있고, 복사된 전류를 기초로 출력 전류를 생성하여 생성된 출력 전류를 가변 딜레이 셀(310)에 제공할 수 있다.

가변 딜레이 회로(310)는 인버터(301), 제1 및 제2 스위치들(302~303), 풀업 전류 회로(304), 풀다운 전류 회로(305), 커패시터(306) 및 이력 버퍼(308)를 포함한다.

가변 딜레이 회로(310)는 듀티 비 조절 회로(250)에 의하여 조절된 입력 신호(A)를 기초로 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신 호(A)의 듀티 비를 재조절하여 입력 신호(FIN)에 비례하는 듀티 비를 가지는 딜레이 신호(Y)를 생성한다.

제1 스위치(302)는 조절된 입력 신호(A)가 제1 논리 레벨을 가진 경우에는 닫히고(turn-on), 풀업 전류 회로(304)는 제1 스위치(302)가 닫히는 경우에는 커패시터(306)에 전압-전류 변환기(240)로부터 출력된 제1 제어 전류에 상응하는 전류를 충전시킨다.

제2 스위치(303)는 조절된 입력 신호(A)가 제2 논리 레벨을 가진 경우에는 닫히고(turn-on), 풀다운 전류 회로(305)는 상기 제2 스위치가 닫히는 경우에는 전압-전류 변환기(240)로부터 출력된 제2 제어 전류를 기초로 충전된 전류를 커패시터로(306)부터 방전시킨다.

이력 버퍼(308)는 제1 스위치(302)가 닫히는 경우에는 충전된 전류에 상응하는 삼각파 전압을 입력받고, 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 지연된 입력 신호를 생성하고, 제2 스위치(303)가 닫히는 경우에는 방전된 전류에 상응하는 삼각파 전압을 입력받고, 삼각파 전압이 제2 임계치보다 작은 경우에는 제2 논리 레벨을 가진 지연된 입력 신호를 생성한다.

가변 딜레이 셀(310)의 동작을 구체적으로 설명하면 다음과 같다.

가변 딜레이 셀(310)은 조절된 입력 신호(A)가 제1 논리 레벨을 가지는 경우에는 제1 제어 전류에 상응하는 전류를 커패시터(306)에 충전하고, 조절된 입력 신호(A)가 제2 논리 레벨을 가지는 경우에는 제2 제어 전류를 기초로 충전된 전류를 커패시터(306)로부터 방전하여 삼각파 전압을 생성한다.

이력 버퍼(308)는 삼각파 전압이 제1 임계치보다 큰 경우에는 제1 논리 레벨을 가진 구형파 전압을 생성하고, 삼각파 전압이 제2 임계치보다 작은 경우에는 제2 논리 레벨을 가진 구형파 전압을 생성한다. 예들 들어, 이력 버퍼(308)는 구형파 전압이 입력 신호(FIN)에 비례하는 듀티 비를 가지는 딜레이 신호에 상응하도록 제1 임계치 및 제2 임계치를 조절할 수 있다.

도 6은 에지 합성기의 일 실시예를 나타내는 블록도이다.

도 6을 참조하면, 에지 합성기(270)는 복수개의 논리합 회로들(OR), 복수개의 배타적 논리합 회로들(NOR) 및 인버터들을 포함할 수 있다.

에지 합성기(270)는 가변 딜레이 블록들(262~268)로부터 출력된 복수개의 딜레이 신호들을 제공받고, 제공받은 딜레이 신호들을 기초로 입력 클록(FIN)을 1배, 2배, 4배 및 8배 체배한 체배 클록들을 생성한다. 한편, 도 6에 도시된 에지 합성기(270)는 지연 고정 루프에서 채택되는 일반적인 에지 합성기이므로 에지 합성기(270)의 자세한 동작 방법은 생략한다.

상술한 바와 같이 본 발명의 클록 체배기는 입력 신호의 딜레이를 조절하여 낮은 주파수 영역에서 효율적으로 동작할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

위상 주파수 검출기;

상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기;

상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로;

상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 가변 딜레이 셀; 및

상기 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성기(edge combiner)를 포함하는 클록 체배기(Clock Multiplier).
제1항에 있어서, 상기 가변 딜레이 셀은 커패시터를 포함하고,

상기 가변 딜레이 셀은 상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전하고, 상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하여 상기 삼각파 전압을 생성하는 것을 특징으로 하는 클록 체배기.
제2항에 있어서, 상기 가변 딜레이 셀은 이력 버퍼(hysteresis buffer)를 더 포함하고,

상기 이력 버퍼는 상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하고, 상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성하는 것을 특징으로 하는 클록 체배기.
제3항에 있어서, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응하는 것을 특징으로 하는 클록 체배기.
제1항에 있어서, 상기 가변 딜레이 셀은

커패시터;

상기 조절된 입력 신호가 제1 논리 레벨을 가진 경우에는 닫히는(turn-on) 제1 스위치;

상기 제1 스위치가 닫히는 경우에는 상기 커패시터에 상기 제1 전류에 상응하는 전류를 충전시키는 풀업 전류 회로; 및

상기 충전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상 기 지연된 입력 신호를 생성하는 이력 버퍼를 포함하는 것을 특징으로 하는 클록 체배기.
제5항에 있어서, 상기 가변 딜레이 셀은

상기 조절된 입력 신호가 제2 논리 레벨을 가진 경우에는 닫히는(turn-on) 제2 스위치; 및

상기 제2 스위치가 닫히는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시키는 풀다운 전류 회로를 더 포함하고,

상기 이력 버퍼는 상기 방전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 지연된 입력 신호를 생성하는 것을 특징으로 하는 클록 체배기.
제1항에 있어서, 상기 듀티 비 조절 회로는

기울기의 절대 값이 작은 상기 삼각파 전압을 생성하기 위하여 상기 입력 신호와 상기 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행하여 상기 입력 신호의 듀티 비를 증가시키는 것을 특징으로 하는 클록 체배기.
제7항에 있어서, 상기 듀티 비 조절 회로는 커패시터를 포함하고,

상기 듀티 비 조절 회로는 상기 입력 신호가 제1 논리 레벨을 갖는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전시키고 상기 입력 신호가 제2 논리 레벨을 갖는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시켜 상기 내부 논리 신호를 생성하고, 상기 내부 논리 신호와 상기 입력 신호에 대하여 논리 합 연산을 수행하여 상기 조절된 입력 신호를 생성하는 것을 특징으로 하는 클록 체배기.
제1항에 있어서, 상기 전압-전류 변환기는

상기 생성된 제어 전압에 따라 생성된 가변 전류를 생성하여 상기 생성된 가변 전류를 상기 가변 딜레이 셀에 제공하는 것을 특징으로 하는 클록 체배기.
제1항에 있어서,

상기 위상 주파수 검출기의 제어 신호들을 기초로 전류량을 제어하는 펌프; 및

상기 제어된 전류량에 상응하여 상기 제어 전압을 생성하는 루프 필터를 더 포함하는 것을 특징으로 하는 클록 체배기.
위상 주파수 검출기;

상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기;

상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로;

상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하고, 상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 N 개의 가변 딜레이 셀들을 각각 포함하는 M 개의 가변 딜레이 블록들; 및

상기 가변 딜레이 블록들 각각으로부터 출력되는 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성기(edge combiner)를 포함하는 클록 체배기(Clock Multiplier).
제11항에 있어서, 상기 가변 딜레이 셀들 각각은 커패시터를 포함하고,

상기 가변 딜레이 셀들 각각은 상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전하고, 상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하여 상기 삼각파 전압을 생성하는 것을 특징으로 하는 클록 체배기.
제12항에 있어서, 상기 가변 딜레이 셀들 각각은 이력 버퍼(hysteresis buffer)를 더 포함하고,

상기 이력 버퍼는 상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하고, 상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성하는 것을 특징으로 하는 클록 체배기.
제13항에 있어서, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서, 상기 가변 딜레이 셀들 각각은

커패시터;

상기 조절된 입력 신호가 제1 논리 레벨을 가진 경우에는 닫히는(turn-on) 제1 스위치;

상기 제1 스위치가 닫히는 경우에는 상기 커패시터에 상기 제1 전류에 상응하는 전류를 충전시키는 풀업 전류 회로; 및

상기 충전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 지연된 입력 신호를 생성하는 이력 버퍼를 포함하는 것을 특징으로 하는 클록 체배기.
제15항에 있어서, 상기 가변 딜레이 셀들 각각은

상기 제어된 입력 신호가 제2 논리 레벨을 가진 경우에는 닫히는(turn-on) 제2 스위치; 및

상기 제2 스위치가 닫히는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시키는 풀다운 전류 회로를 더 포함하고,

상기 이력 버퍼는 상기 방전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 지연된 입력 신호를 생성하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서, 상기 듀티 비 조절 회로는

기울기의 절대 값이 작은 상기 삼각파 전압을 생성하기 위하여 상기 입력 신호와 상기 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행하여 상기 입력 신호의 듀티 비를 증가시키는 것을 특징으로 하는 클록 체배기.
제17항에 있어서, 상기 듀티 비 조절 회로는 커패시터를 포함하고,

상기 듀티 비 조절 회로는 상기 입력 신호가 제1 논리 레벨을 갖는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전시키고 상기 입력 신호가 제2 논리 레벨을 갖는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전 류를 상기 커패시터로부터 방전시켜 상기 내부 논리 신호를 생성하고, 상기 내부 논리 신호와 상기 입력 신호에 대하여 논리 합 연산을 수행하여 상기 조절된 입력 신호를 생성하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서, 상기 전압-전류 변환기는

상기 생성된 제어 전압에 따라 생성된 가변 전류를 생성하여 상기 생성된 가변 전류를 상기 가변 딜레이 셀에 제공하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서, 상기 위상 주파수 검출기는

상기 입력 신호와 M 번째 가변 딜레이 블록의 마지막 가변 딜레이 셀에 의한 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서, 상기 위상 주파수 검출기는

K 번째 가변 딜레이 블록(K는 1 이상이고 M 이하인 정수)의 L 번째 딜레이 신호(L은 1 이상이고 N 이하인 정수)와 J 번째 가변 딜레이 블록(J는 K와 다르고, 1 이상이고 M 이하인 정수)의 L 번째 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서,

상기 위상 주파수 검출기의 제어 신호들을 기초로 전류량을 제어하는 펌프; 및

상기 제어된 전류량에 상응하여 상기 제어 전압을 생성하는 루프 필터를 더 포함하는 것을 특징으로 하는 클록 체배기.
제11항에 있어서,

상기 체배된 클록들 중 하나를 선택하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 클록 체배기.
입력 신호를 P 배 (P는 1 보다 큰 정수) 체배하는 지연 동기 루프 기초의 클록 체배기(delay locked loop based clock multiplier);

상기 체배된 입력 신호를 M 배 (M은 1 보다 큰 정수) 체배하여 상기 입력 신호를 P X M 배 체배한 클록을 생성하는 위상 고정 루프 기초의 클록 생성기(phase lock loop based clock generator); 및

상기 P X M 배 체배된 클록을 P 배로 분주하여 상기 입력 신호를 M 배 체배한 클록 신호를 생성하는 분주기(divider)를 포함하고,

상기 지연 동기 루프 기초의 클록 체배기는

위상 주파수 검출기;

상기 위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환 하여 제1 및 제2 제어 전류들을 생성하는 전압-전류 변환기;

상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 듀티 비 조절 회로;

상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하고 상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여, 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호를 생성하는 N 개의 가변 딜레이 셀들을 각각 포함하는 M 개의 가변 딜레이 블록들; 및

상기 가변 딜레이 블록들 각각으로부터 출력되는 가변 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 에지 합성기(edge combiner)를 포함하는 클록 생성기(Clock Generator).
제24항에 있어서, 상기 가변 딜레이 셀들 각각은 커패시터를 포함하고,

상기 가변 딜레이 셀들 각각은 상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전하고, 상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하여 상기 삼각파 전압을 생성하는 것을 특징으로 하는 클록 생성기.
제25항에 있어서, 상기 가변 딜레이 셀들 각각은 이력 버퍼(hysteresis buffer)를 더 포함하고,

상기 이력 버퍼는 상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하고, 상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성하는 것을 특징으로 하는 클록 생성기.
제26항에 있어서, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서, 상기 가변 딜레이 셀들 각각은

커패시터;

상기 조절된 입력 신호가 제1 논리 레벨을 가진 경우에는 닫히는(turn-on) 제1 스위치;

상기 제1 스위치가 닫히는 경우에는 상기 커패시터에 상기 제1 전류에 상응하는 전류를 충전시키는 풀업 전류 회로; 및

상기 충전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 지연된 입력 신호를 생성하는 이력 버퍼를 포함하는 것을 특징으로 하는 클록 생성기.
제28항에 있어서, 상기 가변 딜레이 셀들 각각은

상기 제어된 입력 신호가 제2 논리 레벨을 가진 경우에는 닫히는(turn-on) 제2 스위치; 및

상기 제2 스위치가 닫히는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전시키는 풀다운 전류 회로를 더 포함하고,

상기 이력 버퍼는 상기 방전된 전류에 상응하는 상기 생성된 삼각파 전압을 입력받고, 상기 입력받은 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 지연된 입력 신호를 생성하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서, 상기 듀티 비 조절 회로는

기울기의 절대 값이 작은 상기 삼각파 전압을 생성하기 위하여 상기 입력 신호와 상기 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행하여 상기 입력 신호의 듀티 비를 증가시키는 것을 특징으로 하는 클록 생성기.
제30항에 있어서, 상기 듀티 비 조절 회로는 커패시터를 포함하고,

상기 듀티 비 조절 회로는 상기 입력 신호가 제1 논리 레벨을 갖는 경우에는 상기 제1 제어 전류에 상응하는 전류를 상기 커패시터에 충전시키고 상기 입력 신호가 제2 논리 레벨을 갖는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전 류를 상기 커패시터로부터 방전시켜 상기 내부 논리 신호를 생성하고, 상기 내부 논리 신호와 상기 입력 신호에 대하여 논리 합 연산을 수행하여 상기 조절된 입력 신호를 생성하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서, 상기 전압-전류 변환기는

상기 생성된 제어 전압에 따라 생성된 가변 전류를 생성하여 상기 생성된 가변 전류를 상기 가변 딜레이 셀에 제공하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서, 상기 위상 주파수 검출기는

상기 입력 신호와 M 번째 가변 딜레이 블록의 마지막 가변 딜레이 셀에 의한 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서, 상기 위상 주파수 검출기는

K 번째 가변 딜레이 블록(K는 1 이상이고 M 이하인 정수)의 L 번째 딜레이 신호(L은 1 이상이고 N 이하인 정수)와 J 번째 가변 딜레이 블록(J는 K와 다르고, 1 이상이고 M 이하인 정수)의 L 번째 딜레이 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 상기 제어 신호들을 생성하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서,

상기 위상 주파수 검출기의 제어 신호들을 기초로 전류량을 제어하는 펌프; 및

상기 제어된 전류량에 상응하여 상기 제어 전압을 생성하는 루프 필터를 더 포함하는 것을 특징으로 하는 클록 생성기.
제24항에 있어서,

상기 체배된 클록들 중 하나를 선택하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 클록 생성기.
위상 주파수 검출기의 제어 신호들을 기초로 생성된 제어 전압을 변환하여 제1 및 제2 제어 전류들을 생성하는 단계;

상기 제1 및 제2 제어 전류들을 기초로 입력 신호의 듀티 비를 조절하는 단계;

상기 조절된 입력 신호를 기초로 상기 제1 및 제2 제어 전류들에 상응하는 기울기(slope)를 가지는 삼각파(pyramidal wave) 전압을 생성하는 단계;

상기 삼각파 전압을 기초로 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하는 단계;

상기 조절된 입력 신호의 듀티 비를 재조절하여 상기 입력 신호에 비례하는 듀티 비를 가지는 M × N 개의 딜레이 신호들을 생성하는 단계; 및

상기 가변 딜레이 블록들 각각으로부터 출력되는 딜레이 신호들을 기초로 복수의 체배된 클록들을 생성하는 단계를 포함하는 클록 체배 방법.
제37항에 있어서, 상기 입력 신호의 듀티 비를 조절하는 단계는

기울기의 절대 값이 작은 상기 삼각파 전압을 생성하기 위하여 상기 입력 신호와 상기 제1 및 제2 제어 전류들을 기초로 생성된 내부 논리 신호에 대하여 논리합 연산을 수행하여 상기 입력 신호의 듀티 비를 증가시키는 단계를 포함하는 방법.
제37항에 있어서 상기 삼각파(pyramidal wave) 전압을 생성하는 단계는

상기 조절된 입력 신호가 제1 논리 레벨을 가지는 경우에는 상기 제1 제어 전류에 상응하는 전류를 커패시터에 충전하는 단계; 및

상기 조절된 입력 신호가 제2 논리 레벨을 가지는 경우에는 상기 제2 제어 전류를 기초로 상기 충전된 전류를 상기 커패시터로부터 방전하는 단계를 포함하는 특징으로 하는 방법.
제39항에 있어서, 상기 구형파(square wave) 전압을 생성하여 상기 조절된 입력 신호의 딜레이를 조절하는 단계는

상기 생성된 삼각파 전압이 제1 임계치보다 큰 경우에는 상기 제1 논리 레벨을 가진 상기 구형파 전압을 생성하는 단계; 및

상기 생성된 삼각파 전압이 제2 임계치보다 작은 경우에는 상기 제2 논리 레벨을 가진 상기 구형파 전압을 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
제40항에 있어서, 상기 구형파 전압은 상기 입력 신호에 비례하는 듀티 비를 가지는 딜레이 신호에 상응하는 것을 특징으로 하는 방법.