CN101132176A - 时钟乘法器以及具有该时钟乘法器的时钟发生器 - Google Patents

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Abstract

一种时钟乘法器包括相位－频率检测器、电压－电流转换器、占空比控制电路、多个可变延迟单元以及边缘组合器。该相位－频率检测器产生控制信号。该电压－电流转换器转换该控制信号来产生第一和第二电流控制电压。该占空比控制电路基于该第一和第二电流控制电压，修改输入时钟信号的该占空比。每一个该可变延迟单元基于该修改过的输入信号产生三角波电压，并且基于该三角波电压产生方波电压，来产生延迟信号。该边缘组合器基于来自该可变延迟单元的该延迟信号产生多个倍增时钟。

Description

时钟乘法器以及具有该时钟乘法器的时钟发生器
技术领域
本发明涉及时钟频率的相乘，更具体地说，涉及能够在低频区域有效运行的时钟乘法器(clock multiplier)以及包括该时钟乘法器的时钟发生器。
背景技术
通常，集成电路中的时钟乘法器通过将输入时钟信号倍频，产生用于该集成电路的内部电路的内部时钟。因此，尽管具有相对低频的输入时钟被输入至该集成电路，但是该时钟乘法器可以产生具有该集成电路所要求的相对高频的时钟。
传统时钟乘法器典型地包括锁相环(PLL)或延迟锁定环(DLL)。
通常，使用该PLL的时钟乘法器检测分频时钟(FIN/N，FOUT/N)之间的相位/频率差，该分频时钟对应于输入时钟(FIN)和输出时钟(FOUT)通过N进行时钟频率分频，并且使用该PLL的时钟乘法器基于该检测结果，控制该输出时钟(FOUT)的频率。
然而，使用该PLL的该时钟乘法器需要特定时间来控制该输入时钟和输出时钟之间的相位/频率差，并且该时钟乘法器的误差将会累积，直到该误差关于下一个输入时钟被补偿。当使用该PLL的时钟乘法器的输入时钟的频率大约为几千KHz时，该时钟乘法器的误差将会累积更多。
通常，使用该DLL的时钟乘法器检测输入时钟(FIN)和输出时钟(FOUT)之间的相位/频率差，并且基于该检测结果，控制包含于一条延迟线的多个延迟单元的延迟。
然而，当相乘比率增加时，会产生一个问题，即在从该延迟单元输出的延迟信号之间的该相位/频率差会增加。当该相乘比率减小时，从该延迟单元输出的延迟信号之间的该相位/频率差会减小。因此，使用该DLL的时钟乘法器在该低频区域不能有效地操作。
例如，当时钟乘法器接收周期为8μs的输入时钟并产生周期为1μs的输出时钟时，要求该时钟乘法器包括16个延迟单元，且每一个该延迟单元的延迟时间为8/16μs。然而，使用目前传统的非补偿延迟单元很难获得0.5μs的延迟时间。在目前的非补偿延迟单元中，p偏置(p-bias)(PMOS器件的栅极偏置)由电流反射(mirror)(作为MOS二极管连接的PMOS晶体管)产生。电流非补偿延迟单元具有两个反相级(inverter stage)、一个压控P沟道(positive channel)金属氧化物半导体(PMOS)电流源和一个压控N沟道(negative channel)金属氧化物半导体(NMOS)电流源(见图2)。该两个电流源控制该延迟单元的延迟周期。
发明内容
本发明的一些示例性实施例提供了时钟乘法器，以及与在低频区域时可以有效操作的时钟倍增的方法。
本发明的一些示例性实施例提供了包括能够在低频区域有效操作的时钟乘法器的时钟发生器。
在本发明的一些示例性实施例中，时钟乘法器包括：相位-频率检测器、电压-电流转换器、占空比(duty ratio)控制电路、多个可变延迟单元以及边缘组合器(edge combiner)。
每一个可变延迟单元包括：反相器(inverter)，包括在电源电压与该反相器输出之间连接的上拉电路，以及在接地电压与该反相器输出之间连接的下拉电路；电容，与该反相器输出相连；滞后(hysteresis)缓存器，与该反相器输出相连。
每一个上拉电路包括：第一开关，由该反相器的输入控制；以及第一可变电阻器件，由第一电流控制电压控制且与该第一开关串联。每一个下拉电路包括：第二开关(逆向地)，由该反相器的输入控制；以及第二可变电阻器件，由第二电流控制电压控制且与该第二开关串联。基于由相位-频率检测器输出的该控制信息，产生该第一和第二电流控制电压，来控制向该电容充电或放电所需的时间量。
当该反相器的输出电压大于第一临界值时，该滞后缓存器被配置为产生处于第一逻辑电平的方波电压，而当该反相器的输出电压小于第二临界值时，该滞后缓存器被配置为产生处于第二逻辑电平的方波电压。可以控制或预定该临界值，使得由每一个延迟单元输出的该延迟信号的占空比与该输入时钟信号的占空比成比例(如相等)。
该电压-电流转换器转换控制电压，来产生第一和第二电流控制电压。基于该相位-频率检测器的控制信号产生该控制电压。基于该第一和第二电流控制电压，该占空比控制电路控制输入时钟信号的该占空比。基于该修改过的输入信号，每一个该可变延迟单元产生三角波电压，基于该三角波电压产生方波电压，来修改该修改过的输入信号的延迟，并且再次修改该修改过输入信号的占空比来产生延迟信号。该三角波电压具有对应于该第一和第二电流控制电压的坡度(slope)，且该延迟信号具有与该输入时钟信号成比例的占空比。基于来自该可变延迟单元的延迟信号，该边缘组合器产生多个倍增时钟。该边缘组合器可以是包括组合逻辑的传统边缘组合器，组合逻辑包括“或”门、“或非”门和反相器。
每一个该可变延迟单元可以包括电容，并且当该修改过的输入信号对应于第一逻辑电平时，该可变延迟单元通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电，和当该修改过的输入信号对应于第二逻辑电平时，通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电产生该三角波电压。
每一个该可变延迟单元可以进一步包括：滞后缓存器，并且当该三角波电压大于第一临界值时，该滞后缓存器产生该具有该第一逻辑电平的方波电压，和当该三角波电压小于第二临界值时，该滞后缓存器产生具有该第二逻辑电平的方波电压。
该方波电压可以对应于一个延迟信号，该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
每一个该可变延迟单元可以包括电容、第一开关、多个电流电路和滞后缓存器。当修改过的输入信号对应于第一逻辑电平时，将第一开关接通。当第一开关接通时，基于该第二电流控制电压(通过由该第二电流控制电压控制的第一可变电阻器件)，该上拉电流电路对该电容充电。当该三角波电压大于第一临界值时，该滞后缓存器接收该三角波电压并产生具有该第一逻辑电平的该延迟输入时钟信号。
每一个该可变延迟单元可以进一步包括：第二开关和下拉电流电路。该当该修改过的输入信号对应于第二逻辑电平时，将第二开关接通。当该第二开关被接通时，基于该第二电流控制电压(通过由该第二电流控制电压控制的第二可变电阻器件)，该下拉电流电路对该电容放电。当该三角波电压小于第二临界值时，该滞后缓存器接收该三角波电压并产生具有该第二逻辑电平的该延迟输入时钟信号。
基于该第一和第二电流控制电压，该占空比控制电路产生内部逻辑信号并对该输入时钟信号和该内部逻辑信号执行现逻辑“或”操作，来修改该输入时钟信号的占空比。
该占空比控制电路包括电容，并且当该输入时钟信号对应于第一逻辑电平时，该占空比控制电路通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电，当该输入时钟信号对应于第二逻辑电平时，通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电，来产生该内部逻辑信号，并对该内部逻辑信号和该内部时钟信号执行逻辑“或”操作，来产生该修改过的输入信号。
根据该控制电压，该电压-电流转换器可以在内部产生可变电流，并输出电流控制电压来在该可变延迟单元中反射(mirror)该可变电流。
该时钟乘法器可以进一步包括电荷泵和环路滤波器。基于该相位-频率检测器，该电荷泵产生电流。基于来自该电荷泵的电流，该环路滤波器产生该控制电压。
在本发明的另一个示例性实施例中，时钟乘法器包括：相位-频率检测器、电压-电流转换器、占空比控制电路、M个可变延迟模块和边缘组合器。该电压-电流转换器转换控制电压，以产生第一和第二电流控制电压。基于该相位-频率检测器的控制信号，产生该控制电压。基于该第一和第二电流控制电压，该占空比控制电路控制输入时钟信号的占空比。该M个可变延迟模块的每一个包括N个可变延迟单元。每一个该可变延迟单元基于该修改过的输入信号产生三角波电压，基于该三角波电压产生方波电压，来修改该修改过的输入信号的延迟，并再次修改该修改过的输入信号来产生延迟信号。该三角波电压具有对应于该第一和第二电流控制电压的坡度。该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
每一个该可变延迟单元可以包括电容，并且当该修改过的输入信号对应于第一逻辑电平时，基于该第一电流控制电压(通过由该第一电流控制电压控制的第一可变电阻器件)，该可变延迟单元可以向该电容充电，当该修改过的输入信号对应于第二逻辑电平时，基于该第二电流控制电压(通过由该第二电流控制电压控制的第二可变电阻器件)，该可变延迟单元可以对该电容放电，来产生该三角波电压。
每一个该改变延迟单元可以进一步包括滞后缓存器，并且当该三角波电压大于第一临界值时，该滞后缓存器产生具有该第一逻辑电平的该方波电压，当该三角波电压小于第二临界值时，产生具有该第二逻辑电平的该方波电压。
该方波电压可以对应于一个延迟信号，该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
每一个该可变延迟单元可以包括电容、第一开关、上拉电流电路和滞后缓存器。当该修改过的输入信号对应于第一逻辑电平时，该第一开关被接通。当该第一开关被接通时，该上拉电流电路通过由该第一电流控制的第一可变电阻器件对该电容充电。当该三角波电压大于第一临界值时，该滞后缓存器接收该三角波电压并产生具有该第一逻辑电平的该延迟输入时钟信号。
每一个该可变延迟单元可以进一步包括：第二开关、下拉电流电路。该当该修改过的输入信号对应于第二逻辑电平时，第二开关被接通。当该第二开关被接通时，该下拉电流电路通过由该第二电流控制电压控制的第二可变电阻器件对该电容充电，并且当该三角波电压小于第二临界值时，该滞后缓存器接收该三角波电压并产生具有该第二逻辑电平的该延迟输入时钟信号。
基于该第一和第二电流控制电压，该占空比控制电路可以产生内部逻辑信号，并配置为对该输入时钟信号和该内部逻辑信号执行逻辑“或”操作，来修改该输入时钟信号的占空比。
该占空比控制电路可以包括电容，并且当该输入时钟信号对应于第一逻辑电平时，该占空比控制电路可以通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电，当该输入时钟信号对应于第二逻辑电平时，通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电，来产生该内部逻辑信号，并对该内部逻辑信号和该内部时钟信号执行逻辑“或”操作，来产生该修改过的输入信号。
根据该控制电压，该电压-电流转换器可以产生可变电流，来将该可变电流提供至该可变延迟单元。
基于来自第M个可变延迟模块中的最后一个可变延迟单元的该输入时钟信号和延迟信号，该相位-频率检测器可以比较相位和频率，并且基于该比较结果，产生该控制信号。
该相位-频率检测器可以比较K(K是从1到M的自然数)个可变延迟模块的第L(L是从1到N的自然数)个延迟信号的相位和频率，以及J(J是从1到M且不等于K的自然数)个可变延迟模块的第L个延迟信号的相位和频率，并且基于该比较结果产生该控制信号。
该时钟乘法器可以进一步包括电荷泵和环路滤波器。基于该相位-频率检测器的控制信号，该电荷泵产生电流。基于来自该电荷泵的电流，该环路滤波器产生该控制电压。
该时钟乘法器可以进一步包括：配置为选择多个倍增时钟中的一个的复用器(multiplexer)。
在本发明的另一个示例性实施例中，时钟发生器包括：基于延迟锁定环(DLL)的时钟乘法器、基于锁相环(PLL)的时钟发生器和分频器(divider)。
该基于DLL的时钟乘法器将输入时钟信号乘以相乘系数P。该基于PLL的时钟发生器将该基于DLL的时钟乘法器乘以相乘系数M，来产生具有该输入时钟信号频率的P×M倍频率的时钟信号。该分频器从该基于PLL的时钟乘法器中以相乘系数P对该时钟信号进行分频，来产生具有该输入时钟信号频率M倍的频率的时钟信号。该基于DLL的时钟乘法器包括相位-频率检测器、电压-电流转换器、占空比控制电路、M个可变延迟模块和边缘组合器。该电压-电流转换器转换控制电压来产生第一和第二电流控制电压。基于该相位-频率检测器的控制信号产生该控制电压。基于该第一和第二电流控制电压，该占空比控制电路控制输入时钟信号的该占空比。M个可变延迟模块的每一个包括N个可变延迟单元。基于该修改过的输入信号，每一个该延迟单元产生三角波电压，并且基于该三角波电压产生方波电压，来修改该修改过的输入信号的延迟，并配置为再次修改该修改过的输入信号的占空比来产生延迟信号。该三角波电压具有对应于该第一和第二电流控制电压的坡度。该延迟信号具有与该输入时钟信号的占空比成比例的占空比。基于来自每一个该可变延迟模块的延迟信号，该边缘组合器产生多个倍增时钟(multipliedclock)。
该可变延迟单元的每一个可以包括电容，并且当该修改过的输入信号对应于第一逻辑电平时，该可变延迟单元通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电，当该修改过的输入信号对应于第二逻辑电平时，通过由第二电流控制电压控制的第二可变电阻器件对该电容放电，来产生该三角波电压。
该可变延迟单元的每一个进一步包括滞后缓存器，当该三角波电压大于第一临界值时，该滞后缓存器产生具有该第一逻辑电平的该方波电压，当该三角波电压小于第二临界值时，产生具有该第二逻辑电平的该方波电压。
该方波电压可以对应于一个延迟信号，该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
该可变延迟单元的每一个可以包括电容、第一开关、上拉电流电路和滞后缓存器。当该修改过的输入信号对应于第一逻辑电平时，该第一开关被接通。当该第一开关被接通时，该上拉电流电路通过由该第一电流控制的第一可变电阻器件对该电容充电。当该三角波电压大于第一临界值时，该滞后缓存器接收该三角波电压并产生具有该第一逻辑电平的该延迟输入时钟信号。
该可变延迟单元的每一个可以进一步包括第二开关和下拉电流电路。当该修改过的输入信号对应于第二逻辑电平时，该第二开关被接通。当该第二开关被接通时，该下拉电流电路通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电。当该三角波电压小于第二临界值时，该滞后缓存器接收该三角波电压并产生具有该第二逻辑电平的该延迟输入时钟信号。
基于该第一和第二电流控制电压，该占空比控制电路可以产生内部逻辑信号，并对该输入时钟信号和该内部逻辑信号执行逻辑“或”操作，以修改该输入时钟信号的占空比。
该占空比控制电路可以包括电容，并且当该输入时钟信号对应于第一逻辑电平时，该占空比控制电路可以通过由该第一电流控制电压控制的第三可变电阻器件对该电容充电，当该输入时钟信号对应于第二逻辑电平时，通过由该第二电流控制电压控制的第四可变电阻器件对该电容放电，来产生该内部逻辑信号，并对该内部逻辑信号和该输入时钟信号执行逻辑“或”操作，来产生该修改过的输入信号。
根据该控制电压，该电压-电流转换器可以产生可变电流，来将该可变电流提供给该可变延迟单元。
该相位-频率检测器可以将该输入时钟信号的相位和频率与来自第M个可变延迟模块中最后可变延迟单元的延迟信号的相位和频率进行比较并基于比较的结果产生该控制信号。
该相位-频率检测器可以比较K(K是从1到M的自然数)个可变延迟模块的第L(L是从1到N的自然数)个延迟信号相位和频率和J(J是从1到M且不等于K的自然数)个可变延迟模块的第L延迟信号的相位和频率，并且根据比较结果产生该控制信号。
该时钟发生器可以进一步包括电荷泵和环路滤波器。基于该相位-频率检测器的控制信号，该电荷泵产生电流。基于来自该电荷泵的电流，该环路滤波器产生该控制电压。
该时钟发生器可以进一步包括配置为选择该多个倍增时钟中一个的复用器。
在本发明的另一个示例性实施例中，一种倍增时钟的方法包括：通过转换基于相位-频率检测器的控制信号产生的控制电压，产生第一和第二电流控制电压；基于该第一和第二电流控制电压，修改输入时钟信号的该占空比，来产生修改过的输入信号；基于该修改过的输入信号，通过产生三角波电压来修改该修改过的输入信号的延迟，并且基于该三角波电压，产生方波电压；通过再次修改该修改过的输入信号的该占空比来产生多个延迟信号；以及基于该延迟信号产生多个倍增时钟。该三角波电压具有对应于该第一和第二电流控制电压的坡度，且每一个该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
修改该输入时钟信号的占空比可以包括：基于该第一和第二电流控制电压，产生内部逻辑信号；以及对该输入时钟信号和该内部逻辑信号上实现逻辑“或”操作，来修改该输入时钟信号的占空比。
基于该修改过的输入信号，产生该三角波电压包括：当该修改过的输入信号对应于第一逻辑电平时，使用该第一电流控制电压向电容充电；以及当该修改过的输入信号对应于第二逻辑电平时，使用该第二电流控制电压对该电容放电。
基于该三角波电压，产生该方波电压可以包括：当该三角波电压大于第一临界值时，产生具有该第一逻辑电平的该方波电压；以及当该三角波电压小于第二临界值时，产生具有该第二逻辑电平的该方波电压。
该方波电压可以对应于一个延迟信号，该延迟信号具有与该输入时钟信号成比例的占空比。
因此，通过修改输入时钟信号的该延迟，根据本发明的时钟乘法器可以在低频区域有效操作。
同样地，通过修改基于延迟锁定环的提供给时钟乘法器的输入时钟信号的延迟，根据本发明的时钟发生器可以在低频区域有效操作。
通过参照附图(其中示出了本发明的实施例)，现在将在下面更全面地描述本发明的实施例。然而，本发明可以以许多不同的形式实施，并且不应该解释为受限于这里提出的实施例。相反的，提供的这些实施例使得本说明书将会更加全面和完整，并且将向本领域技术人员全面地传达本发明的范围。在整个申请中，相同的附图标记表示相同的器件。
附图说明
对于本领域技术人员，通过参照附图，对示例性实施例进行详细描述，本发明的上述和其它优点将变得更加明显，其中：
图1是根据本发明的示例性实施例的、包括双环的时钟发生器的框图；
图2是根据本发明的示例性实施例的、基于延迟锁定环的时钟乘法器的框图；
图3是该电压-电流转换器240以及用来描述图2中该时钟乘法器操作的一个可变延迟单元310的电路图；
图4是图3的该电压-电流转换器240及该可变延迟单元的示例性实施例的详细电路图；
图5是图解在图4中该电压-电流转换器240以及一个可变延迟单元310的操作的定时图；
图6是图解在图2中的该时钟乘法器中使用的传统边缘组合器的框图。
具体实施方式
图1是根据本发明的示例性实施例的包括双环的时钟发生器的框图。
参照图1，时钟发生器100包括基于延迟锁定环(DLL)的时钟乘法器100、基于锁相环(PLL)的时钟乘法器120以及分频器130。
该基于DLL的时钟乘法器110将输入时钟频率信号FIN乘以相乘系数P。一般地，当该基于DLL的时钟乘法器110的该输入时钟信号FIN的频率是几十KHz的低频时，该基于DLL的时钟乘法器110的误差会被累计。因此，该基于DLL的时钟乘法器110将该输入时钟信号FIN的频率将输入时钟信号FIN的频率与该乘法系数P相乘，来向基于该锁相环的时钟乘法器120的提供延迟锁定环输出信号DLL_OUT(FIN×P)。
该基于锁相环的时钟乘法器120将该相乘输入信号DLL_OUT的频率与相乘系数M相乘，以产生锁相环输出信号PLL_OUT(FIN×P×M)。因此，该时钟发生器100可以防止在低频操作模式中基于该锁相环的时钟发生器120误差的累积。
该分频器130通过该基于DLL的时钟乘法器110的相乘系数P对该锁相环输出信号PLL_OUT进行分破，来输出一输出信号FOUT(FIN×M)。
因此，该时钟发生器100可以产生具有作为目标频率的FIN×M频率的输出时钟PLL_OUT。
图2是图解根据本发明的示例性实施例的基于DLL的时钟乘法器的框图。
参照图2，基于DLL的时钟乘法器包括：相位-频率检测器210、电荷泵220、环路滤波器230、电压-电流转换器240、占空比控制电路250、第一到第四可变延迟模块262、264、266和268、边缘组合器270和时钟选择器280。
该相位-频率检测器210接收两个时钟信号，并检测在该两个时钟信号之间的相位/频率差。当检测到该两个时钟信号之间的相位/频率的差时，该相位-频率检测器210产生交替的控制信号(如，UP信号和DN信号)来调整控制电压(VCON)。
例如，该相位-频率检测器210可以将该输入时钟信号FIN的相位和频率与从第四可变延迟模块268中的最后可变延迟单元输出的延迟信号(延迟的输入时钟信号)的相位和频率进行比较，并且该相位-频率检测器210可以基于该比较结果产生该控制信号。另外，该相位-频率检测器210可以将K(K是从1到4的自然数)个可变延迟模块中的第L(L是从1到4的自然数)个延迟信号的相位和频率与J(J是从1到4但不等于K的自然数)个可变延迟模块中的第L个延迟信号的相位和频率进行比较，并且该相位-频率检测器210可以基于该比较结果产生该控制信号。
基于该UP/DN控制信号，该电荷泵220产生正电流或负电流，来增加或降低存储于该环路滤波器230的电容中的电荷数量。例如，当该电荷泵220接收第一控制信号(UP)时，该电荷泵220可以增加存储于该环路滤波器230的电容中的电荷，且当该电荷泵220接收第二控制信号(DN)时，该电荷泵220可以减少存储于该环路滤波器230的电容中的电荷。
基于由该电荷泵220控制的、存储于该环路滤波器230的电容中的电荷，该环路滤波器230产生该控制电压VCON。例如，当该电荷泵220增加存储于该环路滤波器230的电容中的电荷时，该环路滤波器230增加该控制电压VCON，并且当该电荷泵220减小存储于该环路滤波器230的电容中的电荷时，该环路滤波器230减小该控制电压VCON。
该电压-电流转换器240转换基于该相位-频率检测器210的控制信号(UP，CN)产生的该控制电压VCON，来产生第一和第二电流控制电压(在电流源251和252)。因此，该电压-电流转换器240产生该第一和第二电流控制电压，用来修改该占空比控制电路250的占空比，并基于该控制电压VCON产生该可变延迟模块262、264、266和268的延迟信号。
基于该第一和第二电流控制电压，该占空比控制电路250控制(修改)该输入信号FIN的占空比。该占空比控制电路250包括第一和第二可变电流源251和252、电容254和或门256。
该占空比控制电路250对该输入信号FIN和基于从该电压-电流转换器240中输出的第一和第二电流控制电压在该电容254中产生的内部逻辑信号执行逻辑“或”操作，来降低从该可变延迟模块262、264、266和268中产生的三角波电压的坡度。
例如，当该输入信号FIN处于第一逻辑电平时，该占空比控制电路250基于该第一电流控制电压对该电容254充电。另一方面，当该输入信号FIN处于第二逻辑电平时，该占空比控制电路250基于该第二电流控制电压对该电容254放电，来产生该内部逻辑信号。该占空比控制电路250对该内部逻辑信号和该输入信号FIN执行该“或”操作来产生该修改过的输入信号。
每一个该可变延迟模块262、264、266和268包括多个可变延迟单元。基于由该占空比控制电路250产生的该修改过的输入信号，每一个该可变延迟单元产生具有对应于该第一和第二电流控制电压的坡度的三角波电压，并基于该三角波电压产生方波电压，来修改该修改过的输入信号的延迟。通过再次修改该修改过的输入信号的占空比，每一个该可变延迟单元产生具有与该输入信号的占空比成例的延迟信号的占空比。
基于从每一个该可变延迟单元中输出的延迟信号，该边缘组合器270产生多个倍增时钟。例如，通过分别将该输入信号FIN乘以1、2、4和8，该边缘组合器270可以产生倍增时钟。
该时钟选择器280选择从该边缘组合器270中输出的倍增时钟之一，来产生输出时钟FOUT。
因此，通过增加该输入信号FIN的延迟，该基于DLL的时钟乘法器110可以在低频区域有效地操作。
在下文中，参照附图3、4和5，将描述该电压-电流转换器240和在每一个该可变延迟模块262、264、266和268中的该可变延迟单元的操作。
图3是该电压-电流转换器240和图2中的一个可变延迟单元310的电路图，图4是该电压-电流转换器240和图3中的该可变延迟单元的示例性实施例的详细电路图，图5是图解该电压-电流转换器240和图4中该可变延迟单元310的操作的时序图。
该电压-电流转换器240产生由该控制电压VCON控制的可变电流(如，通过每一个晶体管MN1，MP2的可变电流)。该可变电流可以被反射，经由传送至该可变延迟单元310的电流控制电压，来发射该可变延迟单元310中的该电压-电流转换器240的该可变电流。例如，该电压-电流转换器240可以包括电流反射，基于该反射的电流，该可变电流和输出控制电压将该电流反射至该可变延迟单元310。
该电压-电流转换器240包括压控电流源242和多个晶体管(MN1、MN2和MN4)来形成电流反射电路。如图4所示，每一个该晶体管MN1、MN2和MN4可以作为一对串联的晶体管执行。
该可变延迟单元310可以是如图2所示的多个延迟单元(#1到#7)中之一。该可变延迟单元310包括反相器301、第一和第二开关302(如晶体管MP4)和303(如晶体管MN7)、上拉电流电路304、下拉电流电路305、电容306和滞后缓存器308。该电容可以使用NMOS晶体管MN8的该栅极电介质来实现。
基于输入信号A，该可变延迟单元310产生三角波电压，且该三角波电压具有对应于该第一和第二电流控制电压的坡度。输入信号A从该输入信号FIN中获得，该输入信号FIN由该占空比控制电路修改(见图2)。基于该三角波电压，该可变延迟单元310产生方波电压来修改该修改过的输入信号A的延迟。该可变延迟单元310再次修改该修改过的输入信号A的占空比以输出延迟信号Y。
当该修改过的输入信号A处于第一逻辑电平时，该第一开关302被接通，且当该第一开关302被接通时，基于从该电压-电流转换器240输出的该第一电流控制电压，该上拉电流电路304对该电容306充电。
该上拉电流电路304通过第一可变电阻器件对该电容306充电，该第一可变电阻器件(MP5)由从该电压-电流转换器240输出的第一电流控制电压控制。该第一可变电阻器件(MP5)控制该电容被填充的速率，因此控制该电容的三角波电压上升的坡度。该第一可变电阻器件可以作为一个或多个串联的晶体管MP5实施，该一个或多个串联的晶体管MP5由从该电压-电流转换器240输出的一个或多个第一电流控制电压控制。
当该修改过的输入信号A处于第二逻辑电平时，该第二开关303被接通，且当该第二开关303被接通时，基于该电压-电流转换器240中的该第二电流控制电压，该下拉电流电路305对该电容306放电。
该下拉电流电路305通过第二可变电阻器件(MN6)对该电容306放电，该第二可变电阻器件(MN6)由从该电压-电流转换器240中输出的第二电流控制电压控制。该第二可变电阻器件(MN6)控制该电容排空的速率，因此控制该电容的三角波电压下降的坡度。该第二可变电阻器件可以作为一个或多个串联晶体管MN6实施，该一个或多个串联的晶体管MP6由从该电压-电流转换器240输出的一个或多个第二电流控制电压控制。
该电压-电流转换器240包括由VCON控制的压控电流源242和执行电流反射电路的多个晶体管(MN1、MN2和MN4)。如图4所示，每一个该晶体管MN1、MN2和MN4可以作为一对串联晶体管实施。
当该第一开关302被接通时，该滞后缓存器308接收三角波电压，并且当该三角波电压大于第一临界值时，产生具有该第一逻辑电平的延迟输入信号。另外，当该第二开关303被接通时，该滞后缓存器308接收三角波电压，并且当该三角波电压小于第二临界值时，产生具有该第二逻辑电平的延迟输入信号。
该可变延迟单元310的操作描述如下。
当该修改过的输入信号A处于该第一逻辑电平时，该可变延迟单元310通过该第一可变电阻器件对该电容306充电，该第一可变电阻器件由该第一电流控制电压控制。当该修改过的输入信号A处于该第二逻辑电平时，该可变延迟单元310通过该第二可变电阻器件对该电容306放电，该第二可变电阻器件由该第二电流控制电压控制。该电容306的充电和放电产生在该电容306处的三角波电压。
该可变延迟单元310包括由互补开关302和303(晶体管MP4和MP7)形成的反相器、由该n沟道晶体管MN1和MN6，以及p沟道晶体管MP2和MP5形成的电流反射。控制信号VCON的值确定了在p沟道晶体管MP1中流动的电流，因此确定了通过晶体管MN1、MP2、MN4、MN5和MN6流动的电流。在该VCON的值较高时，该p沟道晶体管MP5(或n沟道晶体管MN7)中流动的电流低。当该VCON的值减小时，在该p沟道晶体管MP5(或n沟道晶体管MN7)中流动的电流增加。由p沟道晶体管MP5提供的低电流限制IUP的值(通过晶体管MP5)，该IUP值是p沟道晶体管MP4的漏-源极电流。当该电流IUP和IDN减小时，该反相器(MP4和MN7)的开关速度降低，因此当从该输入信号A中产生该输出信号Y时增加了延迟。因此，为了减小通过该可变延迟单元310的该输入信号A的延迟，减小了该控制信号VCON的值。
相反，当该IUP和IDN电流值增加时，反相器(MP4和MN7)的该开关速度增加，因此当从该输入信号A中产生该输出信号Y时减小了延迟。因此，为了减小通过该可变延迟单元310的该输入信号A的延迟，增加了该控制信号VCON的值。
通过锁存或解锁该三角波电压，该滞后缓存器308产生一方波电压。当该三角波电压大于该第一临界值时，该方波电压具有该第一逻辑电平，且当该三角波电压小于该第二临界值时，该方波电压具有该第二逻辑电平。例如，可以控制该滞后缓存器308中的该第一临界值和第二临界值，这样该方波电压对应于一个延迟信号，该延迟信号具有与该输入信号FIN的占空比成比例(如成比例或等于)的占空比。
图6是图2中的该边缘组合器270的框图。
参照图6，边缘组合器270包括多个“或”电路、多个“或非”电路和反相器。
该边缘组合器270接收多个从该可变延迟模块262、264、266和268中输出的延迟信号，并基于该接收到的延迟信号，通过分别将该输入信号FIN乘以1、2、4和8产生倍增时钟。没有描述该边缘组合器270的操作，这是因为图6中所示的该边缘组合器270是在延迟锁定环中通常被本领域技术人员所了解的传统边缘组合器。
如上所述，根据本发明的示例性实施例的该时钟乘法器通过修改该输入信号的延迟可以在低频区域有效地操作。
同样，根据本发明的示例性实施例的该时钟发生器通过修改提供给基于DLL的时钟乘法器的延迟可以在低频区域有效地操作。
在不脱离在下文中声明的本发明的精神或范围的情况下，许多明显的变更都是可能的。例如，可以变换该晶体管MP4和MP5的串接序列，和/或变换该晶体管MN7和MN6的串接序列，而不显著影响该可变延迟单元310的操作。因此，描述了本发明的示例性实施例之后，可以理解，由于在不脱离如权利要求所述的本发明的精神或范围的情况下许多明显的变更是可能的，故由权利要求所定义的本发明不仅限于上面描述中所提出的具体细节。在权利要求中，符号P、M、N、L、J和K代表数字，且该数字M、N、L和K是自然数。
本申请要求在35 USC§119之下的、于2006年8月21日在韩国知识产权局(KIPO)提交的申请号为2006-78957的韩国专利申请的优先权，在此作为参考将其引用。

Claims (44)

1.一种时钟乘法器，包括：
多个可变延迟单元，该所述可变延迟单元的每一个被配置为基于输入时钟信号产生三角波电压，并且被配置为基于该三角波电压产生方波电压。
2.权利要求1的该时钟乘法器，进一步包括：
相位-频率检测器；以及
占空比控制电路，被配置为基于该相位-频率检测器输出的控制信号，修改该输入时钟信号的占空比。
3.权利要求2的该时钟乘法器，进一步包括电压-电流转换器，其被配置为基于该控制电压产生第一和第二电流控制电压，基于由该相位-频率检测器输出的控制信号产生该控制电压。
4.权利要求3的该时钟乘法器，进一步包括边缘组合器，其被配置为基于来自该可变延迟单元的方波电压产生多个倍增时钟。
5.权利要求1的该时钟乘法器，其中每一个该可变延迟单元被配置为修改其各自的方波电压的该占空比。
6.权利要求1的该时钟乘法器，其中每一个该可变延迟单元中的该三角波电压具有对应于第一电流控制电压的上升沿和对应于第二电流控制电压的下降沿。
7.权利要求6的该时钟乘法器，其中每一个该可变延迟单元包括电容，且该可变延迟单元被配置为通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电，和通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电来产生该三角波电压。
8.权利要求6的该时钟乘法器，其中每一个该可变延迟单元进一步包括滞后缓存器，且当该三角波电压大于第一临界值时，该滞后缓存器被配置为产生处于第一逻辑电平的该方波电压，和当该三角波电压小于第二临界值时，被配置为产生处于第二逻辑电平的该方波电压。
9.权利要求8的该时钟乘法器，其中该方波电压对应于一延迟信号，该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
10.权利要求1的该时钟乘法器，其中每一个该可变延迟单元包括：
电容；
第一开关，当该可变延迟单元的输入处于第一逻辑电平时，该第一开关被配置为接通；
上拉电流电路，当该第一开关被导通过时，被配置为通过基于由相位-频率检测器输出的该控制信号控制的该第一可变电阻器件对该电容充电；以及
滞后缓存器，被配置为接收该三角波电压，并且当该三角波电压大于第一临界值时，被配置为产生处于该第一逻辑电平的该方波电压。
11.权利要求10的该时钟乘法器，其中每一个该可变延迟单元进一步包括：
第二开关，当该可变延迟单元的输入处于第二逻辑电平时，该第二开关被配置为接通；以及
下拉电流电路，当该第二开关被接通时，被配置为通过基于由该相位-频率检测器输出的该控制信号控制的该第二可变电阻器件对该电容放电，
其中该滞后缓存器被配置为接收该三角波电压，并且当该三角波电压小于第二临界值时，被配置为产生处于该第二逻辑电平的该方波电压。
12.权利要求1的该时钟乘法器，进一步包括占空比控制电路，该占空比控制电路被配置为基于由相位-频率检测器输出的控制信号修改该输入时钟信号的占空比，
其中，该占空比控制电路被配置为基于由该相位-频率检测器输出的该控制信号，产生内部逻辑信号，和被配置为对该输入时钟信号和该内部逻辑信号进行逻辑“或”操作，从而修改该输入时钟信号的占空比。
13.权利要求12的该时钟乘法器，其中该占空比控制电路包括电容，并且
该占空比控制电路被配置为当该输入时钟信号对应于第一逻辑电平时，基于由该相位-频率检测器输出的该控制信号，通过第三可变电阻器件对该电容充电，和当该输入时钟信号对应于第二逻辑电平时，基于由该相位-频率检测器输出的该控制信号，通过第四可变电阻器件对该电容放电，从而产生该内部逻辑信号，并且被配置为对该内部逻辑信号和该输入时钟信号执行逻辑“或”操作。
14.权利要求1的该时钟乘法器，进一步包括电压-电流转换器，其被配置为转换控制电压来产生第一和第二电流控制电压，基于相位-频率检测器的该控制信号产生该控制电压；其中基于该第一和第二电流控制电压，每一个该可变延迟单元产生三角波电压。
15.权利要求14的该时钟乘法器，进一步包括：
电荷泵，被配置为基于该相位-频率检测器的该控制信号，产生电流；以及
环路滤波器，被配置为基于来自该电荷泵的电流，产生该控制电压。
16.一种时钟乘法器，包括：
相位-频率检测器；
电压-电流转换器，其被配置为转换控制电压来产生第一和第二电流控制电压，基于来自该相位-频率检测器的控制信号产生该控制电压；
占空比控制电路，其被配置为基于该第一和第二电流控制电压，修改输入时钟信号的该占空比；
M个可变延迟模块，该可变延迟模块的每一个包括N个可变延迟单元，每一个该可变延迟单元被配置为产生三角波电压，基于该三角波电压产生方波电压，并且输出延迟信号，该三角波电压具有对应于该第一和第二电流控制电压的坡度。
17.权利要求16的该时钟乘法器，其中每一个该可变延迟单元包括电容，并且当该延迟单元的输入处于第一逻辑电平时，每一个该可变延迟单元被配置为通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电，并且当该延迟单元的输入处于第二逻辑电平时，被配置为通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电，来产生该三角波电压。
18.权利要求17的该时钟乘法器，其中每一个该可变延迟单元进一步包括滞后缓存器，当该三角波电压大于第一临界值时，该滞后缓存器被配置为产生处于该第一逻辑电平的该方波电压，当该三角波电压小于第二临界值时，被配置为产生处于该第二逻辑电平的该方波电压。
19.权利要求18的该时钟乘法器，其中该方波电压是一个延迟信号，该延迟信号具有与该输入时钟信号的占空比成比例的占空比。
20.权利要求16的该时钟乘法器，其中每一个该可变延迟单元包括：
电容；
第一开关，当该延迟单元的输入处于第一逻辑电平时，该第一开关被配置为接通；
上拉电流电路，当该第一开关被接通时，被配置为通过由该第一电流控制电压控制的第一可变电阻器件对该电容充电；以及
滞后缓存器，被配置为接收该三角波电压，并且当该三角波电压大于第一临界值时，产生处于该第一逻辑电平的该延迟输入时钟信号。
21.权利要求20的该时钟乘法器，其中每一个该可变延迟单元进一步包括：
第二开关，当该延迟单元的输入处于第二逻辑电平时，该第二开关被配置为接通；以及
下拉电流电路，当该第二开关被接通时，被配置为通过由该第二电流控制电压控制的可变电阻器件对该电容放电，并且
其中该滞后缓存器被配置为接收该三角波电压，并且当该三角波电压小于第二临界值时，被配置为产生处于该第二逻辑电平的该延迟输入时钟信号。
22.权利要求16的该时钟乘法器，其中该占空比控制电路被配置为基于该第一和第二电流控制电压产生内部逻辑信号，和被配置为对该输入时钟信号和该内部逻辑信号执行逻辑“或”操作，从而修改该输入时钟信号的占空比。
23.权利要求16的该时钟乘法器，其中该占空比控制电路包括电容，并且
该占空比控制电路被配置为：
当该输入时钟信号对应于第一逻辑电平时，通过由该第一电流控制电压控制的第三可变电阻器件，对该电容充电；
当该输入时钟信号对应于第二逻辑电平时，通过由该第二电流控制电压控制的第四可变电阻器件，对该电容放电以产生该内部逻辑信号；以及
对该内部逻辑信号和该输入时钟信号执行逻辑“或”操作。
24.权利要求16的该时钟乘法器，其中该电压-电流转换器根据该控制电压产生可变电流以将该第一和第二电流控制电压提供给该可变延迟单元。
25.权利要求16的该时钟乘法器，其中该相位-频率检测器被配置为将K，K是从1到M的自然数，个可变延迟模块的第L，L是从1到N的自然数，个延迟信号的相位和频率与J，J是从1到M但不等于K的整数，个可变延迟模块的第L个延迟信号的相位和频率进行比较，并且被配置为基于该比较结果产生该控制信号。
26.一种时钟发生器，包括：
基于延迟锁定环DLL的时钟乘法器，其被配置为将输入时钟信号的该频率I乘以相乘系数P；
基于锁相环PLL的时钟乘法器，被配置为将该基于DLL的时钟乘法器的输出信号乘以相乘系数M产生具有是该输入时钟信号的频率I的P×M倍频率的时钟信号；以及
分频器，被配置为通过由该相乘系数P分频来自该基于PLL的时钟乘法器的该时钟信号的频率以产生具有该输入时钟频率I的M倍频率的时钟信号。
27.权利要求26的该时钟发生器，其中该基于DLL的时钟乘法器包括：
相位-频率检测器，被配置为基于输入时钟信号产生控制信号；
M可变延迟模块，每一个都包括N个可变延迟单元，该可变延迟单元的每一个被配置为基于该修改过的输入信号产生三角波电压，基于该三角波电压产生方波电压修改该输入时钟信号的延迟，其中该三角波电压的上升沿和下降沿分别对应于第一和第二电流控制电压；
其中基于该相位-频率检测器的该控制信号产生该第一和第二电流控制电压。
28.权利要求27的该时钟发生器，其中每一个该可变延迟单元包括电容，且每一个该可变延迟单元被配置为：
当该延迟单元的输入处于第一逻辑电平时，通过由该第一电流控制电压控制的第一可变电阻器件，对其电容充电；以及
当该延迟单元的输入处于第二逻辑电平时，通过由该第二电流控制电压控制的第二可变电阻器件，对其电容放电。
29.权利要求27的该时钟发生器，其中每一个该可变延迟单元包括滞后缓存器，并且当该三角波电压大于第一临界值时，该滞后缓存器被配置为产生处于该第一逻辑电平的该方波电压，并且当该三角波电压小于第二临界值时，被配置为产生处于该第二逻辑电平该方波电压。
30.权利要求29的该时钟发生器，其中该方波电压的占空比与该输入时钟信号的占空比成比例。
31.权利要求27的该时钟发生器，其中每一个该可变延迟单元包括：
电容；
第一开关，当该延迟单元的输入处于第一逻辑电平时，该第一开关被配置为接通；
上拉电流电路，当该第一开关被接通时，被配置为通过由该第一电流控制电压控制的可变电阻器件对该电容充电；以及
滞后缓存器，被配置为接收该三角波电压，并且当该三角波电压大于第一临界值时，被配置为产生具有该第一逻辑电平的该延迟输入时钟信号。
32.权利要求31的该时钟发生器，其中每一个该可变延迟单元进一步包括：
第二开关，当该延迟单元的输入处于第二逻辑电平时，该第二开关被配置为接通；以及
下拉电流电路，当该第二开关被接通时，被配置为通过由该第二电流控制电压控制的第二可变电阻器件对该电容放电，并且
其中该滞后缓存器被配置为接收该三角波电压，并且当该三角波电压小于第二临界值时，被配置为产生具有该第二逻辑电平的该延迟输入时钟信号。
33.权利要求26的该时钟发生器，进一步包括占空比控制电路，其被配置为基于该第一和第二电流控制电压产生内部逻辑信号，并且被配置为对该输入时钟信号和该内部逻辑信号执行逻辑“或”操作，从而修改该输入时钟信号的占空比。
34.权利要求33的该时钟发生器，其中该占空比控制电路包括电容，并且当该输入时钟信号对应于第一逻辑电平时，该占空比控制电路被配置为通过由该第一电流控制电压控制的第三可变电阻器件对该电容充电，并且当该输入时钟信号对应于第二逻辑电平时，被配置为通过由该第二电流控制电压控制的第四可变电阻器件对该电容放电，并且对该内部逻辑信号和该输入时钟信号执行逻辑“或”操作。
35.权利要求27的该时钟发生器，进一步包括电压-电流转换器，被配置为根据基于该相位-频率检测器的控制信号所产生的控制电压，产生第一和第二电流控制电压，并且通过将该第一和第二电流控制电压输出至该可变延迟单元，在该可变延迟单元中发射该可变电流。
36.权利要求27的该时钟发生器，其中该相位-频率检测器被配置为将K，K是从1到M的整数，个可变延迟模块中的第L，L是从1到N的整数，个延迟信号的相位和频率与J，J是从1到M但不等于K的自然数，个可变延迟模块中的第L个延迟信号的相位和频率进行比较，并且被配置为基于该比较结果产生该控制信号。
37.一种倍增输入时钟信号的方法，包括：
基于来自相位-频率检测器的控制信号，产生第一和第二电流控制电压；
通过基于该输入时钟信号产生三角波电压，以及通过在每一个该延迟单元中，基于该三角波电压产生方波电压，控制通过多个延迟单元中每一个的该输入时钟信号的延迟，该三角波电压具有分别对应于该第一和第二电流控制电压的上升沿和下降沿。
38.权利要求37的该方法，进一步包括：
基于该第一和第二电流控制电压修改该输入时钟信号的占空比，来产生修改过的输入信号；
基于该修改过的输入信号产生多个延迟信号，每一个该延迟信号具有与该输入时钟信号的占空比成比例的占空比；以及
基于该延迟信号产生多个倍增时钟。
39.权利要求38的该方法，其中修改该输入时钟信号的占空比包括：
基于该第一和第二电流控制电压产生内部逻辑信号；以及
对该输入时钟信号和该内部逻辑信号执行逻辑“或”操作，从而修改该输入时钟信号的占空比。
40.权利要求37的该方法，其中在每一个延迟单元中产生该三角波电压包括：
通过由第一电流控制电压控制的第一可变电阻器件对电容充电；以及
通过由第二电流控制电压控制的第二可变电阻器件对电容放电。
41.权利要求40的该方法，其中在每一个延迟单元中基于该三角波电压产生该方波电压包括：
当该三角波电压大于第一临界值时，产生处于该第一逻辑电平的该方波电压；以及
当该当该三角波电压小于第二临界值时，产生处于该第二逻辑电平的该方波电压。
42.一种可变延迟单元包括：
反相器，其包括上拉电路，连接在电源电压与该反相器的输出之间，以及下拉电路，连接在该反相器的输出与接地电压之间；
电容，与该反相器的输出相连；以及
滞后缓存器，与该反相器的输出相连。
43.权利要求42的该可变延迟单元，其中该上拉电路包括：
第一开关，由该反相器的输出处的电压控制；以及
第一可变电阻器件，由第一电流控制电压控制并且与该第一开关串联；
并且其中该下拉电路包括：
第二开关，逆向地由该反相器的输入处的电压控制；以及
第二可变电阻器件，由第二电流控制电压控制并且与该第二开关串联。
44.权利要求42的该可变延迟单元，其中当该反相器输出端电压大于第一临界值时，该滞后缓存器被配置为产生处于第一逻辑电平的该方波电压，并且当该反相器输出端电压小于第二临界值时，该滞后缓存器被配置为产生处于第二逻辑电平的该方波电压。
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