JP3821825B2 - タイミング発生回路 - Google Patents

Description

本発明は、入力された信号に対して、可変遅延回路を用いて任意の遅延量を持った信号を発生させるタイミング発生回路に関するものである。

信号波形のエッジタイミングを制御し、LSI等の動作タイミングを制御する回路として、タイミング発生回路がある（例えば、特許文献１又は２参照）。これは、入力された信号に対して、可変遅延回路を用いて任意の遅延量を持った信号を発生させる回路である。このタイミング発生回路を使用することによって、動作タイミングを正確に制御することが可能になる。

しかし、このタイミング発生回路に使用されている可変遅延回路は、温度や電源電圧等の変動によって遅延量にずれが発生する。このずれを修正し、遅延量を常に一定にするためにDLL(De1ay Locked Loop)回路が使用される。

DLLを用いたタイミング発生回路は、psオーダーでタイミングを制御する可変遅延回路部分と、可変遅延回路部分が出力する遅延量を一定に保つ働きをするDLL部分とに大別される。通常、DLL部分は、LSI中ないしはタイミング発生回路中に１つ存在する。

図２に従来のDLLを用いたタイミング発生回路の例を示す。DLL内部には遅延回路(以後、モニタ回路と呼ぶ)と、位相比較器と、チャージポンプと、フィルタとが設けられている。モニタ回路は、可変遅延回路と同様の遅延素子を用いて、リファレンスとなる外部からの基本クロックを１周期分、遅延させる回路である。

位相比較器は、基本クロックと、モニタ回路によって１周期分遅れた基本クロックとの位相を比較する。チャージポンプとフィルタは、位相比較器によって検出した位相差を電圧に変換し、位相差を０にするように電源電圧を制御する。

通常、可変遅延回路は、入力信号をある設定された時間だけ遅延させて出力する。この可変遅延回路が図３に示すような電圧制御型遅延素子であるCMOSインバータで構成されている場合、動作によって素子の温度が上昇し、遅延量に変化が生じる。このとき、同様にCMOSインバータで構成されているモニタ回路でも、遅延量に変化が生じ、その結果、位相比較器に入力される２つの信号の位相にずれが生じる。そして、チャージポンプとフィルタは、この位相差を０に近づけるような電源電圧を発生させ、可変遅延回路及びモニタ回路に供給する。一般的には、CMOSインバータにおける電源電圧と遅延量の関係は図４のようになる。

可変遅延回路及びモニタ回路は電源電圧により動作しているため、DLLは電源電圧VDDを制御することで可変遅延回路及び可変遅延回路で発生させる遅延を一定に保つことができる。

従来、可変遅延回路を構成する回路は、CMOSインバータを多段接続することで遅延を発生させ、DLLで調整された電源電圧VDDを用いることで遅延精度を保っていた。現在、可変遅延回路に対して、（１）100ps以下の高い分解能、（２）大きい遅延量、（３）小さいオフセット遅延という要求がある。オフセット遅延とは、遅延量を０に設定しても遅延素子以外の部分で発生する遅延のことである。

100ps以下の高い分解能を得るための遅延部として、図５に示すようなインバータと付加容量とスイッチを多段接続したもの (以後、微小(Fine)遅延部と呼ぶ) がある。スイッチを0ffにした場合は、一段当たりの遅延時間がΔt0fであるのに対し、スイッチをOnにした場合は、一段当たりの遅延時間がΔt0f +100psとなる。この遅延時間の差により、所望の遅延量を実現することができる。このように微小遅延部は、容量で遅延量を調節するため、適切な容量を使用することで数10psの分解能を容易に得ることができる。

一方、大きい遅延量を得るための遅延部として、図６に示すような、CMOSインバータのゲー卜遅延を多段に設けた経路と、ゲート遅延を設けない経路とをセレクタで切り替えるもの(以後、粗(Coarse)遅延部と呼ぶ)がある。セレクタごとに遅延量を設定することができ、例えば、セレクタS1でΔt0cとΔt0c+1nsを切り替え、セレクタS2でΔt0cとΔt0c+2nsを切り替えるようにする。この粗遅延部は、まとまった遅延量を得ることができる反面、分解能は低い。

分解能が高い微小遅延部のみで大きい遅延量の可変遅延回路を構成すると、膨大な段数の遅延素子が必要になる。この場合の基本クロックと可変遅延回路の出力クロックを図７に示す。図７（ａ）と（ｂ）から分かるように、可変遅延回路の遅延量を０に設定しても遅延素子以外部の部分で発生する遅延（オフセット遅延）のために、可変遅延回路の遅延量が０にならない。従って、遅延量の正確な制御ができない。

上記の相反する要求を実現するため、微小遅延部及び粗遅延部を直列接続した可変遅延回路が提案されている。これらの２つの遅延部により例えば11nsの遅延を発生させるには、微小遅延部で1nsの遅延を発生させ、粗遅延部で10nsの遅延を発生させる。

この場合、微小遅延部として、図５に示すように100psの遅延量を生成する回路を10段接続させた回路を用いる。これにより、スイッチを0N/OFFにすることで、1OOpsの分解能で0ns〜1nsの遅延を生成することができる。

そして、粗遅延部として、図６に示すように遅延素子によって遅延を生成する経路と、遅延を生成しない経路とをセレクタで切り替える回路を用いる。遅延量は、セレクタで選択される経路によって、予め設定される。セレクタの制御端子Sに０を入力すると遅延を生成しない経路を選択し、１を入力すると遅延を生成する経路を選択する。例えば、図６に示すようにセレクタSlで1ns、S2で2ns、S3で3ns、S4で4nsの遅延を生成するとすると、セレクタの制御端子に入力する信号を変化させることで、1nsの分解能で0ns〜10nsの遅延を生成することができる。

以上の方法によって、微小遅延部で最大1nsの遅延を生成し、粗遅延部で最大10nsの遅延を生成し、この2つを組み合わせることで、100ps単位で11nsまでの遅延を生成することができる可変遅延回路が実現されていた。

また、従来のDLL内のモニタ回路では、基本クロック の１周期分の遅延を発生させる必要から、粗遅延部と同様に遅延素子部分を通過する経路と、通過しない経路とをセレクタにより切り替えることによって遅延量を発生させていた。

例えば、基本クロックの周期が10nsの場合、モニタ回路により基本クロックの1周期(10ns)分を遅延させる必要がある。しかし、遅延素子以外の部分でオフセット遅延が発生するため、モニタ回路による遅延が基本クロックの1周期分よりも大きくなってしまう(図７(c))。

そのため、基本クロック (a)と１同期分の遅延を発生させたクロック(ｃ)を位相比較器に入力しても位相差が大きくなってしまい、正確に電源電圧を制御することができないという問題があった。

そこで、図８に示すように、基本クロックを１周期分遅延させるように遅延量を設定した第１の遅延部に加えて、遅延量を０に設定した第２の遅延部を設ける。そして、第１の遅延部と第２の遅延部から出力されたクロックの位相差を位相比較器に入力し、チャージポンプとフィルタにおいて、２つの位相差を０にするように電源電圧を制御する。ここで、第１の遅延部と第２の遅延部のオフセット遅延は同じであるため、オフセット遅延に影響されることなく、正確に電源電圧を制御することができる。

USPatent No.5,684,421 特開2001-290555号公報

従来のタイミング発生回路では、DLL内のモニタ回路は、可変遅延回路の粗遅延部と同じ回路形式であった。そのため、このモニタ回路を有するDLLからの電源電圧VDDによって、大きな遅延量を制御することが可能であった。

しかし、可変遅延回路の微小遅延部も同じ電源電圧VDDを使用して制御していた。即ち、より精密に制御しなければならない微小遅延部の電源電圧を、大きな遅延量を得るための電源電圧を用いて制御していた。上記例においては、100psの分解能をもつ可変遅延回路内の微小遅延部を制御するために、モニタ回路を1ns単位で制御する制御電圧を用いることとなる。また、DLLからの可変遅延回路に入力される電源電圧VDDを変化させた際に、微小遅延部で発生させる遅延量と、粗遅延部で発生させる遅延量に、連続性がなくなることもあった。そのため、微小遅延部で発生させる遅延量を精密に制御することができないという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、微小遅延部で発生させる遅延量を精密に制御することができるタイミング発生回路を得るものである。

本発明に係るタイミング発生回路は、直列接続した粗遅延部及び微小遅延部と、粗遅延部に電源電圧を供給する第１のＤＬＬと、微小遅延部に電源電圧を供給する第２のＤＬＬとを有する。そして、第１のＤＬＬ内のモニタ回路として用いる遅延部を粗遅延部と同じ回路形式とする。また、第２のＤＬＬ内のモニタ回路として用いる遅延部を微小遅延部と同じ回路形式とする。本発明のその他の特徴は以下に明らかにする。

本発明により、微小遅延部で発生させる遅延量を精密に制御することができる。

図１は、本発明の実施の形態に係るタイミング発生回路を示すブロック図である。このタイミング発生回路は、可変遅延回路１１を用いて入力された信号に対して任意の遅延量を持った信号を発生させるものである。そして、可変遅延回路１１は、直列接続した粗遅延部１２及び微小遅延部１３から構成されている。

また、粗遅延部１２に電源電圧を供給するために第１のＤＬＬ１４が設けられ、微小遅延部１３に電源電圧を供給するために第２のＤＬＬ１５が設けられている。

第１のＤＬＬ１４は、第１のモニタ回路２１と、第１の位相比較器２２と、第１のチャージポンプ２３及び第１のフィルタ２４とを有する。そして、第１のモニタ回路２１は、第１の遅延部２５と第２の遅延部２６から構成されている。

第１の遅延部２５は、粗遅延部１２と同じ回路形式であり、基本クロックを１周期分（10ns）遅延させるように遅延量を設定されている。具体的には、第１の遅延部２５は、図６に記載の回路形式を用い、基本クロックが通過する経路をセレクタで切り替えることでlOnsの遅延量が得られるようにする。

そして、第２の遅延部２６は、粗遅延部１２と同じ回路形式であり、基本クロックを遅延させないように遅延量を設定されている。具体的には、第２の遅延部２６は、第１の遅延部２５と同じ回路構成とし、基本クロックが通過する経路をセレクタで切り替えることで遅延量が0nsとなるようにする。

また、第１の位相比較器２２は、第１の遅延部２５で発生した信号の位相と第２の遅延部２６で発生した信号の位相を比較する。この際、第１の遅延部２５と第２の遅延部２６には、同じ量のオフセット遅延が発生するため、第１の位相比較器２２はオフセット遅延を考慮せずに位相差を比較することができる。

そして、第１のチャージポンプ２３及び第１のフィルタ２４は、第１の位相比較器２２によって検出した位相差が０になるような電源電圧VDD1を発生させ、粗遅延部１２、第１の遅延部２５及び第２の遅延部２６に供給する。

同様に、第２のＤＬＬ１５は、第２のモニタ回路３１と、第２の位相比較器３２と、第２のチャージポンプ３３及び第２のフィルタ３４とを有する。そして、第２のモニタ回路３１は、第３の遅延部３５と第４の遅延部３６から構成されている。

第３の遅延部３５は、微小遅延部１３と同じ回路形式であり、基本クロックを１周期分（10ns）遅延させるように遅延量を設定されている。具体的には、第３の遅延部３５は、図５に記載の回路形式を用い、１段当たり1OOpsの遅延量とすると、1Onsの遅延を発生するために100段接続とする。そして、遅延を発生させるためにスイッチを全て0Nにする。

そして、第４の遅延部３６は、微小遅延部１３と同じ回路形式であり、基本クロックを遅延させないように遅延量を設定されている。具体的には、第４の遅延部３６は、第３の遅延部３５と同じ回路構成にし、スイッチは全て0FFにする。

また、第２の位相比較器３２は、第３の遅延部３５で発生した信号の位相と第４の遅延部３６で発生した信号の位相を比較する。この際、第３の遅延部３５と第４の遅延部３６には、同じ量のオフセット遅延が発生するため、第２の位相比較器３２はオフセット遅延を考慮せずに位相差を比較することができる。

そして、第２のチャージポンプ３３及び第２のフィルタ３４は、第２の位相比較器３２によって検出した位相差が０になるような電源電圧VDD2を発生させ、微小遅延部１３、第３の遅延部３５及び第４の遅延部３６に供給する。

以上説明したように、本発明の実施の形態に係るタイミング発生回路は、第１のＤＬＬ内のモニタ回路として用いる遅延部を粗遅延部と同じ回路形式とし、第２のＤＬＬ内のモニタ回路として用いる遅延部を微小遅延部と同じ回路形式としている。これにより、微小遅延部で発生させる遅延量を精密に制御することができる。

本発明の実施の形態に係るタイミング発生回路を示すブロック図である。 従来のタイミング発生回路を示すブロック図である。 電圧制御型遅延素子の一例を示す図である。 CMOSインバータにおける電源電圧と遅延量の関係を示す図である。 微小遅延部を示すブロック図である。 粗遅延部を示すブロック図である。 基本クロックと遅延回路の出力クロックのタイミングチャートである。 従来のタイミング発生回路を示すブロック図である。

符号の説明

１１ 可変遅延回路
１２ 粗遅延部
１３ 微小遅延部
１４ 第１のDLL
１５ 第２のDLL
２１ 第１のモニタ回路
２２ 第１の位相比較器
２３ 第１のチャージポンプ
２４ 第１のフィルタ
２５ 第１の遅延部
２６ 第２の遅延部
３１ 第２のモニタ回路
３２ 第２の位相比較器
３３ 第２のチャージポンプ
３４ 第２のフィルタ
３５ 第３の遅延部
３６ 第４の遅延部

Claims (1)

1. 直列接続した粗遅延部及び微小遅延部と、
   前記粗遅延部に電源電圧を供給する第１のＤＬＬと、
   前記微小遅延部に電源電圧を供給する第２のＤＬＬとを有し、
   前記第１のＤＬＬは、
   前記粗遅延部と同じ回路形式であり、基本クロックを１周期分遅延させるように遅延量を設定した第１の遅延部と、
   前記粗遅延部と同じ回路形式であり、前記基本クロックを遅延させないように遅延量を設定した第２の遅延部と、
   前記第１の遅延部で発生した信号の位相と前記第２の遅延部で発生した信号の位相を比較する第１の位相比較器と、
   前記第１の位相比較器によって検出した位相差が０になるような電源電圧を発生させ、前記粗遅延部、前記第１の遅延部及び前記第２の遅延部に供給する第１のチャージポンプ及び第１のフィルタとを有し、
   前記第２のＤＬＬは、
   前記微小遅延部と同じ回路形式であり、前記基本クロックを１周期分遅延させるように遅延量を設定した第３の遅延部と、
   前記微小遅延部と同じ回路形式であり、前記基本クロックを遅延させないように遅延量を設定した第４の遅延部と、
   前記第３の遅延部で発生した信号の位相と前記第４の遅延部で発生した信号の位相を比較する第２の位相比較器と、
   前記第２の位相比較器によって検出した位相差が０になるような電源電圧を発生させ、前記微小遅延部、前記第３の遅延部及び前記第４の遅延部に供給する第２のチャージポンプ及び第２のフィルタとを有することを特徴とするタイミング発生回路。
   
   

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