KR100816205B1 - 액정표시장치와 그 제조방법 - Google Patents
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Abstract
본 발명은 돌기부와, 돌기부와 마주보는 만입부를 형성하기 위하여 한 측면을 돌기시킨 세그먼트를 가지고 있는 절연된 기판위에 형성된 게이트 라인, 게이트 라인위에 형성된 액티브 레이어, 세그먼트의 돌기된 쪽에 형성된 픽셀전극, 게이트 라인에 수직으로 연장되어, 액티브 레이어와 게이트 라인의 겹치는 부분을 가로질러, 액티브 레이어의 끝을 넘어서까지 연장되는 소스라인, 픽셀전극에 연결되어 있으며, 소스라인에 평행하게 연장되어 액티브 레이어와 게이트 라인의 겹치는 부분을 가로지르는 드레인 라인을 포함하는 LCD 장치에 관한 것이다.
나아가 본 발명은 이러한 LCD를 제조하는 방법을 포함한다.
액정표시장치, LCD, 기생캐퍼시턴스, 돌기부, 만입부
Description
도 1은 종래의 TFT-LCD의 픽셀유닛의 평면도,
도 2는 소스전극/드레인전극이 노광공정의 오차로 인하여 오른쪽으로 이탈된 픽셀 유닛의 평면도,
도 3은 LCD 조명에서 CGD의 효과를 설명하기 위한 TFT-LCD의 픽셀유닛의 등가회로도,
도 4a와 도 4b는 본 발명의 일실시예와 따른 LCD 픽셀유닛의 평면도,
도 5a내지 도 5e는 도 4에서의 픽셀유닛의 제조공정을 순차적으로 보여주는 단면도,
도 6a 내지 도 6e는 도 5a 내지 도 5e에 상응하는 본발명에 따른 픽셀 유닛의 제조공정을 순차적으로 보여주는 평면도,
도 7은 본 발명의 일실시예에 따른 LCD에서의 픽셀 유닛의 평면도,
도 8a 내지 도 8e는 도 7에서의 픽셀유닛의 제조공정을 순차적으로 보여주는 평면도이다.
본 발명은 액정표시장치(LCD)와 관련되며, 특히 게이트-드레인의 기생 캐퍼시턴스(gate-drain parasitic capacitance)의 차이를 최소화할 수 있는 액정표시장치용 구조(structure)에 관한 것이다.
평면표시장치, 특히 액정표시장치는 최근에 발전하여 점차 종전의 음극선관표시장치(cathode ray tube (CRT) displays)의 위치를 대체하고 있다. 박막 트랜지스터(TFT)를 사용하는 액티브 매트릭스형 액정표시장치(Active matrix LCD)는 우수한 디스플레이 성능 때문에 패시브 매트릭스형 액정표시장치(passive matrix LCD)보다 더욱 많이 사용되고 있으며, 현재의 연구개발은 이에 집중되고 있다.
도 1은 종래의 TFT-LCD의 픽셀유닛(10)의 평면도이다. 픽셀유닛은 절연된 기판위에 수평으로 형성된 게이트 라인(11)을 포함하고 있는데, 여기서 게이트 라인(11)은 게이트 전극(gate electrode)(12)으로 사용되는 돌출부분을 가지고 있다. 비정질(amorphous) 실리콘 또는 이와 유사한 것으로 만든 액티브 레이어(active layer)는 게이트 전극(12)위에 형성된다. 소스 라인(14)은 게이트라인(11)을 수직으로 가로질러 형성되고, 소스전극(source electrode)(15)으로 사용되는 돌출부를 가지고 있다. 픽셀전극(pixel electrode)(18)에 결합한 드레인라인(16)은 게이트라인(11)과 평행하게 형성되어 게이트 전극(12)을 가로지르며, 드레인 전극(17)을 가진다. 픽셀전극(18)은 일반적으로 인-주석 산화물(indium-tin-oxide) 또는 인-아연 산화물(indium-zinc oxide)과 같이 우수한 전도율을 가지고 있는 투명 전도성물질(transparent conductive material)로 만들어진다.
포토리소그래피 공정에서, 기계차이(machine variance)는 소스전극(15)/드레인전극(17)과 게이트전극(17)의 겹치는 부분이 허용치를 넘게하는 원인이 된다. 도 2는 노광공정에서 소스전극(15)/드레인전극(17)이 오른쪽으로 벗어난 경우의 픽셀유닛(10)의 평면도이다. 도 1과 비교해 볼때, 도 2에서 소스전극(15)과 게이트전극(12)의 겹치는 부분은 더욱 커진 반면에 드레이전극(17)과 게이트전극(12)의 겹치는 부분는 점점 좁아진다. 따라서 도 2에서 게이트-소스 기생 캐퍼시턴스(이하 CGS라 함)는 증가하고, 반면에 게이트-드레인 기생 캐퍼시턴스(이하 CGD라 함)은 감소한다. 반대로 노광공정에서의 이탈이 소스전극(15)과 드레인전극(17)을 왼쪽으로 벗어나게 하면(도면에 미표시), CGS는 감소하고 CGD는 증가할 것이다.
도 3은 LCD 조명(illumination)에서 CGD의 효과를 설명하기 위한 TFT-LCD의 픽셀유닛의 등가회로도(equivalent circuit)이다. G는 게이트 전극을, S는 소스 전극을, D는 드레인 전극을, CLC는 액정 캐퍼시턴스를, CS는 스토리지 캐퍼시턴스(storage capacitance)를 나타내며, 두 개의 캐퍼시턴스인 CLC와 CS는 픽셀전극(P)와 공통전극(C)사이에 평행하게 연결되어 있다. TFT-LCD가 턴온되어 게이트 전극(G)에 비교적 고압 VGH가 인가되었을 때, TFT-LCD에서의 총전하 Q1과 픽셀(P)의 전압(VP1)사이에 관계는 다음과 같이 표시된다.
Q1 = CGD(VP1-VGH)+(CLC+CS)(VP1-VCOM) ...(1)
여기서 VCOM은 공통전극의 전압을 의미한다.
반대로, TFT-LCD가 턴오프되어 게이트 전극(G)에는 상대적으로 낮은 전압 VGL이 인가되었을때, TFT-LCD에서의 총전하 Q2와 픽셀(P)의 전압(VP2)사이에 관계는 다음과 같이 표시된다.
Q2 = CGD(VP2-VGL)+(CLC+CS)(VP2-VCOM) ...(2).
전하량이 보존되기 때문에, 즉 Q1 = Q2, 식(1)과 (2)으로부터 아래의 식이 유도된다.
△VP = VP1-VP2
= (VGH-VGL)(CGD/(CCL+CCS+CGD)) …(3)
식 (3)에서 보는 바와 같이, 소위 킥백전압(kickback voltage) VP는 CGD의 함수이다. LCD조명은 픽셀(P)의 전압을 조정함으로서 조절되기 때문에, 기계 차이에 의한 CGD의 차이 때문에 LCD 조명의 불균일성이라는 문제를 유발시킨다. 더욱 심각한 것은 소위 말하는 얼룩(mura) 현상을 일으키는 것이다. 그러나, 노광기계의 해 상도는 일정 범위내로 한정된다. 따라서 LCD 조명의 불균일성이 발생한다.
본 발명은 상기된 문제점을 해결하기 위하여 안출된 것으로서, 조명의 불균일성을 방지하고 화질을 향상시키기 위해 게이트-드레인의 기생 캐퍼시턴스의 차이를 최소화할 수 있는 TFT-LCD용 구조를 갖춘 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은 게이트-드레인 기생 캐퍼시턴스의 차이를 방지하고 그에 따라 LCD의 분할된 노출영역(divisional exposure region) 사이의 조명 차이를 감소할 수 있는 TFT-LCD에 관한 것이다. 본 발명은 나아가 이를 제조하는 방법을 포함하고 있다.
본 발명은 게이트 라인, 액티브 레이어, 픽셀 전극, 소스 라인, 드레인 라인을 포함한 LCD를 제공한다. 게이트 라인은 절연된 기판위에 제1방향(여기서 '제1방향'이라 함은 임의의 방향을 의미한다.)으로 형성되고, 한측면에 돌기부(protrusion region)와, 다른측면에 돌기부와 마주보는 만입부(indentation region)를 형성하기 위하여 한 측면이 돌기된 세그먼트(segment)를 가지고 있다. 액티브 레이어는 게이트 라인의 세그먼트위에 형성되며, 게이트 라인에 직교하는 2개의 경계와 상기 제 1방향에 일정한 폭을 가지게 된다. 픽셀 전극은 세그먼트의 돌출된 면에 형성된다. 소스라인은 게이트라인의 연장선과 수직으로 형성되며, 액티브 레이어와 게이트 라인의 겹치는 부분을 가로질러, 액티브 레이어의 말단을 넘어서까지 연결된다. 픽셀 전극과 연결된 드레인 라인은 소스라인의 연장선과 평행하게 형성되어 액티브 레이어와 게이트 라인의 겹치는 부분을 가로지르며, 게이트 라인에 직교하는 2개의 경계를 가지게 된다. 결국 드레인 라인의 2개의 경계중의 하나와 액티브 레이어의 2개의 경계중의 하나 사이의 거리가 액티브 레이어의 상기 폭보다 좁게 된다.
본 발명에 의한 또 다른 실시예로서의 LCD는 게이트 라인, 제1과 제2 액티브 레이어, 제1과 제2 픽셀전극, 소스 라인, 제1과 제2 드레인 라인을 포함하고 있다. 게이트 라인은 절연된 기판위에 제1방향으로 형성되고, 제1돌기부와 제2 돌기부를 형성하기 위하여 양 면이 돌출되어졌고, 세그먼트를 제1포션(first portion)과 제2포션으로 분리하기 위하여 제1포션과 제2포션사이에 형성되는 개방부(open region)를 가지는 세그먼트를 가지고 있다. 제1과 제2 액티브 레이어는 게이트라인의 제1부분과 제2부분위에 각각 형성되며, 제1 액티브 레이어는 게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가진다. 제1과 제2 픽셀 전극은 세그먼트의 한쪽 측면에 각각 형성된다. 소스라인은 게이트 라인의 연장선과 수직으로 형성되어, 제1과 제2 액티브 레이어와 게이트 라인의 각각의 겹치는 부분을 가로지른다. 제1과 제2 픽셀전극에 각각 연결된 제1과 제2 드레인 라인은 소스라인의 연장선과 평행하게 형성된다. 제1드레인은 제1 액티브 레이어와 제1 포션의 겹치는 부분을 가로지른다. 마찬가지로 제2드레인 라인은 제2액티브 레이어와 제2 포션이 겹치는 부분을 가로지른다. 제1 드레인 라인은 게이트 라인에 직교하는 2개의 경계를 가진다. 결국, 제1 드레인 라인의 2개의 경계중의 하나와 제1 액티브 레이어의 2개의 경계중의 하나 사이의 거리가 제1 액티브 레이어의 상기 폭보다 좁게 된다.
본 발명은 절연된 기판위에 돌기부, 및 돌기부와 마주보는 만입부를 형성하기 위하여 일 측면이 돌출된 세그먼트를 가지는 게이트 라인을 제1방향으로 형성하는 단계, 게이트 라인의 세그먼트상에 게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가지는 액티브 레이어를 형성하는 단계, 소스라인은 게이트라인의 연장선에 수직방향으로 액티브 레이어와 게이트 라인의 겹치는 부분을 지나 액티브 레이어의 말단넘어까지 형성되는 소스라인과 소스라인의 연장선과 평행하게 픽셀전극을 형성하기 위하여 예정된 픽셀전극부로부터 액티브레이어와 게이트 라인의 겹치는 부분을 가로지르며 게이트 라인에 직교하는 2개의 경계를 가지는 드레인 라인을 형성하는 단계, 예정된 픽셀전극부에 픽셀 전극을 형성하는 단계를 포함하는 LCD 제조공정을 제공한다.
본 발명은 절연된 기판위에 제1과 제2 돌기부를 형성하기 위하여 양 측면이 돌기되었고, 세그먼트를 제1과 제2 포션으로 분리하기 위하여 제1과 제2 돌기부사이에 형성되는 개방부가 있는 세그먼트를 가지는 게이트 라인을 제1방향으로 형성하는 단계; 제1 액티브 레이어가 게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가지며, 게이트 라인의 제1과 제2 포션위에 제1과 제2 액티브 레이어를 각각 형성하는 단계; 제1과 제2 액티브 레이어와 절연층위에 소스라인과 절연기판과 각각 제1과 제2 액티브 레이어에 제1과 제2 드레인 라인을 형성하되, 상기 소스라인은 게이트라인의 연장선에 수직방향으로 제1과 제2 액티브 레이어와 게이트 라인의 각각의 겹치는 부분을 가르지르게 형성되며, 제1 드레인 라인은 게이트 라인에 직교하는 2개의 경계를 가지며, 제1과 제2 드레인 라인은 소스라인의 연장선과 평행하게 각각 제1과 제2 픽셀전극을 형성하기 위한 제1과 제2 예정된 픽셀전극부로부터 각각 제1과 제2 액티브 레이어와 제1과 제2 포션이 겹치는 부분을 가로지르는 단계; 제1과 제2 예정된 픽셀전극부에 제1과 제2 픽셀전극을 형성하는 단계를 포함하는 LCD 제조공정을 제공한다.
본 발명은 첨부된 도면을 참조하여 아래의 상세한 설명과 실시예을 읽음으로 서 완전히 이해될 수 있다.
도 4a는 본 발명의 일실시예에 의한 LCD의 픽셀유닛(40)의 평면도이다. 도면에서 보는 바와 같이 픽셀유닛(40)에는 절연된 기판(도면에 미표시)에 게이트 라인(41)이 형성되는데, 여기서 게이트 라인(41)의 세그먼트는 돌기부(41a)를 형성하기 위하여 한 측면이 외부로 휘어지고, 돌기부(41a)와 마주보는 만입부(41b)를 형성하기 위하여 다른 측면이 내부로 휘어져있다. 상기 세그먼트는 게이트 전극(42)으로 사용된다. 액티브 레이어(43)는 게이트 전극(42)위에 형성된다. 소스라인(44)은 게이트 라인(41)에 수직으로 형성되며, 액티브 레이어(43)에 소스전극(45)을 형성하기 위하여 액티브 레이어(43)와 게이트 라인(41)의 겹치는 부분을 가로질러, 액티브 레이어(43)의 말단을 넘어서까지 연장된다. 픽셀전극(48)에 연결되는 드레인 라인(46)은 돌기부(41a)에서 만입부(41b)까지 액티브 레이어(43)와 게이트 라인(41)의 겹치는 부분을 가로질러 소스라인(44)에 평행하게 형성되어 액티브 레이어(43)의 드레인 전극(47)을 형성한다. 채널부(channel region)는 액티브레이어(43)내의 소스전극(45)과 드레인 전극(47)사이에 형성된다. 도면에서 소스라인(44)은 드레인라인(46)으로 약간 굽은 모양임을 유의한다. 그러나 소스라인(44)은 직선이거나 게이트라인(41)에 수직으로 연결될 수 있다.
각 부분(component)의 크기가 공정해상도(process resolution)에 따라 변할 때, 기생 캐퍼시터(CGD)는 그에 따라 변하지 않을 것이다. 도면에 표시한 바와 같이 게이트라인(41)에 평행한 방향을 X, 수직인 방향을 Y라 각각 정의한다. 노광기계가 X 방향으로 ±Dx의 차이를 가지고, 소스라인(44)과, 액티브 레이어(43)와 게이트 라인(41)의 겹치는 부분의 경계사이의 X 방향으로의 거리를 LX1이고, 드레인 라인(46)과 액티브 레이어(43)와 게이트 라인(41)이 겹치는 부분의 경계 사이의 거리를 LX2라고 하면, LX1과 LX2는 DX보다는 길어야 한다. 마찬가지로 노광기계가 Y 방향으로 ±DY의 오차를 가지고, 드레인 라인(46)과 액티브 레이어(43)와 게이트 라인(41)의 겹치는 부분의 경계사이의 Y 방향으로의 거리를 LY라 하면, LY는 DY보다 길어야 한다. 설계시 위의 요건을 만족시키면 소스전극/드레인전극(45/47)과 게이트 라인(42)의 겹치는 부분과 그에 따른 기생 캐퍼시터 CGD는 노광기계의 오차의 방향과 무관하게 정해질 수 있다.
나아가 게이트 라인(41)의 낮은 저항 요구를 만족시키기 위하여 도 4b의 픽셀유닛(40‘)에서 보는 바와 같이 돌기부(41a)에 마주보는 개방부(41b)를 설치하여 게이트 라인(41)의 폭이 증가될 수 있다.
도 5a-5e와 도 6a-6e는 도 4a에서 실시예로서 보인 LCD를 사용하여 본발명에 따른 픽셀유닛의 제조 공정을 보여준다. 도 6a-6e는 제조공정의 평면도이고, 도 5a-5e는 도 6a-6e의 AA'면에 대한 각각의 단면도이다.
먼저 도 5a에서 보는 바와 같이 절연된 기판(예를 들어 유리기판)(50)에 전도성 막(conductive film)(41)이 형성된다. 전도성 막(41)은 Al 또는 Cr 또는 이들의 합금(alloy)와 같은 저항이 낮은 물질이고, 스파터링법과 같이 종래의 증착기술을 이용하여 단층 또는 다층의 구조를 갖게 된다. 다음으로 전도성 막(41)은 포토리소그래피 에칭에 의해 패턴되어, 게이트 전극(42)을 가지고 있는 게이트 라인(41)이 절연된 기판(50)위에 형성된다. 도 6a에서 보는 바와 같이 게이트 라인(41)은 돌기부(41a)와 돌기부(41a)에 마주보는 만입부(41b)를 형성하기 위하여 한 측면이 외부로 휘어진 세그먼트를 가지고 있다. 상기 세그먼트는 게이트 전극(42)으로서 사용된다.
다음으로 도 5b와 도 6b는 게이트 절연막(예를 들어 질화물층(nitride layer))(52), 비정질 실리콘(amorphous silicon)물질(예를 들어 N이 도핑된 비정질 실리콘)의 반도체층(43)이 강화된 플라즈마 화학적 기상 증착법(plasma enhanced chemical vapor deposition (PECVD))과 같은 종래의 증착 공정에 의해 차례로 목표 구조(resulting structure)의 상부층 전체 에 형성된다. 다음으로 반도체층(43)은 게이트 전극(42)과 게이트 절연막(52)위에 액티브 레이어(43)를 형성하기 위하여 패턴된다.
다음으로, 도 5c와 6c에서 전도성 막은 목표 구조물의 상층 전면에 형성된다. 전도성 막(41)은 Al 또는 Cr 또는 이들의 합금(alloy)과 같이 저항이 낮은 물질이고, 스파터링(sputtering)법과 같이 종래의 증착기술을 이용하여 단층 또는 다층의 구조를 갖게 된다. 다음으로 전도성 막은 포토리소그래피 에칭으로 패턴되어, 소스라인(44)과 드레인라인(46)이 형성되는데, 여기서 소스라인과 드레인 라인은 액티브 레이어(43)상에 소스 전극(45)와 드레인 전극(47)을 각각 가진다. 도 5c에서 패터닝에 의해 소스라인(44)은 게이트라인(41)에 수직으로 연장되어 액티브 레이어(43)와 게이트 라인(41)의 겹치는 부분을 가로지르며, 드레인 라인(46)은 픽셀전극이 형성되어질 것으로 예정된 예정 픽셀전극부(predetermined pixel-electrode region)부터 게이트 라인(41)에 수직으로 연장되어, 액티브 레이어(43)와 게이트 라인(41)의 겹치는 부분을 가로지르게 된다.
도 5d와 도 6d는 질화물과 같은 보호막(passivation film)이 PECVD와 같은 종래의 증착방법에 의해 목표구조의 상부에 전체적으로 형성된다. 계속해서 콘택트 홀(contact hole)(61)(도 5d에는 미도시, 도 6d에는 도시)이 보호막(55)내에 포토리소그래피 에칭에 의해 형성되어서 드레이 라인(46)의 일부가 노출된다.
다음으로 도 5e와 도 6e에서와 같이 인-주석 산화물(ITO) 또는 인-아연 산화물(IZO)과 같이 우수한 투과율을 가지는 투명 전도성 막(transparent conductive layer)이 목표 구조의 상층부에 형성된다. 계속해서 투명 전도성 막은 에칭에 의해 패턴화되어, 드레인 라인의 노출된 부분과 연결되어 드레인 라인(46)의 일부와 콘 택트 홀에 픽셀전극(48)을 형성하고, 액티브 레이어(43)와 TFT의 인접한 보호막(55)에 연장된다. 픽셀전극(48)은 보호막에서(55) 콘택홀(56)을 통해 드레인 라인(46)에 연결된다.
전도전류(conduction current)를 증가시키기 위하여 더블-TFT LCD의 구조로 변형될 수 있음을 유의한다. 도 7은 본 발명의 일실시예에 따른 2개의 분기된 TFT 트랜지스터(two shunted TFT transistor)를 포함하고 있는 LCD의 픽셀 유닛의 평면도이다.
도 7에서 보는 바와 같이 픽셀유닛(70)에서 게이트 라인(71)이 절연기판위에 수평으로 형성된다. 게이트 라인(71)의 세그먼트는 각각 제1과 제2 돌출부(71a1, 71a2)를 형성하기 위하여 양측면이 외부로 휘어져 있고, 세그먼트를 각각 제1과 제2 게이트 전극(721, 722)으로 사용되는 제1과 제2 포션으로 분리하기 위하여 제1과 제2 돌출부(71a1, 71a2) 사이에 개방부(71b)를 가진다. 제1과 제2 액티브 레이어(731, 732)는 각각 제1과 제2 전극(721,722)위에 형성된다. 실질적으로 소스라인(74)은 게이트 라인(71)에 수직으로 연장되어, 제1 액티브 레이어(731)와 게이트 라인(71)의 제1 포션이 겹치는 부분과 제2 액티브 레이어(732)와 게이트 라인(71)의 제2포션이 겹치는 부분을 가로질러서, 그위에 각각 제1과 제2 소스 전극(751, 752)을 형성한 다. 제1 드레인 라인(761)은 제1 픽셀 전극(781)으로부터 실질적으로 소스라인(74)에 평행하게 연장되어, 제1 액티브 레이어(731)와 게이트 라인(71)의 제1 포션이 겹치는 부분을 가로지르며, 그 위에 제1 드레인 전극(771)을 형성한다. 마찬가지로 제2 소스라인(762)은 제2 픽셀전극(782)으로부터 소스라인(74)에 평행하게 연장되어, 제2 액티브 레이어(732)와 게이트 라인(71)의 제2 포션과 겹치는 부분을 가로지르며, 그 위에 제2 드레인 전극(772)을 형성한다. 채널은 제1 액티브 레이어(731)상의 제1 소스전극(751)과 제1드레인 전극(771) 사이와 제2 액티브 레이어(732)상의 제2 소스전극(752)와 제2 드레인 전극(772)사이에 각각 형성된다.
이러한 구조가 두 개의 분기된 제1과 제2 트랜지스터로 구성된 더블-TFT 트랜지스터이다. 제1 TFT 트랜지스터는 제1 게이트 전극(721), 제1 액티브 fp이어(731), 제1 소스 전극(751)과 제1 드레인 전극(771)를 포함하고 있다. 제2 TFT 트랜지스터는 제2 게이트 전극(722), 제2 액티브 제이어(732), 제2 소스 전극(752)과 제2 드레인 전극(772)를 포함하고 있다. 도면에서 소스라인(74)이 드레인라인(76)에 약간 휘어져 있음에 유의한다. 그러나 소스라인(74)는 직선이거나 게이트라인(71)에 수직으로 연장될 수도 있다.
각 부분(component)의 크기가 공정해상도(process resolution)에 따라 정해질때, 기생 캐퍼시터(CGD)는 공정변수에 따라 변하지 않을 것이다. 도면에서 보는 바와 같이 소스라인(74)과 두 개의 액티브 레이어(731, 732)와 게이트 라인(71)의 겹치는 부분의 경계사이의 X 축 방향의 거리를 각각 LX11과 LX12이라 하고, 드레인 라인(761, 762)과, 액티브 레이어(731, 732)와 게이트 라인(71)의 겹치는 부분의 경계 사이의 X 축방향으로 거리를 각각 LX21과 LX22라고 하고, Y축으로의 거리를 각각 LY1, LY2라 한다. 노광기계가 X축과 Y축으로 각각 ±DX와 ±DY의 오차를 가지고 있다면, LX11, LX12 , LX21 , LX22가 DX보다 길게 설계되었고, LY1과 LY2가 LY 보다 길게 설계되었다면, 제1 소스전극/드레인전극(751/771)과 게이트라인(71)이 겹치는 부분, 제2소스전극/드레인전극(752/772)과 게이트 라인(71)이 겹치는 부분이 거의 일정해지고, 따라서 제1과 제2 TFT 트랜지스터에서의 기생 캐퍼시터(CGD)도 거의 일정해진다.
더블-TFT 트랜지스터를 가지고 있는 LCD의 제조 공정은 도 4a에 도시된 하나의 TFT 트랜지스터를 가지고 있는 LCD와 제조 공정이 유사하다. 도 8a-8e는 도 7에 도시된 LCD의 픽셀 유닛의 순차적인 제조 공정을 보여주는 평면도이다. 단면도는 간결하게 하기 위하여 도시하지 않았다.
첫째, 전도성 막은 절연된 기판(예를 들어 유리 기판)에 형성된다. 전도성 막은 Al 또는 Cr 또는 이들의 합금과 같이 저항이 낮은 금속이며, 스퍼터링과 같은 종래의 증착기술에 의해 단층 혹은 다층으로 만들어 진다. 다음으로 전도성 막은 포토리소그래피 에칭에 의해 패턴되어, 게이트 라인(71)이 절연된 기판위에 형성된다. 도 8a에서 보는 바와 같이 게이트 라인(71)은 제1과 제2 돌기부(71a1, 71a2)를 형성하기 위하여 양 경계가 외측으로 휘어졌고, 세그먼트를 제1 과 제2 게이트 전극(721, 722)으로 나누는 개방부를 가지고 있는 세그먼트를 포함하고 있다.
다음으로 게이트 절연막(예를 들어 질화물층)이 형성되고, 비정질 실리콘(예를 들어 N이 도핑된 실리콘)으로 만들어진 반도체층이 강화된 플라즈마 화학적 기상 증착법과 같은 종래의 증착방법에 의해 목표 구조의 상부표면에 전체적으로 형성된다. 다음으로, 도 8b에서 보는 바와 같이 반도체층은 제1과 제2 게이트 전극(721,722)과 이에 인접한 게이트 절연막 위에 제1과 제2 액티브 레이어(731, 732)를 형성하기 위하여 패턴된다.
다음으로 전도성 막이 목표 구조의 상부면에 전체적으로 형성된다. 전도성 막은 Al 또는 Cr 또는 이들의 합금과 같이 저항이 낮은 금속이며, 스퍼터링과 같은 종래의 증착기술에 의해 단층 혹은 다층으로 만들어 진다. 다음으로 전도성 막은 포토리소그래피 에칭에 의해 패턴되어, 소스라인(74)과 제1과 제2 드레인 라인(761, 762)이 형성된다. 도 8c에서 소스라인(74)은 게이트 라인(71)에 수직으로 형성되어서, 액티브 레이어(731, 732)와 게이트 라인(71)의 겹치는 부분을 가로지르게 형성되며, 제1과 제2 드레인 라인(761, 762)는 픽셀전극이 형성되기로 예정된 게이트 라인(71)의 한측면에 위치한 예정된 픽셀 전극부로부터 소스라인(74)에 평행하게 형성되서, 제1과 제2 액티브 레이어(731, 732)와 게이트 라인(71)의 겹치는 부분을 가로지르게 형성된다.
다음으로 질화물질과 같은 보호막(55)이 PECVD와 같은 종래의 증착기술에 의해 목표 구조의 상부에 전체적으로 형성된다. 계속해서 제1과 제2 콘택홀(861,862)이포토리소그래피 에칭에 의해 보호막(55)내에 형성되어, 제1과 제2 드레인 라인(761, 762)의 일부분이 각각 노출된다.
다음으로 인-주석 산화물(indium-tin-oxide) 또는 인-아연 산화물(indium-zinc oxide)과 같이 우수한 전도율을 가지고 있는 투명 전도층은 목표 구조물의 상부층에 형성된다. 투명전도층은 에칭에 의해 계속적으로 패턴되어서 제1과 제2 드레인 라인(761, 762)의 노출된 표면에 연결되고 제1과 제2 픽셀 전극(781, 782)을 형 성한다. 도 8e에 의하면, 패터닝 공정을 통하여 제1 픽셀전극(781)은 제1 드레인 라인(761)의 일부, 제1 콘택홀(861)과 제1 TFT에 인접한 보호막위에 형성된다. 마찬가지로 제2 픽셀전극(782)은 제2 드레인 라인(762)의 일부, 제2 콘택홀(862)과 제2 TFT에 인접한 보호막위에 형성된다. 따라서 제 1픽셀전극(781)은 제1 콘택홀(861)을 통하여 제1 드레인 라인(761)에 연결된다. 마찬가지로 제2 픽셀 전극(782)은 제2 콘택홀(862)를 통하여 제2 드레인 라인(762)에 연결된다.
발명이 실시예를 설명하는 방법으로 묘사되었지만, 본 발명이 이에 의해 한정되지 않는 것으로 이해되어야 한다. 반대로, 이는 여러 가지 변형과 유사한 배열(발명이 속하는 분야에서 통상의 지식을 가진 자에게 자명한 경우)을 포함하는 것이다. 그러므로 첨부된 청구항의 범위는 이러한 모든 변형과 유사한 배열을 모두 포함할 수 있도록 광범위하게 해석되어야한다.
조명의 불균일성을 방지하고 화질을 향상시키기 위해 게이트-드레인의 기생 캐퍼시턴스의 차이를 최소화할 수 있는 TFT-LCD가 제공된다.
Claims (8)
- 절연된 기판위에 제1방향으로 형성되며, 돌기부와, 돌기부에 마주보는 만입부를 형성하기 위하여 한 측면이 돌출된 세그먼트가 있는 게이트 라인;게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가지면서, 게이트 라인의 세그먼트위에 형성된 액티브 레이어;세그먼트의 돌출방향에 형성된 픽셀 전극;게이트 라인에 수직으로 형성되어 액티브 레이어와 게이트 라인의 겹치는 부분을 가로질러 액티브 레이어의 말단 넘어까지 연장된 소스라인;픽셀전극에 연결되며, 소스라인에 평행하게 연장되어 액티브 레이어와 게이트 라인이 겹치는 부분을 가로지르며, 상기 게이트 라인에 직교하는 2개의 경계를 가지는 드레인 라인을 포함하고,드레인 라인의 2개의 경계중의 하나와 액티브레이어의 2개의 경계중의 하나사이의 거리가 액티브 레이어의 상기 일정한 폭보다 좁은 것을 특징으로 하는 액정표시장치.
- 제1항에 있어서, 돌출부와 마주보는 세그먼트의 다른 측면은 만입부로서 역할을 수행하기 위하여 내부로 휘어진 것을 특징으로 하는 액정표시장치.
- 제1항에 있어서, 상기 세그먼트는 만입부로서 사용하기 위하여 돌출부와 마주보는 개방부를 가지고 있는 것을 특징으로 하는 액정표시장치.
- 절연된 기판위에 제1방향으로 형성되며, 제1과 제2 돌출부를 형성하기 위하여 양 측면이 돌출되고, 세그먼트를 제1과 제2 포션으로 분리하기 위하여 제1과 제2 돌출부사이에 개방부가 형성되어 있는 세그먼트가 있는 게이트 라인;제1 액티브 레이어는 게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가지며, 게이트 라인의 제1과 제2 포션위에 각각 형성된 제1과 제2 액티브 레이어;세그먼트의 일 측면에 각각 형성된 제1과 제2 픽셀전극;게이트 라인에 수직으로 연장되어 제1과 제2 액티브 레이어와 게이트 라인의 겹치는 부분을 각각 가로지르는 소스라인;제1 드레인 라인은 제1 액티브 레이어와 제1 포션의 겹치는 부분을 가로지르고, 제2 드레인 라인은 제2 액티브 레이어와 제2 포션의 겹치는 부분을 가로지르며, 소스라인에 평행하게 연장되어지며, 제1과 제2 픽셀전극에 각각에 연결된 제1과 제2 드레인 라인을 포함하되,상기 제1 드레인 라인은 게이트 라인에 직교하는 2개의 경계를 가지며,상기 제1 드레인 라인의 2개의 경계중의 하나와 제1 액티브 레이어의 2개의 경계중의 하나 사이의 거리가 제1 액티브 레이어의 상기 일정한 폭보다 좁은 것을 특징으로 하는 액정표시장치.
- 돌기부와, 돌기부와 마주보는 만입부를 형성하기 위하여 한 측면이 돌기된 세그먼트를 가지고 있는 게이트 라인을 절연된 기판위에 제1방향으로 형성하는 단계;게이트 라인의 세그먼트 위에 게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가지는 액티브 레이어를 형성하는 단계;소스라인이 게이트 라인에 수직으로 형성되어 액티브 레이어와 게이트 라인이 겹치는 부분을 가로질러, 액티브 레이어의 말단넘어까지 연장된 소스라인과 픽셀전극을 형성하기 위하여 예정된 픽셀전극부로부터 소스라인에 평행하게 형성되어 액티브 레이어와 게이트 라인의 겹치는 부분을 가로지르며 게이트 라인에 직교하는 2개의 경계를 가지는 드레인라인을 형성하는 단계;예정된 픽셀전극부에서 픽셀전극을 형성하는 단계를 포함하되,드레인 라인의 2개의 경계중의 하나와 액티브 레이어의 2개의 경계중의 하나사이의 거리가 액티브 레이어의 상기 일정한 폭보다 좁은 것을 특징으로 하는 액정표시장치 제조 방법.
- 제5항에 있어서, 돌기부를 마주보는 세그먼트의 다른 측면이 만입부로서 사용되기 위하여 내부로 휘어진 것을 특징으로 하는 액정표시장치 제조 방법.
- 제5항에 있어서, 세그먼트가 만입부로서 사용되기 위하여 돌기부와 마주보는 개방부를 가지고 있는 것을 특징으로 하는 액정표시장치 제조 방법.
- 제1과 제2 돌기부와 세그먼트를 제1과 제2 포션으로 분리하기 위하여 제1과 제2 돌기부사이에 개방부가 존재하는 세그먼트를 포함하는 게이트 라인을 절연된 기판위에 제1방향으로 형성하는 단계;제1 액티브 레이어는 게이트 라인에 직교하는 2개의 경계와 상기 제1방향에 일정한 폭을 가지며, 게이트 라인의 제1과 제2 포션위에 제1과 제2 액티브 레이어를 각각 형성하는 단계;게이트 라인에 수직으로 연장되어 제1과 제2 액티브 레이어와 게이트 라인의 겹치는 각각의 부분을 가로지르는 소스라인과, 제1 드레인 라인은 게이트 라인에 직교하는 2개의 경계를 가지며, 각각 제1과 제2 예정픽셀전극부로부터 제1과 제2 픽셀전극을 형성하기 위하여 소스라인에 평행하게 연장되어, 제1과 제2 액티브 레이어와 제1과 제2 포션의 각각의 겹치는 부분을 가로지르는 제1과 제2 드레인 라인을, 제1과 제2 액티브 레이어와 절연층에 형성하는 단계;제1과 제2 예정된 픽셀전극부에 제1과 제2 픽셀 전극을 각각 형성하는 단계를 포함하되,제1 드레인 라인의 2개의 경계중의 하나와 제1 액티브 레이어의 2개의 경계중의 하나사이의 거리가 제1 액티브 레이어의 상기 일정한 폭보다 좁은 것을 특징으로 하는 액정표시장치 제조 방법.
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