KR100541534B1 - 액정표시장치용 어레이기판과 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치용 어레이기판의 구성과 그 제조방법에 관한 것으로, 구동회로(data D-IC)를 줄이기 위해, 하나의 데이터 배선 또는 게이트 배선으로 두 개의 화소를 구동하는 어레이기판의 구조 및 그 제조방법에 관한 것이다.
전술한 어레이기판의 구조는 구동 박막트랜지스터 외에 동기 조절용 박막트랜지스터를 더욱 구성하게 된다.
이때, 상기 데이터 배선과 연결된 구동 박막트랜지스터와 상기 동기 조절용 박막트랜지스터는 비대칭적으로 구성되기 때문에, 두 소자를 연결하기 위한 연결배선을 화소에 구성해야한 한다. 이러한 구성은 화소의 면적을 크게 잠식하여 개구율을 저하하는 원인이 되고, 경우에 따라 화소의 불균일을 유발하는 원인이 된다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 상기 연결 배선을 투명한 금속으로 형성하거나, 기존에 존재하는 배선 상부에 유기 절연막을 사이에 두고 겹쳐 형성하는 것을 특징으로 한다.
이때, 상기 유기 절연막에 의해 겹쳐진 두 배선 사이에 신호 간섭이 일어나지 않는다.
따라서, 전술한 본 발명에 따른 구성은 구동부에 위치하는 구동회로를 줄이는 구조인 동시에, 개구율이 개선되는 장점이 있다.

Description

액정표시장치용 어레이기판과 그 제조방법{An array substrate for LCD and fabricating of the same}
도 1은 일반적인 액정표시장치의 구성을 개략적으로 도시한 분해 사시도이고,
도 2는 종래의 제 1 예에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이고,
도 3과 도 4는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ를 따라 절단한 단면도이고,
도 5는 종래의 제 2 예에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이고,
도 6과 도7은 도 5의 Ⅴ-Ⅴ,Ⅵ-Ⅵ을 따라 절단한 단면도이고,
도 8은 종래의 제 3 예에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이고,
도 9와 도 10은 도 8의 Ⅷ-Ⅷ,Ⅸ-Ⅸ를 따라 절단한 단면도이고,
도 11은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이고,
도 12a 내지 도 12d와 도 13a 내지 도 13d은 도 11의 A-A,B-B를 따라 절단하 여 본 발명의 공정 순서에 따라 도시한 공정 단면도이고,
도 14는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이고,
도 15a 내지 도 15d와 도 16a 내지 도 16d는 도 14의 C-C와 D-D를 따라 절단하여 본 발명의 공정 순서에 따라 도시한 공정 단면도이고,
도 17은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이고,
도 18a 내지 도 18d와 도 19a 내지 도 19d는 도 17의 E-E와 F-F를 따라 절단하여 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 기판 202a,202b : 게이트 전극
204 : 게이트 배선 206 : 공통 배선
210a, 210b : 액티브층 214a,214b : 소스 전극
216a,216b : 드레인 전극 218 : 데이터 배선
224 : 연결배선
본 발명은 액정표시장치에 관한 것으로 특히, 구동 IC를 줄이기 위해, 하나의 데이터 또는 게이트 배선으로 두 개의 화소를 구동하기 위한 데이터 신호 또는 게이트 신호 할당 배선 구조(data or gate sharing line structure)를 가지는 액정표시장치용 어레이기판의 개구율 개선 구조와 그 제조방법에 관한 것이다.
도 1은 일반적인 액정표시장치를 개략적으로 나타낸 도면이다.
도시한 바와 같이, 일반적인 컬러 액정표시장치(11)는 서브 컬러필터(8)와 각 서브 컬러필터(8)사이에 구성된 블랙 매트릭스(6)를 포함하는 컬러필터(7)와 상기 컬러필터(7)의 상부에 증착된 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)이 정의되고 화소영역에는 화소전극(17)과 구동소자(T)가 구성되며, 화소영역(P)의 주변으로 어레이배선이 형성된 하부기판(22)과, 상부기판(5)과 하부기판(22) 사이에는 액정(14)이 충진되어 있다.
상기 하부기판(22)은 어레이기판(array substrate)이라고도 하며, 구동 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터(TFT)를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.
이때, 상기 화소영역(P)은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이며, 상기 화소영역(P)상에는 전술한 바와 같이 투명한 화소전극(17)이 형성된다.
상기 화소전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성금속을 사용한다.
상기 화소전극(17)과 병렬로 연결된 스토리지 캐패시터(C)가 게이트 배선(13)의 상부에 구성되며, 스토리지 캐패시터(C)의 제 1 전극으로 게이트 배선(13)의 일부를 사용하고, 제 2 전극으로 소스 및 드레인 전극과 동일층 동일물질로 형성된 아일랜드 형상의 소스/드레인 금속층(30)을 사용한다.
이때, 상기 소스/드레인 금속층(30)은 화소전극(17)과 접촉되어 화소전극의 신호를 받도록 구성된다.
전술한 바와 같이 구성되는 액정표시장치는 대면적 및 고정세로 갈수록 어레이배선의 수가 많아지며 이에 따른 구동회로의 수도 증가한다.
이러한 구동회로의 개수를 줄이기 위한 한 방법으로, 하나의 데이터 배선 및 게이트 배선으로 두 개의 화소를 구동할 수 있는 기술이 연구되어 지고 있다.
이러한 기술은 박막트랜지스터의 점멸로서, 상기 데이터 배선과 동시에 연결된 화소에 신호인가 타임편차를 발생시켜 결국에는 종합적으로 순차적인 데이터 신호가 인가되도록 하는 방법이다.
따라서, 일반적인 구조와 비교하였을 경우, 화소 당 박막트랜지스터의 수가 증가하게 된다.
이러한 구조에 있어서 문제로 제기되고 있는 것은, 그 구조상 개구율이 감소한다는 것과, 박막트랜지스터 개수의 비대칭에 대한 보완방안이 개발요소로 거론되고 있다.
이하, 도 2는 종래의 제 1 예에 따른 평면도로, 한 화소에 대하여 동기조절용 박막트랜지스터가 더욱 구성된 액정표시장치용 어레이기판의 단면도이다.
도시한 바와 같이, 기판(30)상에 일 방향으로 연장된 게이트 배선(31)과, 이에 수직하게 교차하여 다수의 화소 영역(P1,P2)을 정의하는 데이터 배선(46)이 구성된다.
상기 각 화소 영역(P1,P1)에는 상기 투명한 화소 전극(52,54)이 구성되다.
상기 화소 영역(P1,P2)에는 구동 박막트랜지스터(Ts)가 구성되며, 상기 데이터 배선(46)을 중심으로 이웃한 화소 영역(P1,P2) 중 홀수번째 또는 짝수번째의 화소영역에는 상기 박막트랜지스터로부터 입력된 신호를 상기 화소 전극(52)에 입력하는 동기조절용 박막트랜지스터(Tc)가 구성된다.
상기 서로 이웃한 화소영역에 구성된 구동 박막트랜지스터(Ts)는 동일한 데이터 배선(46)과 연결되어 구성된다. 이러한 구성은 동일한 데이터 배선(46)을 통해 서로 다른 신호가 전달되기 때문에 이 신호들을 순차 전달하기 위해, 상기 동기 조절용 박막트랜지스터(Tc)가 더욱 구성되는 것이다.
전술한 구성에서, 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)는 모두 게이트 전극(32a,32b)과 액티브층(38a,38b)과 소스 전극(42a,42b)과 드레인 전극(44a,44b)으로 구성된다.
상기 화소 영역(P1,P2)에는 상기 게이트 배선(31)과 평행하게 이격하여 좌우로 평행하게 이웃한 화소 영역(P1,P2)을 가로지는 공통 배선(36)이 구성된다.
상기 공통 배선(34)의 상부에는 화소 영역(P1,P2)마다 상기 화소 전극(52,54)과 연결된 금속 패턴(45)이 더욱 구성된다. 따라서, 각 화소영역(P1,P2)마다 상기 공통배선(36)을 제 1 전극으로 하고, 상기 금속 패턴(45)을 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 구성된다.
이때, 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)가 모두 구성된 화소 영역(P1)은, 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)가 서로 이웃한 게이트 배선과 연결된다.
또한, 상기 구동 박막트랜지스터(Ts)의 드레인 전극(42b)과, 상기 동기 조절용 박막트랜지스터(Tc)의 소스 전극(42b)은 별도의 연결 배선(48)을 통해 연결된다.
따라서, 상기와 같이 별도의 연결 배선(48)을 더욱 형성하기 때문에 액정패널 전체로 보면 상당한 개구율 감소를 가져올 수 있다.
이하, 도 3과 도 4를 참조하여, 전술한 바와 같은 액정표시장치용 어레이기판의 단면 구성을 설명한다.
도 3과 도 4는 각각 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ을 따라 절단하여 도시한 확대 단면도이다.(Ⅱ-Ⅱ는 서로 이웃한 화소에 구성된 구동 박막트랜지스터와 동기 조절용 박막트랜지스터의 단면도, Ⅲ-Ⅲ은 데이터 배선과 이를 사이에 둔 이웃한 화소 영역의 일부분을 절단한 단면도.)
도시한 바와 같이, 기판(30)상에 다수의 화소 영역(P1,P2)이 정의되고, 각 화소 영역(P1,P2)에는 구동 박막트랜지스터(Ts)가 구성되고, 홀수번째 또는 짝수번째 화소 영역에는 상기 구동 박막트랜지스터(Ts)와 연결된 동기 조절용 박막트랜지스터(Tc)가 구성된다.
상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)는 동시에 동일한 공정으로 형성한다. 이하, 단면 구성을 설명한다.
기판(30) 상에 구동 박막트랜지스터(Ts)의 게이트 전극(32a)과, 동기 조절용 박막트랜지스터(Tc)의 게이트 전극(32b)이 구성된다. 도시하지는 않았지만 상기 게이트 전극(32a,32b)과 동일층에 동일 물질로 상기 두 게이트 전극과 각각 연결되고 서로 이웃하여 평행하게 이격된 게이트 배선이 구성된다.
상기 각 게이트 전극(32a,32b)의 상부에는 게이트 절연막(33)을 사이에 두고 비정질 실리콘과 불순물 비정질 실리콘을 순차 증착한 후 패턴한 액티브층(38a,38b)과 오믹 콘택층(40a,40b)이 구성된다.
상기 오믹 콘택층(40a,40b)의 상부에는 서로 이웃하여 구성된 소스 전극(42a,42b)과 드레인 전극(44a,44b)이 구성된다. 동시에, 상기 구동 박막트랜지스터(Ts)의 드레인 전극(44a)과 동기 조절용 박막트랜지스터(Tc)의 소스 전극(42b)을 연결하는 연결 배선(48)을 동시에 형성한다.
상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)의 각 소스 전극(42a,42b)과 드레인 전극(44a,44b)이 구성된 기판(30)의 전면에는 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착한 보호막(50)이 구성된다.
상기 보호막(50)의 상부에는 각 화소 영역(P1,P2) 마다 상기 박막트랜지스터와 연결된 화소 전극(52,54)이 구성된다.
상기 화소 전극(52,54) 중 동기 조절용 박막트랜지스터(Tc)가 구성된 화소 영역(P1)에 위치한 화소 전극(52)은 동기 조절용 박막트랜지스터(Tc)의 드레인 전극(44b)과 접촉되어 구성된다.
앞서 언급하였지만, 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)를 연결하는 연결 배선(48)은 도시한 바와 같이 화소의 한 부분을 차지하고 있어, 액정표시장치의 개구율을 현저히 감소시키는 동시에, 데이터 배선(46)을 중심으로 이웃한 화소의 휘도 불균일을 유발하여 화질을 저하하는 원인이 되고 있다.
이러한 문제는, 아래 종래의 제 2 예에 따른 구성에서도 나타나게 된다.
도 5는 종래의 제 2 예에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이다.(도 5는 앞서 도 2의 구성과 비교하여, 각 화소마다 구동 박막트랜지스터와 동기 조절용 박막트랜지스터가 모두 구성된 액정표시장치용 어레이기판의 평면 구성이다.)
도시한 바와 같이, 기판(60)상에 일 방향으로 연장된 다수의 게이트 배선(61)과, 이와는 수직한 방향으로 교차하여 다수의 화소 영역(P)을 정의하는 다수의 데이터 배선(76)이 구성된다.
상기 각 화소 영역(P)에는 게이트 전극(62a,62b)과, 게이트 전극(62a,62b)의 상부에 구성된 액티브층(66a,66b)과, 액티브층(66a,66b)의 상부에는 서로 이격된 소스 전극(70a,70b)과 드레인 전극(72a,72b)을 포함하는 구동 박막트랜지스터(Ts)와, 구동 조절용 박막트랜지스터(Tc)가 구성된다.
또한, 상기 화소 영역(P)마다 투명한 화소 전극(80)이 구성된다.
상기 구동 박막트랜지스터(Ts)의 드레인 전극(72a)은 구동 조절용 박막트랜지스(Tc)의 소스 전극(72a)과 연결 배선(74)을 통해 연결되며, 구동 조절용 박막트랜지스터(Tc)의 드레인 전극(72b)은 화소 전극(80)과 접촉되어 구성된다.
전술한 구성은, 상하로 이웃한 화소 영역(P)이 하나의 게이트 배선(61)을 공유하여 신호를 받는 형태이기 때문에, 이러한 신호를 각 화소마다 순차 입력하기 위해 앞선 도 1의 구성과는 달리 단일 화소(P)내에서 서로 이웃한 게이트 배선(61)과 각각 연결된 구동 박막트랜지스터(Tc)와 동기 조절용 박막트랜지스터(Tc)가 동시에 구성된다.
또한, 상기 화소 영역(P)에는 상기 게이트 배선(61)과 평행하게 이격된 공통 배선(C.L)이 구성된다.
상기 공통 배선(C.L)의 일부에는 스토리지 캐패시터(Cst)가 구성되는데, 스토리지 캐패시터(Cst)는 공통 배선(C.L)의 일부를 제 1 전극으로 하고, 상기 제 1 전극의 상부에는 구성되고 상기 구동 조절용 박막트랜지스터(Tc)의 드레인 전극(72b)에서 연장된 연장부(75)를 제 2 전극으로 한다.
전술한 구성 또한, 상기 구동 박막트랜지스터(Ts)와 구동 박막트랜지스터(Tc)를 연결하는 연결배선(74)에 의해 개구율이 현저히 감소하는 구조이다.
이하, 도 6과 도 7을 참조하여, 종래의 제 2 예에 따른 액정표시장치용 어레이기판의 단면 구성을 설명한다.
도 6과 도 7은 도 5의 Ⅴ-Ⅴ,Ⅵ-Ⅵ을 따라 절단한 단면도이다.
도시한 바와 같이, 기판(60) 상에 구성된 다수의 화소(P)마다 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)가 구성된다.
이하, 단면 구성을 설명한다.
투명한 절연 기판(60)상에, 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)의 게이트 전극(62a,62b)을 형성한다.
상기 각 게이트 전극(62a,62b)의 상부에는 게이트 절연막(64)을 사이에 두고 비정질 실리콘(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+ 또는 p+ a-Si:H)을 연속 증착한 후, 이를 일괄 패턴하여 형성한 액티브층(66a,66b)과 오믹 콘택층(68a,68b,)이 순차 적층되어 구성된다.
상기 오믹 콘택층(68a,68b)의 상부에는 서로 이격된 소스 전극(70a,70b)과 드레인 전극(72a,72b)이 구성되는데, 이때 상기 구동 박막트랜지스터(Ts)의 드레인 전극(72b)과, 상기 동기 조절용 박막트랜지스터(Tc)의 소스 전극(70b)을 연결하는 연결배선(74)이 동시에 구성된다.
또한, 상기 구동 박막트랜지스터(Ts)의 소스 전극(70a)과 연결되는 데이터 배선((76))이 구성된다.
상기 소스 전극(70a,70b)과 드레인 전극(72a,72b)이 구성된 기판(60)의 전면에는 상기 동기조절용 박막트랜지스터(Tc)의 드레인 전극(72b)을 노출하는 보호막(78)이 구성된다.
상기 보호막(78)의 상부에는 상기 노출된 드레인 전극(72b)과 접촉하는 화소 전극(80)이 구성된다.
전술한 구성은 앞서 언급한 바와 같이, 상기 구동 박막트랜지스터(Ts)와 구동 조절용 박막트랜지스터(Tc)를 연결하는 연결 배선(74)의 존재는 여전히 개구영역을 차지하기 때문에 개구율을 감소시키는 원인이 된다.
전술한 종래의 제 1 및 제 2 예는 일반적인 수직 전계 모드에서 사용되는 액정표시장치용 어레이기판의 구성에 대해 종래의 문제점을 설명하였으나 이하, 도 8내지 도 10은 액정을 동작하기 위해 수평전계를 사용하는 횡전계 방식 액정표시장치용 어레이기판의 구성에 대해 설명한다.
상기 횡전계 방식 액정표시장치는 앞서 설명한 종래의 제 1 및 제 2 예에 따른 수평전계 모드에 비해 시야각을 넓게 확보할 수 있는 장점이 있는 반면, 한 화소에 공통 전극과 화소 전극을 모두 구성하는 구조이므로, 개구율이 현저히 떨어지는 단점이 있기도 하다.
이하, 도 8을 참조하여 종래에 따른 횡전계 방식 액정표시장치용 어레이기판의 구성을 설명한다.
도 8은 종래에 종래에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이다.(동작 방식은 종래의 제 1 예와 동일하다. 즉, 이웃한 화소가 동일한 데이터 배선에서 신호를 받으며, 이를 위해 홀수 번째 또는 짝수 번째 화소에 구동조절용 박막트랜지스터를 더욱 구성한 구조이다. )
도시한 바와 같이, 기판(90)상에 일 방향으로 연장된 게이트 배선(94)과, 이와는 수직하게 교차하여 화소 영역(P1,P2)을 정의하는 데이터 배선(110)이 구성된 다.
상기 게이트 배선(94)과 평행하게 이격된 공통 배선(96)이 화소 영역(P1,P2)에 구성된다.
상기 좌우로 이웃한 화소 영역(P1,P2)에는 각각 구동 박막트랜지스터(Ts)가 구성되고, 이웃한 화소(P1,P2) 중 홀수 번째 또는 짝수 번째 화소 영역에는 상기 구동 박막트랜지스터(Ts)외에 구동 박막트랜지스터(Tc)가 더욱 구성된다.
상기 다수의 화소 영역(P1,P2)에는 상기 구동 박막 트랜지스터(Tc)와 연결된 화소 전극(114a)과, 상기 구동 박막트랜지스터(Ts)와 연결된 화소 전극(114b)이 교대로 구성된다.
상기 화소 영역(P1,P2)에는 상기 구동 박막트랜지스터(Ts) 또는 구동 박막트랜지스터(Tc)와 연결된 다수의 화소 전극(114a,114b)이 서로 이격하여 막대형상으로 구성되는 동시에, 상기 화소 전극(114a,114b)과는 평행하게 이격하여 교대로 위치한 막대 형상의 공통 전극(98)이 구성된다.
상기 공통 배선(96)의 상부에는 스토리지 캐패시터(CST)가 구성되며, 이는 상기 공통배선(96)의 일부를 제 1 전극으로 하고 상기 화소전극에서 넓은 면적으로 연장된 연장부(D.L)를 제 2 전극으로 한다.
전술한 구성은, 상기 좌우로 이웃한 화소(P1,P2)가 하나의 데이터 배선(110)으로 신호를 인가받는 구조이며, 동일한 데이터 배선(110)에서 각각의 신호를 순차 입력받도록 하기 위해 앞서 언급한 바와 같이, 상기 한쪽의 화소 영역(P1,P2)은 동 기 조절용 박막트랜지스터(Tc)를 더욱 구성하게 되는 것이다.
이러한 구성 또한 앞서 종래의 제 1 예와 같이 상기 구동 박막트랜지스터(Tc)의 드레인 전극(108a)과 동기 조절용 박막트랜지스터(Tc)의 소스 전극(106b)을 연결하기 위해, 연결 배선(112)을 일측 화소 영역(P1)에 더욱 구성하게 되며 이로 인해, 개구율이 저하하는 문제가 있다.
이하, 도 9와 도 10을 참조하여, 전술한 횡전계 방식 액정표시장치용 어레이기판의 단면 구성을 설명한다.
도 9와 도 10은 도 8의 Ⅷ-Ⅷ,Ⅸ-Ⅸ를 따라 절단한 단면도이다.
도시한 바와 같이, 기판(90)상에는 화소영역(P1,P2)이 정의되고, 이웃한 화소 영역(P1,P2) 중 홀수 번째 또는 짝수 번째 화소 영역에는 구동 박막트랜지스터(Ts)외에 동기 조절용 박막트랜지스터(Tc)가 더욱 구성된다.
이하, 단면 구성을 설명한다.
기판(90)상에, 구동 박막트랜지스터(Ts)용 게이트 전극(92a)과 동기 조절용 박막트랜지스터(Tc)의 게이트 전극(92b)이 구성된다.
동시에, 상기 각 게이트 전극(92a,92b)과 연결된 게이트 배선(미도시)과, 상기 게이트 배선(미도시)과 평행하게 이격된 공통 배선(96)과, 공통 배선(96)에서 수직하게 연장된 공통 전극(98)이 구성된다.
상기 화소 영역(P1,P2)에는 상기 구동 또는 구동 박막트랜지스(Ts,Tc)의 드레인 전극(108a,108b)과 연결되고 화소 영역에(P1,P2) 상에 수직하게 연장된 다수의 화소 전극(114a,114b)과, 상기 화소 전극(114a,114b)과 평행하게 이격하여 교대로 구성되고, 상기 공통 배선(96)에서 수직하게 연장된 다수의 공통 전극(98)이 구성된다.
상기 각 게이트 전극(92a,92b)의 상부에는 게이트 절연막(100)을 사이에 두고 액티브층(102a,102b)과 오믹 콘택층(104a,104b)이 적층되어 구성된다. 상기 오믹 콘택층(104a,104b)의 상부에는 서로 이격된 소스 전극(106a,106b)과 드레인 전극(108a,108b)이 구성되는 동시에, 상기 소스 전극(106a,106b)과 연결된 데이터 배선(110)과, 구동 박막트랜지스터(Ts)의 드레인 전극(108a)과 동기 조절용 박막트랜지스터(Tc)의 소스 전극(106b)을 연결하는 연결배선(110)이 더욱 구성된다.
전술한 구성에서, 앞서 언급한 바와 같이 상기 연결배선은 화소 영역을 차지하고 있기 때문에 개구율을 크게 저하하는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위한 목적으로 제안된 것으로, 본 발명에 따른 게이트 또는 데이터 신호 할당 배선 구조에 있어서, 구동 박막트랜지스터와 구동 박막트랜지스터를 연결하는 연결배선을 투명한 재질로 형성하는 동시에, 이와 근접한 배선의 상부에 겹쳐 구성하되 상기 두 배선의 사이에는 유전율이 3이하인 유기절연물질로 형성된 절연막을 개재하여 두 배선 사이에 발생하는 신호간섭을 방지한다.
전술한 바와 같은 구성은 종래와 비교하여, 개구율을 개선하는 동시에 휘도 불균일을 방지할 수 있는 장점이 있다.
본 발명 전술한 바와 같은 문제를 해결하기 위한 목적으로 제안된 것으로, 본 발명의 제 1 특징에 따른 액정표시장치용 어레이기판은 기판 상에 일 방향으로 연장된 다수의 게이트 배선과; 상기 게이트 배선과 수직하게 교차하여 다수의 화소 영역을 정의하는 다수의 데이터 배선과; 상기 데이터 배선을 중심으로 이웃한 화소에 각각 구성된 구동 박막트랜지스터에 있어서, 상기 데이터 배선과 동시에 연결된 각 소스 전극과 이와는 이격된 각 드레인 전극과, 소스 및 드레인 전극의 하부에 구성된 각 반도체층과, 반도체층의 하부에 위치하고 동일한 게이트 배선에 각각 연결된 게이트 전극을 포함하는 구동 박막트랜지스터와; 상기 데이터 배선을 중심으로 일측 화소 영역에 구성된 동기 조절용 박막트랜지스터에 있어서, 상기 구동 박막트랜지스터의 게이트전극과 연결된 게이트 배선과 평행하게 이격된 게이트 배선과 연결된 게이트 전극과, 게이트 전극의 상부에 구성된 반도체층과, 반도체층의 상부에 구성되고 서로 이격된 소스 전극과 드레인 전극을 포함하는 동기 조절용 박막트랜지스터와; 상기 데이터 배선을 중심으로 일측 화소에 위치한 구동 박막트랜지스터의 드레인 전극과 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하면서 상기 데이터 배선의 상부에 유기절연막을 사이에 두고 위치한 투명한 연결배선과; 상기 데이터 배선을 중심으로, 일 측 화소영역에 위치하여 상기 구동 조절용 박막트랜지스터의 드레인 전극과 접촉하고, 타측 화소영역에 위치하여 상기 구동 박막트랜지스터의 드레인 전극과 접촉하여 각각 구성된 투명한 화소 전극을 포함한다.
본 발명의 제 1 특징에 따른 액정표시장치용 어레이 기판 제조방법은 기판 상에 수직하게 교차하여 다수의 화소영역을 정의하는 다수의 게이트 배선과 데이터 배선을 형성하는 단계와; 상기 데이터 배선을 중심으로 이웃한 화소에 각각 구동 박막트랜지스터를 형성하는 단계에 있어서, 상기 데이터 배선과 동시에 연결된 각 소스 전극과 이와는 이격된 각 드레인 전극과, 소스 및 드레인 전극의 하부에 구성된 각 반도체층과, 반도체층의 하부에 위치하고 동일한 게이트 배선에 각각 연결된 게이트 전극을 포함하는 구동 박막트랜지스터를 형성하는 단계와; 상기 데이터 배선을 중심으로 일측 화소 영역에 구성된 동기 조절용 박막트랜지스터를 형성하는 단계에 있어서, 상기 구동 박막트랜지스터의 게이트 전극과 연결된 게이트 배선과는 평행하게 이격된 게이트 배선과 연결된 게이트 전극과, 게이트 전극의 상부에 구성된 반도체층과, 반도체층의 상부에 구성되고 서로 이격된 소스 전극과 드레인 전극을 포함하는 동기 조절용 박막트랜지스터를 형성하는 단계와; 상기 데이터 배선을 중심으로 일측 화소에 위치한 구동 박막트랜지스터의 드레인 전극과, 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하면서 상기 데이터 배선의 상부에 유기 절연막을 사이에 두고 위치한 투명한 연결배선을 형성하는 단계와; 상기 데이터 배선을 중심으로, 일 측 화소영역에 위치하여 상기 구동 조절용 박막트랜지스터의 드레인 전극과 접촉하고, 타측 화소영역에 위치하여 상기 구동 박막트랜지스터의 드레인 전극과 접촉하여 각각 위치한 투명한 화소 전극을 형성하는 단계를 포함한다.
본 발명의 제 2 특징에 따른 액정표시장치용 어레이기판은 기판 상에 일 방향으로 연장된 다수의 게이트 배선과; 상기 게이트 배선과 수직하게 교차하여 다수 의 화소 영역을 정의하는 다수의 데이터 배선과; 상기 화소 영역에 구성되고, 게이트 전극과 반도체층과 소스 전극과 드레인 전극으로 구성된 구동 박막트랜지스터와 동기 조절용 박막트랜지스터와; 상기 구동 박막트랜지스터의 드레인 전극과, 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하는 투명한 연결배선과; 상기 동기 조절용 박막트랜지스터의 드레인 전극과 접촉하면서 화소 영역에 위치한 투명한 화소 전극을 포함한다.
본 발명의 제 2 특징에 따른 액정표시장치용 어레이기판 제조방법은 기판 상에 일 방향으로 연장된 다수의 게이트 배선을 형성하는 단계와; 상기 게이트 배선과 수직하게 교차하여 다수의 화소 영역을 정의하는 다수의 데이터 배선을 형성하는 단계와; 상기 화소 영역에 위치하고, 게이트 전극과 반도체층과 소스 전극과 드레인 전극으로 구성된 구동 박막트랜지스터와 동기 조절용 박막트랜지스터를 형성하는 단계와; 상기 구동 박막트랜지스터의 드레인 전극과, 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하는 투명한 연결배선을 형성하는 단계와; 상기 동기 조절용 박막트랜지스터의 드레인 전극과 접촉하면서 화소 영역에 위치한 투명한 화소 전극을 형성하는 단계를 포함한다.
본 발명의 제 3 특징에 따른 액정표시장치용 어레이기판은 기판 상에 일 방향으로 연장된 다수의 게이트 배선과; 상기 게이트 배선과 수직하게 교차하여 다수의 화소영역을 정의하는 다수의 데이터 배선과; 상기 데이터 배선을 중심으로 이웃한 화소에 각각 구성된 구동 박막트랜지스터에 있어서, 상기 데이터 배선과 동시에 연결된 각 소스 전극과 이와는 이격된 각 드레인 전극과, 소스 및 드레인 전극의 하부에 구성된 각 반도체층과, 반도체층의 하부에 위치하고 동일한 게이트 배선에 각각 연결된 게이트 전극을 포함하는 구동 박막트랜지스터와; 상기 데이터 배선을 중심으로 일측 화소 영역에 구성된 동기 조절용 박막트랜지스터에 있어서, 상기 구동 박막트랜지스터의 드레인 전극과 연결된 게이트 배선과 평행하게 이격된 게이트 배선과 연결된 게이트 전극과, 게이트 전극의 상부에 구성된 반도체층과, 반도체층의 상부에 구성되고 서로 이격된 소스 전극과 드레인 전극을 포함하는 동기 조절용 박막트랜지스터와; 상기 데이터 배선을 중심으로, 일 측 화소영역에 위치하여 상기 동기조절용 박막트랜지스터의 드레인 전극과 접촉하고, 타측 화소영역에 위치하여 상기 구동 박막트랜지스터의 드레인 전극과 접촉하여 각각 구성되는 화소 전극과; 상기 화소 전극과 평행하게 이격하여 구성된 공통전극과; 상기 데이터 배선을 중심으로 일측 화소에 위치한 구동 박막트랜지스터의 드레인 전극과 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하면서, 상기 공통 전극의 상부에 유기절연막을 사이에 두고 위치한 투명한 연결배선을 포함한다.
본 발명의 제 3 특징에 따른 액정표시장치용 어레이기판 제조방법은 기판 상에 일 방향으로 연장된 다수의 게이트 배선을 형성하는 단계와; 상기 게이트 배선과 수직하게 교차하여 다수의 화소 영역을 정의하는 다수의 데이터 배선을 형성하는 단계와; 상기 데이터 배선을 중심으로 이웃한 화소 영역에 각각 위치한 구동 박막트랜지스터를 형성하는 단계에 있어서, 상기 데이터 배선과 동시에 연결된 각 소스 전극과 이와는 이격된 드레인 전극과, 소스 및 드레인 전극의 하부에 구성된 각 반도체층과, 반도체층의 하부에 위치하고 동일한 게이트 배선에 각각 연결된 게 이트 전극을 포함하는 구동 박막트랜지스터를 형성하는 단계와; 상기 데이터 배선을 중심으로 일측 화소 영역에 동기 조절용 박막트랜지스터를 형성하는 단계에 있어서, 상기 구동 박막트랜지스터의 게이트 전극과 연결된 게이트 배선과는 다른 게이트 배선과 연결된 게이트 전극과, 게이트 전극의 상부에 구성된 반도체층과, 반도체층의 상부에 구성되고 서로 이격된 소스 전극과 드레인 전극을 포함하는 동기 조절용 박막트랜지스터를 형성하는 단계와; 상기 데이터 배선을 중심으로, 일 측 화소영역에 위치하여 상기 구동 조절용 박막트랜지스터의 드레인 전극과 접촉하고, 타측 화소영역에 위치하여 상기 구동 박막트랜지스터의 드레인 전극과 접촉하여 각각 구성되는 화소 전극을 형성하는 단계와; 상기 화소 전극과 평행하게 이격하여 구성된 공통전극을 형성하는 단계와; 상기 데이터 배선을 중심으로 일 측 화소에 위치한 구동 박막트랜지스터의 드레인 전극과 동기 조절용 박막트랜지스터의 소스 전극을 연결하면서 상기 공통 전극의 상부에 유기절연막을 사이에 두고 위치한 투명한 연결배선을 형성하는 단계를 포함한다.
상기 화소 전극은 단일 화소에 대응하여 다수개의 막대 형상이 수직한 방향으로 형성되고, 상기 공통 전극은 상기 화소 전극과 평행하게 이격하여 화소 전극과는 교대로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 설명한다.
-- 제 1 실시예 --
본 발명의 제 1 실시예의 특징은 하나의 데이터 배선으로 두 개의 화소를 구동하기 위한 데이터 신호 할당 배선 구조에 관한 것으로, 구동 박막트랜지스터와 구동 박막트랜지스터 사이에 연결하는 연결배선을 투명전극으로 하여 데이터 배선의 상부에 겹쳐 구성하고, 이 두 배선의 사이에는 유전율이 3 이하인 유기 보호막을 두텁게 구성하는 것을 특징으로 한다.
도 11은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이기판의 일부 구성을 확대한 확대 평면도이다.
도시한 바와 같이, 기판(200)상에 일 방향으로 연장된 게이트 배선(204)과, 이에 수직하게 교차하여 다수의 화소 영역(P1,P2)을 정의하는 데이터 배선(218)을 구성한다.
상기 각 화소 영역(P1,P2)에는 상기 투명한 화소 전극(222a,222b)을 구성한다..
상기 좌우로 이웃한 각 화소 영역(P1,P2)에는 구동 박막트랜지스터(Ts)가 구성되며, 상기 서로 이웃한 화소영역(P1,P2) 중 홀수번째 또는 짝수번째의 화소 영역에는 상기 구동 박막트랜지스터(Ts)로 부터 입력된 신호를 상기 화소 전극(222a)에 입력하는 동기조절용 박막트랜지스터(Tc)를 구성한다.
상기 서로 이웃한 화소영역(P1,P2)에 구성된 구동 박막트랜지스터(Ts)는 동일한 데이터 배선(218)과 연결되어 구성된다. 이러한 구성은 동일한 데이터 배선(218)을 통해 서로 다른 신호가 전달되기 때문에 이 신호들을 순차 전달하기 위해, 상기 동기 조절용 박막트랜지스터(Tc)를 더욱 구성하는 것이다.
전술한 구성에서, 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)는 모두 게이트 전극(202a,202b)과 액티브층(210a,210b)과 소스 전극(214a,214b)과 드레인 전극(216a,216b)을 포함하는 박막트랜지스터로 구성한다.
상기 화소 영역(P1,P2)에는 상기 게이트 배선(204)과 평행하게 이격하여 좌우로 평행하게 이웃한 화소 영역(P1,P2)을 가로지는 공통배선(206)을 구성한다.
상기 공통 배선(206)의 상부에는 화소 영역(P1,P2)마다 상기 투명한 화소 전극(222a,222b)과 연결된 금속 패턴(219)이 더욱 구성된다. 따라서, 각 화소영역(P1,P2)마다 상기 공통배선(206)을 제 1 전극으로 하고, 상기 금속패턴(219)을 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 구성된다.
이때, 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)가 모두 구성된 화소 영역은(P1), 상기 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)가 서로 이웃한 게이트 배선과 연결되기 때문에 서로 이격하여 구성한다.
전술한 구성에서 특징적인 것은, 상기 이격된 구동 박막트랜지스터(Ts)와 상기 동기 조절용 박막트랜지스(Tc)터를 연결하기 위한 연결 배선(224)을 형성할 때, 상기 화소 전극(222a,222b)과 동일층 동일물질로 구성하는 동시에, 상기 데이터 배선(218)의 상부에 이와는 평면적으로 겹쳐 구성하는 것이고, 데이터 배선(218)과 이에 겹쳐지는 연결 배선(224)사이에는 유전율이 3이하인 두터운 유기 보호막(유기 절연막)을 구성하는 것이다.
이와 같이 하면, 상기 연결 배선(224)과 데이터 배선(218)사이에 신호 간섭이 발생하지 않게 된다.
따라서, 종래와 비교하여 상기 연결배선이 위치했던 영역을 개구 영역으로 사용할 수 있으므로 개구율을 개선할 수 있는 장점이 있고, 상기 데이터배선을 중심으로 이웃한 화소의 휘도가 균일해져 화질을 개선할 수 있는 장점이 있다.
이하, 도 12a 내지 도 12d와 도 13a 내지 도 13d를 참조하여, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이기판의 제조공정을 설명한다.
도 12a 내지 도 12d와 도 13a 내지 도 13d는 도 11의 A-A, B-B를 따라 절단하여 본 발명의 공정 순서에 따라 도시한 공정 단면도이다.
도 12a와 도 13a에 도시한 바와 같이, 기판(200)상에 다수의 화소 영역(P1,P2)을 정의하고, 상기 각 화소 영역(P1)의 일 측에는 구동 박막트랜지스터 영역(Ts)을 정의한다.
이때, 홀수 번째 또는 짝수 번째 화소 영역에 동기 조절용 박막트랜지스터 영역(Tc)을 더욱 정의한다.
상기 다수의 영역(P1,P2,Ts,Tc)이 정의된 기판(200) 상에 알루미늄(Al)과 알루미늄 합금을 증착하고 패턴하여, 상기 구동 박막트랜지스터 영역(Ts)과 동기 조절용 박막트랜지스터 영역(Tc)에 대응하여 게이트 전극(202a,202b)과, 상기 각 게이트 전극(202a,202b)과 연결된 게이트 배선(도 11의 204)과, 상기 게이트 배선(204)과 평행하게 이격하여 구성되는 공통 배선(206)을 형성한다.
이때, 상기 구동 박막트랜지스터 영역(Ts)에 구성된 게이트 전극(202a)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)에 구성된 게이트 전극(202b)은 서로 다른 게이트 배선에 연결되도록 구성해야 한다.
상기 게이트 전극(202a,202b)과 게이트 배선(204)과 공통 배선(206)이 형성된 기판(200)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(208)을 형성한다.
상기 게이트 절연막(208)이 형성된 기판(200)의 전면에 순수 비정질 실리콘(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+ 또는 p+a-Si:H)을 증착하고 패턴하여, 상기 각 게이트 전극(202a,202b)의 상부에 액티브층(210a,210b)과 오믹 콘택층(212a,212b)을 형성한다.
도 12b와 도 13b에 도시한 바와 같이, 상기 오믹 콘택층(212a,212b)이 형성된 기판(200)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 각 게이트 전극(202a,202b) 상부의 오믹 콘택층(212a,212b)과 각각 접촉하면서 서로 이격된 소스 전극(214a,214b)과 드레인 전극(216a,216b)을 형성한다.
도 12c와 도 13c에 도시한 바와 같이, 상기 소스 전극(214a,214b)과 드레인 전극(216a,216b)이 형성된 기판(200)이 전면에 벤조사이클로브텐(BCB)과 아크릴(acryl)계 수지(resin)와 같이 유전율이 3이하인 유기절연물질을 도포 또는 코팅하여 보호막(220)을 형성한다.
연속하여, 상기 보호막(220 패턴하여, 상기 구동 박막트랜지스터 영역(Ts) 성된 드레인 전극(216a)과, 상기 구동 박막트랜지스터 영역에 구성된 소스 및 드레인 전극을 노출하는 콘택홀(H1,H2,H3)을 형성한다.
도 12d와 도 13d 도시한 바와 같이, 상기 보호막(220)이 형성된 기판(200)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 구동 박막트랜지스터(Tc) 영역(Ts)의 드레인 전극(216a)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)의 드레인 전극(216b)과 접촉하는 화소 전극(222a,222b)을 형성한다.
이때, 동기 조절용 박막트랜지스터 영역(Tc)이 더욱 정의된 화소 영역(P1)은 동기 조절용 박막트랜지스터에 영역(Tc)에 구성된 드레인 전극(216b)과 접촉하도록 화소 전극(222a)을 구성하는 것이다.
상기 화소 전극(222a, 222b)을 형성하는 동시에, 상기 한 화소 영역(P1)에 구성된 구동 박막트랜지스터 영역(Ts)의 드레인 전극(216a)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)의 소스 전극(214b)과 접촉하는 동시에, 상기 데이터 배선(216)의 상부로 겹쳐 구성된 연결 배선(224)을 형성한다.
전술한 바와 같은 공정을 통해 본 발명의 제 1 실시예에 따른, 데이터 신호 분배배선 구조를 가지는 액정표시장치용 어레이기판을 제작할 수 있다.
이하, 제 2 실시예를 통해, 게이트 신호 할당 배선 구조를 가지는 액정표시장치용 어레이기판의 구조 및 그 제조방법에 대해 설명한다.
-- 제 2 실시예 --
본 발명의 제 2 실시예의 특징은 하나의 게이트 배선으로 두 개의 화소를 구동하기 위한 게이트 신호 할당 배선 구조에 관한 것으로, 구동 박막트랜지스터와 구동 박막트랜지스터 사이에 연결하는 연결배선을 투명전극으로 하여 데이터 배선의 상부에 겹쳐 구성하고, 이 두 배선의 사이에는 유전율이 3 이하인 유기 보호막(유기절연막)으로 두텁게 구성하는 것을 특징으로 한다.
도 14는 본 발명의 제 2 실시예에 따른 게이트 신호 할당 배선 구조를 가지는 액정표시장치용 어레이기판의 일부를 개략적으로 도시한 확대 평면도이다.
도시한 바와 같이, 기판(300)상에 일 방향으로 연장된 다수의 게이트 배선(304)과, 이와는 수직한 방향으로 교차하여 다수의 화소 영역(P)을 정의하는 다수의 데이터 배선(318)이 구성된다.
상기 각 화소 영역(P)에는 게이트 전극(302a,302b)과, 게이트 전극(302a,302b)의 상부에 구성된 액티브층(310,310b)과, 액티브층(310a,310b)의 상부에는 서로 이격된 소스 전극(314a,314b)과 드레인 전극(316a,316b)을 포함하는 구동 박막트랜지스터(Ts)와, 구동 조절용 박막트랜지스터(Tc)가 구성된다.
또한, 상기 화소 영역(P)마다 투명한 화소 전극(322)이 구성된다.
상기 구동 박막트랜지스터(Ts)의 드레인 전극(316a)은 구동 조절용 박막트랜지스(Tc)의 소스 전극(314a)과 연결 배선(324)을 통해 연결되며, 구동 조절용 박막트랜지스터(Tc)의 드레인 전극(316b)은 투명한 화소 전극(322)과 접촉되어 구성된다.
전술한 구성은, 상하로 이웃한 화소 영역(P)이 하나의 게이트 배선(304)을 공유하여 신호를 받는 형태이기 때문에, 이러한 신호를 각 화소마다 순차 입력하기 위해 단일 화소(P)내에서 서로 이웃한 게이트 배선(304)과 각각 연결된 구동 박막트랜지스터(Ts)와 동기 조절용 박막트랜지스터(Tc)가 동시에 구성된다.
또한, 상기 화소 영역(P)에는 상기 게이트 배선(304)과 평행하게 이격된 공통 배선(306)이 구성된다.
상기 공통 배선(306)의 상부에는 스토리지 캐패시터(Cst)가 구성되는데, 스토리지 캐패시터(Cst)는 공통 배선(306)의 일부를 제 1 전극을 하고, 상기 공통 배선(306)의 상부에 구성되고 상기 동기 조절용 박막트랜지스터(Tc)의 드레인 전극(316b)에서 연장된 연장부(D.L)를 제 2 전극으로 한다.
전술한 구성에서, 특징적인 것은 상기 구동 박막트랜지스터(Ts)의 드레인 전극(316a)과 상기 동기 조절용 박막트랜지스터(Tc)의 소스 전극(314b)을 연결하는 연결 배선(324)을 형성할 때, 상기 화소 전극(322)과 동일층 동일물(투명한 도전전극)질로 구성하는 동시에, 상기 연결 배선(324)을 이에 근접한 데이터 배선(318)의 상부로 이와 평행하게 겹쳐 구성하는 것이다.
이때, 상기 데이터 배선(318)과 연결 배선(324)의 사이에는 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유전율이 3 이하인 유기절연물질로 형성된 유기 보호막(미도시)을 형성한다. 상기 유기 보호막(미도시)은 상기 데이터 배선(318)과 연결 배선(324)사이에 신호 간섭이 발생하는 것을 방지하는 역할을 하게 된다.
따라서 전술한 구성은, 상기 연결 배선(324)이 위치하는 영역의 일부로 스토리지 캐패시터(CST)를 늘려 용량성을 키울 수 있고, 개구율을 개선할 수 있는 장점이 있다.
이하, 도 15a 내지 도 15d와 도 16a 내지 도 16d를 참조하여, 본 발명의 제 2 실시예에 따른 게이트 신호 분활 배선구조를 가지는 액정표시장치용 어레이기판의 제조공정을 설명한다.
도 15a 내지 도 15d와 도 16a 내지 도 16d는 도 14의 C-C와 D-D를 절단한여 본 발명 제 2 실시예에 따른 공정 순서에 따라 도시한 공정 단면도이다.
도 15a와 도 16a에 도시한 바와 같이, 기판(300)상에 다수의 화소 영역(P)을 정의하고, 상기 각 화소 영역(P)의 일 측에는 상하로 대향되는 방향으로 구동 박막트랜지스터 영역(Ts)과 동기 조절용 박막트랜지스터 영역(Tc)을 정의한다.
상기 다수의 영역(P,Ts,Tc)이 정의된 기판(300) 상에 알루미늄(Al)과 아루미늄 합금을 증착하고 패턴하여, 상기 구동 박막트랜지스터 영역(Ts)과 동기 조절용 박막트랜지스터 영역(Tc)에 대응하여 게이트 전극(302a,302b)과, 상기 각 게이트 전극(302a,302b)과 연결된 게이트 배선(도 15의 304)과, 상기 게이트 배선과 평행하게 이격하여 구성되는 공통 배선(306)을 형성한다.
이때, 상기 구동 박막트랜지스터 영역(Ts)에 구성된 게이트 전극(302a)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)에 구성된 게이트 전극(302b)은 서로 다른 게이트 배선에 연결되도록 구성해야 한다.
상기 게이트 전극(302a,302b)과 게이트 배선(304)과 공통 배선(306)이 형성된 기판(300)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(308)을 형성한다.
상기 게이트 절연막(308)이 형성된 기판(300)의 전면에 순수 비정질 실리(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+ 또는 p+a-Si:H)을 증착하고 패턴하여, 상기 각 게이트 전극(302a,302b)의 상부에 액티브층(310a,310b)과 오믹 콘택층(312a,312b)을 형성한다.
도 15b와 도 16b에 도시한 바와 같이, 상기 오믹 콘택층(312a,312b)이 형성된 기판(300)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 각 게이트 전극(302a,302b) 상부의 오믹 콘택층(312a,312b)과 각각 접촉하면서 서로 이격된 소스 전극(314a,314b)과 드레인 전극(316a,316b)을 형성한다.
동시에, 상기 구동 박막트랜지스터 영역(Ts) 의 소스 전극(314a)과 연결된 데이터 배선(318)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)의 드레인 전극(316b)에서 화소 영역(P)의 공통배선(306)의 상부로 소정면적 연장된 연장부(D.L)를 포함한다.
도 15c와 도 16c에 도시한 바와 같이, 상기 소스 전극(314a,314b)과 드레인 전극(316a,316b)이 형성된 기판(300)이 전면에 벤조사이클로브텐(BCB)과 아크릴(acryl)계 수지(resin)와 같이 유전율이 3이하인 유기절연물질을 도포 또는 코팅하여 보호막(320)을 형성한다.
연속하여, 상기 보호막(320)을 패턴하여, 상기 구동 박막트랜지스터 영역(Ts)에 구성된 드레인 전극(316a)과, 상기 구동 박막트랜지스터 영역에 구성된 소스 및 드레인 전극(314a,314b)을 노출하는 콘택홀(H1,H2,H3)을 형성한다.
도 15d와 도 16d에 도시한 바와 같이, 상기 보호막(320)이 형성된 기판(300)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 동기 조절용 박막트랜지스터 영역(Tc)의 드레인 전극(316b)과 접촉하는 화소 전극(322)을 형성한다.
이때, 상기 화소 전극(322)은 상기 동기 조절용 박막트랜지스터 영역(Ts)에 구성된 드레인 전극(316b)과 접촉하도록 구성한다. 이때, 상기 드레인 전극(316b)의 연장부(D.L)를 제 1 전극으로 하고, 그 하부의 공통 배선(306)을 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 구성된다.
동시에, 상기 구동 박막트랜지스터 영역(Ts)에 구성된 드레인 전극(316a)과, 상기 동기 조절용 박막트랜지스터(Tc)에 구성된 소스 전극(314b)을 연결하는 투명한 연결배선(324)을 형성한다.
이때, 상기 연결배선(324)은 상기 데이터 배선(318)의 상부에 구성하여, 연결 배선(324)이 차지하는 면적을 개구 영역 및 스토리지 영역을 확장하도록 사용한다.
전술한 공정을 통해 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이기 판을 제작할 수 있다.
이하, 제 3 실시예를 통해, 데이터 신호 분활 배선 구조를 가지는 횡전계 방식 액정표시장치용 어레이기판의 구성과 그 제조방법을 알아 본다.
-- 제 3 실시예 --
본 발명의 제 3 실시예의 특징은 횡전계 방식 액정표시장치용 어레이기판의 구성에서, 하나의 게이트 배선으로 두 개의 화소를 구동하기 위한 게이트 신호 할당 배선 구조에 관한 것으로, 구동 박막트랜지스터와 구동 박막트랜지스터 사이에 연결하는 연결배선을 투명전극으로 하여 데이터 배선의 상부에 겹쳐 구성하고, 이 두 배선의 사이에는 유전율이 3 이하인 유기 보호막으로 두텁게 구성하는 것을 특징으로 한다.
도 17은 본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 구성을 개략적으로 도시한 평면도이다.
(즉, 이웃한 화소가 동일한 데이터 배선에서 신호를 받으며, 이를 위해 홀수 번째 또는 짝수 번째 화소에 구동조절용 박막트랜지스터를 더욱 구성한 구조이다.)
도시한 바와 같이, 기판(400)상에 일 방향으로 연장된 게이트 배선(404)과, 이와는 수직하게 교차하여 화소 영역(P1,P2)을 정의하는 데이터 배선(420)이 구성된다.
상기 게이트 배선(404)과 평행하게 이격된 공통 배선(406)이 화소 영역(P1,P2)에 구성된다.
상기 좌우로 이웃한 화소 영역(P1,P2)에는 각각 구동 박막트랜지스터(Ts)가 구성되고, 이웃한 화소(P1,P2)중 홀수 번째 또는 짝수 번째 화소 영역에는 상기 구동 박막트랜지스터(Ts)외에 구동 박막트랜지스터(Tc)가 더욱 구성된다.
상기 다수의 화소 영역(P1,P2)에는 상기 구동 박막 트랜지스터(Tc)와 연결된 화소 전극(422a)과, 상기 구동 박막트랜지스터(Ts)와 연결된 화소 전극(422b)이 교대로 구성된다.
상기 화소 영역(P1,P2)에는 상기 구동 박막트랜지스터(Ts) 또는 구동 박막트랜지스터(Tc)와 연결된 다수의 화소 전극(422a,422b)이 서로 이격하여 막대형상으로 구성되는 동시에, 상기 화소 전극(422a,422b)과는 평행하게 이격하여 교대로 위치한 막대 형상의 공통 전극(408)이 구성된다.
상기 공통 배선(406)의 상부에는 스토리지 캐패시터(CST)가 구성되며, 이는 상기 공통배선(406)의 일부를 제 1 전극으로 하고 상기 화소 전극(408)에서 넓은 면적으로 연장된 연장부(D.L)를 제 2 전극으로 한다.
전술한 구성은, 상기 좌우로 이웃한 화소(P1,P2)가 하나의 데이터 배선(420)으로 신호를 인가 받는 구조이며, 동일한 데이터 배선(420)에서 각각의 신호를 순차 입력받도록 하기 위해 앞서 언급한 바와 같이, 상기 한쪽의 화소 영역은 동기 조절용 박막트랜지스터(Tc)를 더욱 구성하게 되는 것이다.
이때, 한 화소에 구성된 동기 조절용 박막트랜지스터(Tc)의 소스 전극(416b)은 상기 구동 박막트랜지스터(Ts)의 드레인 전극(418a)을 연결하기 위한 연결 배선(426)을 구성하되, 연결 배선(426)은 상기 데이터 배선(420)과 근접한 공통 전극(408)의 상부에 구성한다.
이와 같은 구성은 종래와 비교하여 연결배선이 위치했던 영역을 개구영역으로 사용할 수 있기 때문에 개구율이 개선될 뿐 아니라, 좌우로 이웃한 화소영역의 휘도 불균일을 해소할 수 있는 장점이 있다.
이하, 도 18a 내지 도 18d와 도 19a 내지 도 19d를 참조하여, 본 발명의 제 3 실시예에 따른 데이터 신호 분활배선 구조를 가지는 횡전게 방식 액정표시장치의 제조방법을 설명한다.
도 18a 내지 도 18d와 도 19a 내지 도 19d는 도 17의 E-E, F-F를 따라 절단하여 본 발명의 공정 순서에 따라 도시한 공정 단면도이다.
도 18a와 도 19a에 도시한 바와 같이, 기판(400)상에 다수의 화소 영역(P1,P2)을 정의하고, 상기 각 화소 영역(P1)의 일 측에는 구동 박막트랜지스터 영역(Ts)을 정의한다.
이때, 홀수 번째 또는 짝수 번째 화소 영역에 동기 조절용 박막트랜지스터 영역(Tc)을 더욱 정의한다.
상기 다수의 영역(P1,P2,Ts,Tc)이 정의된 기판(400) 상에 알루미늄(Al)과 알루미늄 합금을 증착하고 패턴하여, 상기 구동 박막트랜지스터 영역(Ts)과 동기 조절용 박막트랜지스터 영역(Tc)에 대응하여 게이트 전극(402a,402b)과, 상기 각 게이트 전극(402a,402b)과 연결된 게이트 배선(도 17의 404)과, 상기 게이트 배선과 평행하게 이격하여 구성되는 공통 배선(406)과, 공통 배선(406)에서 상하로 수직하게 연장된 막대형상의 공통 전극(408)을 형성한다.
이때, 상기 구동 박막트랜지스터 영역(Ts)에 구성된 게이트 전극(402a)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)에 구성된 게이트 전극(402b)은 서로 다른 게이트 배선에 연결되도록 구성해야 한다.
상기 게이트 전극(402a,402b)과 게이트 배선과 공통 배선(406)과 공통 전(408)극이 형성된 기판(400)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(410)을 형성한다.
상기 게이트 절연막(410)이 형성된 기판(400)의 전면에 순수 비정질 실리콘(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+ 또는 p+a-Si:H)을 증착하고 패턴하여, 상기 각 게이트 전극(402a,402b)의 상부에 액티브층(412a,412b)과 오믹 콘택층(414a,414b)을 형성한다.
도 18b와 도 19b에 도시한 바와 같이, 상기 오믹 콘택층(414a,414b)이 형성된 기판(400)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 각 게이트 전극(402a,402b) 상부의 오믹 콘택층(414a,414b)과 각각 접촉하면서 서로 이격된 소스 전극(416a,416b)과 드레인 전극(418a,418b)을 형성한다.
동시에, 이웃한 화소에 각각 위치하는, 상기 동기 조절용 박막트랜지스터 영 역(Tc)에 구성된 드레인 전극(418b)과 상기 구동 박막트랜지스터 영역(Ts)에 구성된 드레인 전극(418a)에서 화소 영역(P1,P2)으로 수직하게 연장되고, 상기 공통 전극(408)과 평행하게 이격되어 교대로 구성된 화소 전극(422a,422b)을 형성한다.
도 18c와 도 19c에 도시한 바와 같이, 상기 소스 전극(416a,416b)과 드레인 전극(418a,418b)이 형성된 기판(400)의 전면에 벤조사이클로브텐(BCB)과 아크릴(acryl)계 수지(resin)와 같이 유전율이 3이하인 유기절연물질을 도포 또는 코팅하여 보호막(424)을 형성한다.
연속하여, 상기 보호막(422)을 패턴하여, 상기 동기 조절용 박막트랜지스터 영역(Tc)성된 드레인 전극(416b)과, 상기 구동 박막트랜지스터 영역(Ts)에 구성된 소스 전극(418b)을 노출하는 콘택홀(H1,H2)을 형성한다.
도 18d와 도 19d 도시한 바와 같이, 상기 보호막(424)이 형성된 기판(400)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 구동 박막트랜지스터 영역(Ts)의 드레인 전극(418a)과, 상기 동기 조절용 박막트랜지스터 영역(Tc)의 소스 전극(418b)과 접촉하는 연결배선(426)을 형성한다.
상기 연결 배선(426)은 상기 데이터 배선(420)과 근접한 공통 전극(408)의 상부에 구성한다.
이와 같은 구성은 종래와 비교하여 연결 배선이 위치했던 영역을 개구영역으로 사용할 수 있기 때문에 개구율이 개선될 뿐 아니라, 좌우로 이웃한 화소영역의 휘도 불균일을 해소할 수 있는 장점이 있다.
전술한 바와 같은 공정을 통해 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
따라서, 게이트 신호 할당 배선 구조 및 데이터 신호 할당 배선 구조를 가지는 본 발명에 따른 액정표시장치용 어레이기판의 제조 구성 및 제조방법에 있어서,
한 화소에 구성되는 동기 조절용 박막트랜지스터와 구동 박막트랜지스터를 연결하는 연결배선을 투명전극으로 형성하는 동시에, 상기 연결배선은 유기막을 사이에 두고 기존의 불투명 배선의 상부로 구성하였기 때문에 개구율을 개선하는 효과가 있다.
또한, 데이터 신호 할당 배선 구조의 경우에는, 이웃한 화소의 휘도 불균일을 해소할 수 있으므로 휘도를 개선하여 고화질의 액정표시장치를 제작할 수 있는 효과가 있다.

Claims (35)

  1. 기판 상에 일 방향으로 연장된 다수의 게이트 배선과;
    상기 게이트 배선과 수직하게 교차하여 다수의 화소 영역을 정의하는 다수의 데이터 배선과;
    상기 다수의 화소영역 중 이웃한 화소 영역에 각각 구성되고, 동일한 데이터 배선에서 신호를 인가받도록 구성된 구동 박막트랜지스터에 있어서,
    상기 데이터 배선과 연결된 소스 전극과 이와는 이격된 드레인 전극과, 소스 및 드레인 전극의 하부에 구성된 각 반도체층과, 반도체층의 하부에 위치하여 상기 게이트 배선과 연결된 게이트 전극을 포함하는 구동 박막트랜지스터와;
    상기 데이터 배선을 중심으로 일 측 화소 영역에 위치한 구동 박막트랜지스터에만 연결되어 구성된 동기 조절용 박막트랜지스터에 있어서,
    게이트 전극과, 상기 게이트 전극의 상부에 구성된 반도체층과, 상기 반도체층의 상부에 구성되고, 상기 구동 박막트랜지스터의 드레인 전극에서 신호를 인가받는 소스 전극과 이와는 이격된 드레인 전극을 포함하는 동기 조절용 박막트랜지스터와;
    상기 구동 박막트랜지스터의 드레인 전극과 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하면서, 상기 데이터 배선의 상부에 유기 절연막을 사이에 두고 위치한 투명한 연결배선과;
    상기 데이터 배선을 중심으로, 일 측 화소영역에 위치한 것은 상기 구동 조절용 박막트랜지스터의 드레인 전극과 접촉하고, 타측 화소영역에 위치한 것은 상기 구동 박막트랜지스터의 드레인 전극과 접촉하여 각각 구성된 투명한 화소 전극
    을 포함하는 액정표시장치용 어레이기판.
  2. 제 1 항에 있어서,
    상기 구동 박막트랜지스터와 연결된 게이트 배선과 상기 동기 조절용 박막트랜지스터의 게이트 전극은 서로 다른 게이트 배선과 연결된 것을 특징으로 하는 액정표시장치용 어레이기판.
  3. 제 1 항에 있어서,
    상기 투명한 화소 전극과 상기 투명한 연결배선은 동일층 동일물질로 구성된 액정표시장치용 어레이기판.
  4. 제 1 항에 있어서,
    상기 유기 절연막은 유전율이 3이하인 투명한 유기절연물질로 구성된 액정표시장치용 어레이기판.
  5. 제 1 항에 있어서,
    상기 게이트 배선과 평행하게 이격된 위치에 공통신호를 인가되는 공통 배선이 더욱 구성된 액정표시장치용 어레이기판.
  6. 제 5 항에 있어서,
    상기 공통 배선의 상부에 상기 화소 전극과 접촉하는 금속패턴이 더욱 구성된 액정표시장치용 어레이기판.
  7. 제 6 항에 있어서,
    상기 화소 전극과 접촉하는 금속 패턴을 제 1 전극으로 하고, 금속패턴 하부의 상기 공통 배선을 제 2 전극으로 하는 스토리지 캐패시터가 더욱 구성된 액정표시장치용 어레이기판.
  8. 기판 상에 다수의 화소 영역을 정의하는 단계와;
    상기 화소 영역의 일 측과 이에 평행한 타 측에 제 1 및 제 2 게이트 배선을 형성하고,
    상기 제 1 게이트 배선에서 이웃한 제 1 및 제 2 화소 영역으로 각각 돌출된 제 1 게이트 전극과 제 2 게이트 전극과, 상기 제 2 게이트 배선에서 상기 제 1 화소 영역으로 돌출된 제 3 게이트 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 게이트 전극의 상부에 각각 절연막을 사이에 두고 제 1 내지 제 3 액티브층과 제 1 내지 제 3 오믹 콘택층을 적층하는 단계와;
    상기 제 1 및 제 2 화소 영역 사이에 데이터 배선과, 상기 데이터 배선에서 상기 제 1 오믹 콘택층과 제 2 오믹 콘택층의 상부로 각각 연장된 제 1및 제 2 소스 전극과, 상기 제 1 소스 전극과 이격된 제 1 드레인 전극과, 상기 제 2 소스 전극과 이격된 제 2 드레인 전극과, 상기 제 3 오믹 콘택층의 상부에 이격된 제 3 소스 전극과 제 3 드레인 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 유기절연막을 형성하고, 상기 제 1 및 제 2 소스 전극과, 상기 제 3 소스 및 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계와;
    상기 제 3 드레인 전극과 접촉하면서 제 1 화소 영역에 위치한 투명한 제 1 화소 전극과, 상기 제 3 소스 전극과 접촉하면서 상기 데이터 배선의 상부로 연장되어 상기 제 1 드레인 전극과 접촉하는 투명한 연결배선과, 상기 제 2 드레인 전극과 접촉하면서 제 2 화소 영역에 위치한 투명한 제 2 화소 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  9. 제 8 항에 있어서,
    상기 제 1 게이트 전극과, 제 1 액티브층 및 오믹 콘택층과 제 1 소스 및 드레인 전극은 제 1 구동박막트랜지스터을 구성하고, 상기 제 2 게이트 전극과 제 2 액티브층 및 오믹 콘택층과 상기 제 2 소스 및 드레인 전극은 제 2 구동박막트랜지스터를 구성하고, 상기 제 3 게이트 전극과 제 3 액티브층 및 오믹 콘택층과 상기 제 3 소스 전극과 드레인 전극은 동기조절용 박막트랜지스터를 구성하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  10. 제 8 항에 있어서,
    상기 투명한 제 1 및 제 2 화소 전극과 상기 투명한 연결배선은 동일층 동일물질로 형성된 액정표시장치용 어레이기판 제조방법.
  11. 제 10 항에 있어서,
    상기 투명한 제 1 및 제 2 화소 전극과 투명한 연결배선은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  12. 제 8 항에 있어서,
    상기 유기막절막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유전율이 3이하인 투명한 유기절연물질 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  13. 기판 상에 일 방향으로 연장된 다수의 게이트 배선과;
    상기 게이트 배선과 수직하게 교차하여 다수의 화소 영역을 정의하는 다수의 데이터 배선과;
    상기 화소 영역에 구성되고, 상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 전극의 상부에 반도체층과, 상기 반도체층의 상부에 상기 데이터 배선과 접촉하는 소스 전극과 이와 이격된 드레인 전극을 포함하는 구동 박막트랜지스터와;
    상기 게이트 배선과 접촉하는 게이트 전극과, 상기 게이트 전극의 상부에 구성된 반도체층과, 상기 반도체층의 상부에 위치하고 상기 구동 박막트랜지스터의 드레인 전극으로부터 신호를 인가받는 소스 전극과, 이와 이격된 드레인 전극을 포함하는 동기 조절용 박막트랜지스터와,
    상기 구동 박막트랜지스터의 드레인 전극과, 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하는 투명한 연결배선과;
    상기 동기 조절용 박막트랜지스터의 드레인 전극과 접촉하면서 화소 영역에 위치한 투명한 화소 전극을 포함하는 액정표시장치용 어레이기판.
  14. 제 13 항에 있어서,
    상기 게이트 배선을 중심으로 일 측의 화소영역에 각각 위치하는 구동 박막트랜지스터의 게이트 전극과, 타측의 화소영역에 위치하는 동기 조절용 박막트랜지스터의 게이트 전극이 동일한 게이트 배선에 연결되어 구성된 액정표시장치용 어레이기판.
  15. 제 13 항에 있어서,
    상기 투명한 화소 전극과 상기 투명한 연결배선은 동일층 동일물질로 형성된 액정표시장치용 어레이기판.
  16. 제 13 항에 있어서,
    상기 연결배선과, 이에 근접한 데이터 배선과의 사이에 유기절연막이 더욱 구성된 액정표시장치용 어레이기판.
  17. 제 13 항에 있어서,
    상기 게이트 배선과 평행하게 이격되고, 공통 신호가 인가되는 공통 배선이 더욱 구성된 액정표시장치용 어레이기판.
  18. 제 17 항에 있어서,
    상기 공통 배선의 상부에 상기 동기 조절용 박막트랜지스터의 드레인 전극에서 연장되고, 상기 화소 전극과 접촉하는 연장부가 더욱 구성된 액정표시장치용 어레이기판.
  19. 제 18 항에 있어서,
    상기 연장부를 제 1 전극으로 하고, 그 하부의 공통 배선을 제 2 전극으로 하는 스토리지 캐패시터가 더욱 구성된 액정표시장치용 어레이기판.
  20. 기판 상에 다수의 화소 영역을 정의하는 단계와;
    상기 화소 영역의 일 측과 이에 평행한 타 측에 제 1 및 제 2 게이트 배선을 형성하고, 상기 제 1 게이트 배선과 제 2 게이터 배선에서 동일한 화소 영역으로 돌출된 제 1 게이트 전극과 제 2 게이트 전극을 형성하는 단계와;
    상기 제 1 게이트 전극과 제 2 게이트 전극의 상부에 각각 게이트 절연막을 사이에 두고 제 1액티브층 및 오믹 콘택층과 제 2 액티브층 및 오믹 콘택층을 형성하는 단계와;
    상기 제 1 및 제 2 게이트 배선과 교차하는 화소영역의 일 측에 위치한 데이터 배선과, 상기 데이터 배선에서 상기 제 1 및 제 2 오믹 콘택층의 상부로 연장된 제 1 소스 전극과 제 2 소스 전극과, 상기 제 1 소스 전극과 이격된 제 1 드레인 전극과, 상기 제 2 소스 전극과 이격된 제 2 드레인 전극을 형성하는 단계와;
    상기 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 보호막을 형성하고, 상기 제 1 드레인 전극과, 상기 제 2 소스 및 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계와;
    상기 제 1 드레인 전극과 상기 제 2 소스 전극과 접촉하는 연결배선과, 상기 제 2 드레인 전극과 접촉하면서 화소 영역에 위치한 투명한 화소 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  21. 삭제
  22. 제 20 항에 있어서,
    상기 투명한 화소 전극과 상기 투명한 연결배선은 동일층 동일물질로 형성된 정표시장치용 어레이기판 제조방법.
  23. 제 20 항에 있어서,
    상기 투명한 연결배선은 상기 데이터 배선과 유기막절연막을 사이에 두고 형성된 액정표시장치용 어레이기판 제조방법.
  24. 제 23 항에 있어서,
    상기 유기막절연막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유전율이 3이하인 투명한 유기절연물질 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  25. 기판 상에 일 방향으로 연장된 다수의 게이트 배선과;
    상기 게이트 배선과 수직하게 교차하여 다수의 화소영역을 정의하는 다수의 데이터 배선과;
    상기 화소 영역에 각각 구성되고, 동일한 데이터 배선에서 신호를 인가받도록 구성된 구동 박막트랜지스터에 있어서,
    상기 데이터 배선과 연결된 소스 전극과 이와는 이격된 드레인 전극과, 상기 소스 및 드레인 전극의 하부에 구성된 각 반도체층과, 상기 반도체층의 하부에 위치하고 상기 게이트 배선과 연결된 게이트 전극을 포함하는 구동 박막트랜지스터와;
    상기 데이터 배선을 중심으로 일 측 화소영역에 위치한 구동박막트랜지스터에만 연결되어 구성된 동기 조절용 박막트랜지스터에 있어서,
    게이트 전극과, 상기 게이트 전극의 상부에 구성된 반도체층과, 상기 반도체층의 상부에 구성되고, 상기 구동박막트랜지스터의 드레인 전극에서 신호를 인가받는 소스 전극과 이와는 이격된 드레인 전극을 포함하는 동기 조절용 박막트랜지스터와;
    상기 데이터 배선을 중심으로, 일 측 화소영역에 위치한 것은 상기 동기조절용 박막트랜지스터의 소스 전극과 접촉하고, 타측 화소 영역에 위치한 것은 상기 구동박막트랜지스터의 드레인 전극 접촉하여 구성되는 화소 전극과;
    상기 화소 전극과 평행하게 이격하여 구성된 공통전극과;
    상기 구동박막트랜지스터의 드레인 전극과 상기 동기 조절용 박막트랜지스터의 소스 전극을 연결하고, 상기 공통 전극과는 유기절연막을 사이에 두고 위치한 투명한 연결배선
    을 포함하는 액정표시장치용 어레이기판.
  26. 제 25 항에 있어서,
    상기 구동 박막트랜지스터와 연결된 게이트 배선과 상기 동기 조절용 박막트랜지스터의 게이트 전극은 서로 다른 게이트 배선과 연결된 것을 특징으로 하는 액정표시장치용 어레이기판.
  27. 제 25 항에 있어서,
    상기 유기절연막은 유전율이 3이하인 투명한 유기절연물질로 구성된 액정표시장치용 어레이기판.
  28. 제 25 항에 있어서,
    상기 동기 조절용 박막트랜지스터의 드레인 전극에서 연장된 연장부를 제 1 전극으로 하고, 상기 연장부의 하부에 위치하여 상기 공통 전극에서 연장된 연장부를 제 2 전극으로 하는 스토리지 캐패시터가 더욱 구성된 액정표시장치용 어레이기판.
  29. 기판 상에 다수의 화소 영역을 정의하는 단계와;
    상기 화소 영역의 일 측과 이에 평행한 타 측에 제 1 및 제 2 게이트 배선을 형성하고,
    상기 제 1 게이트 배선에서 이웃한 제 1 및 제 2 화소 영역으로 각각 돌출된 제 1 게이트 전극과 제 2 게이트 전극과, 상기 제 2 게이트 배선에서 상기 제 1 화소 영역으로 돌출된 제 3 게이트 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 게이트 전극의 상부에 각각 절연막을 사이에 두고 제 1 내지 제 3 액티브층과 제 1 내지 제 3 오믹 콘택층을 적층하는 단계와;
    상기 제 1 및 제 2 화소 영역 사이에 데이터 배선과, 상기 데이터 배선에서 상기 제 1 오믹 콘택층과 제 2 오믹 콘택층의 상부로 각각 연장된 제 1및 제 2 소스 전극과, 상기 제 1 소스 전극과 이격된 제 1 드레인 전극과, 상기 제 2 소스 전극과 이격된 제 2 드레인 전극과, 상기 제 3 오믹 콘택층의 상부에 이격된 제 3 소스 전극과 제 3 드레인 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 유기절연막을 형성하고, 상기 제 1 및 제 2 소스 전극과, 상기 제 3 소스 및 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계와;
    상기 제 3 드레인 전극과 접촉하면서 제 1 화소 영역에 위치한 투명한 제 1 화소 전극과 상기 제 1 화소 전극과 이격하여 구성된 제 1 공통 전극과, 상기 제 3 소스 전극과 접촉하면서 상기 데이터 배선의 상부로 연장되어 상기 제 1 드레인 전극과 접촉하는 투명한 연결배선과, 상기 제 2 드레인 전극과 접촉하면서 제 2 화소 영역에 위치한 투명한 제 2 화소 전극과, 상기 제 2 화소 전극과 이격하여 구성된 투명한 제 2 공통전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 화소 전극은 단일 화소영역에 대응하여 다수개의 막대 형상으로 형성되고, 상기 제 1 및 제 2 공통 전극은 상기 제 1 및 제 2 화소 전극과 평행하게 이격하여 형성된 막대 형상으로 구성된 액정표시장치용 어레이기판 제조방법.
  31. 제 29 항에 있어서,
    상기 유기절연막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유전율이 3이하인 유기절연물질 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  32. 제 29 항에 있어서,
    상기 연결 배선은 인듐-틴-옥사이드(ITO) 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  33. 제 20 항에 있어서,
    상기 제 1 게이트 전극 제 1 액티브층과 제 1 소스 및 드레인 전극은 구동박막트랜지스터를 구성하고, 상기 제 2 게이트 전극과 제 2 액티브층과 제 2 소스 및 드레인 전극은 동기 조절용 박막트랜지스터를 구성하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법
  34. 제 33 항에 있어서,
    상기 구동 박막트랜지스터가 구성된 제 1 게이트 배선의 타 측에는 동기 조절용 박막트랜지스터가 형성되고, 상기 동기 조절용 박막트랜지스터가 구성된 제 2 게이트 배선의 타 측에는 구동 박막트랜지스터가 형성된 액정표시장치용 어레이기판 제조방법.
  35. 제 29 항에 있어서,
    상기 제 1 게이트 전극과, 제 1 액티브층 및 오믹 콘택층과 제 1 소스 및 드레인 전극은 제 1 구동박막트랜지스터를 구성하고, 상기 제 2 게이트 전극과 제 2 액티브층 및 오믹 콘택층과 상기 제 2 소스 및 드레인 전극은 제 2 구동박막트랜지스터를 구성하고, 상기 제 3 게이트 전극과 제 3 액티브층 및 오믹 콘택층과 상기 제 3 소스 전극과 드레인 전극은 동기조절용 박막트랜지스터를 구성하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI264590B (en) * 2004-10-28 2006-10-21 Au Optronics Corp Thin film transistor array and repairing method thereof
JP4571845B2 (ja) * 2004-11-08 2010-10-27 シャープ株式会社 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法
KR101003623B1 (ko) * 2004-12-31 2010-12-23 엘지디스플레이 주식회사 횡전계 모드 액정표시장치
KR101188601B1 (ko) * 2005-04-13 2012-10-08 삼성디스플레이 주식회사 액정 표시 장치
US7489370B2 (en) * 2005-10-20 2009-02-10 Hannstar Display Corp. Liquid crystal display device and method for making the same and method for repairing defective pixel using the same
TWI283073B (en) * 2005-12-14 2007-06-21 Au Optronics Corp LCD device and fabricating method thereof
KR20070071012A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 이의 제조 방법
KR101245119B1 (ko) * 2006-06-01 2013-03-25 삼성디스플레이 주식회사 어레이 기판 및 이를 갖는 표시패널
KR101300184B1 (ko) * 2006-08-03 2013-08-26 삼성디스플레이 주식회사 액정 표시 장치
JP5216204B2 (ja) 2006-10-31 2013-06-19 株式会社半導体エネルギー研究所 液晶表示装置及びその作製方法
US8154633B2 (en) * 2007-11-16 2012-04-10 Sportvision, Inc. Line removal and object detection in an image
US8466913B2 (en) * 2007-11-16 2013-06-18 Sportvision, Inc. User interface for accessing virtual viewpoint animations
US8049750B2 (en) * 2007-11-16 2011-11-01 Sportvision, Inc. Fading techniques for virtual viewpoint animations
US8073190B2 (en) * 2007-11-16 2011-12-06 Sportvision, Inc. 3D textured objects for virtual viewpoint animations
US9041722B2 (en) * 2007-11-16 2015-05-26 Sportvision, Inc. Updating background texture for virtual viewpoint animations
KR101595817B1 (ko) 2008-08-22 2016-02-22 삼성디스플레이 주식회사 액정 표시 장치
CN102109718B (zh) * 2009-12-29 2012-05-09 上海天马微电子有限公司 像素结构和薄膜晶体管阵列基板
CN103353697B (zh) * 2013-07-19 2015-11-25 深圳市华星光电技术有限公司 一种阵列基板及液晶显示面板
KR102204300B1 (ko) * 2014-06-30 2021-01-19 엘지디스플레이 주식회사 터치센서 일체형 표시장치
CN204595398U (zh) * 2015-05-26 2015-08-26 京东方科技集团股份有限公司 一种阵列基板及显示装置
CN106773408A (zh) * 2016-12-29 2017-05-31 深圳市华星光电技术有限公司 像素结构和液晶显示面板
US10659099B1 (en) * 2018-12-12 2020-05-19 Samsung Electronics Co., Ltd. Page scanning devices, computer-readable media, and methods for bluetooth page scanning using a wideband receiver
JP6994493B2 (ja) * 2019-12-09 2022-01-14 株式会社半導体エネルギー研究所 半導体装置
US12009369B2 (en) * 2021-04-29 2024-06-11 Tcl China Star Optoelectronics Technology Co., Ltd. Display panel and display device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291770B1 (ko) * 1999-06-04 2001-05-15 권오경 액정표시장치
JP2004054069A (ja) * 2002-07-23 2004-02-19 Advanced Display Inc 表示装置及び表示装置の断線修復方法

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