KR100796831B1 - 빈 자리 클러스터를 가지는 기판에서 형성된 박층 이송방법 - Google Patents
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Abstract
본 발명의 제1 측면에 의하면, 본 발명은 지지 기판으로의 이송에 의하며, 제1 밀도의 빈 자리 클러스터를 가지는 도너 기판의 일부로 반도체 물질로 이루어진 박층 및 지지 기판 사이에 삽입된 절연층을 포함한 SeOI 기판 제조 공정을 제안하며:
● 도너 기판으로부터 상기 부분이 이송되기 전, 도너 기판 상기 부분에 존재하는 상기 제1 밀도의 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된 절연층 형성단계,
● 및 이송 후, 제1 밀도를 제2 밀도로 감소하기 위하여, 지지 기판으로 이송된 도너 기판의 일부에 존재하는 빈 자리 클러스트를 경화(curing)하는 단계로 구성된 것을 특징으로 한다.
본 발명은 이 공정에 의해 얻어지는 SeOI 구조체에 관한 것이며, 빈 자리 클러스트를 가지는, 박층이 수취되고 지지기판으로 이송되는 도너 기판으로 사용된 기판 재활용 공정에 관한 것이다.
Description
본 발명의 다른 측면, 목적 및 장점들은 첨부 도면들을 참조하여 본 발명의 비-제한적 실시예로 주어지는 바람직한 실시예의 상세한 설명을 독취한 후 명백하여 질 것이다:
-도 1은, 잉곳 당김 속도의 함수로써 COPs 사이즈 및 밀도 변화를 보이며,
-도 2는, 본 발명에 의한 공정의 바람직한 실시예를 구현하는 동안의 COPs 경화를 보여준다.
본 발명은 도너 기판에서 지지 기판으로 반도체 물질의 박층을 이송하여 기판을 제조하는 방법에 관한 것이다.
본 발명이 적용되는 하나의 분야는 반도체-온-절연체 (SeOI) 구조체, 예를 들면 실리콘-온-절연체 (SOI) 구조체 제조방법이며, 이들 SeOI 구조체는 전자공학, 광학 및 광전자학 기판으로 적용된다.
SeOI 구조체는 따라서 반도체 물질로 이루어진 박층 및 지지 기판 사이에 삽입된 절연층을 포함한다.
SMARTCUT® 타입 공정은 이런 타입 공정의 한 예이다. 이들 공정은 본 발명의 바람직한 실시예에 해당된다.
SMARTCUT® 공정에 대한 더욱 상세한 사항은 Jean-Pierre Colinge에 의한 "Kluwer Academic Publishers"에서 발행된 "Silicon-On-Insulator Technology: Materials to VLSI, 2판", p. 50 내지 51에 기재된다.
SMARTCUT® 공정을 이용한 SeOI 구조체, 및 특히 얇은 박층 (전형적으로 400 nm이하)을 가지는 SeOI 구조체 제조공정에서, 빈 자리 클러스터 (vacancy clusters, 결정성 배향 입자 또는 COPs 라고 알려진) 형태의 어떠한 성장 결함이 없는 초기 도너 기판의 사용이 요구된다.
도너 기판 체적에 이들 빈 자리 클러스터가 존재하면 최종 SeOI 구조체 박층 두께보다 큰 사이즈의 결함이 발생한다.
이러한 상기 완성된(through) 결함들은 치명적인 결함이라 한다; 이들 결함 중 하나 상에 형성된 부품은 작동되지 않는다. 따라서 이러한 완성된 결함의 존재는 최종 구조체에 생성될 부품 품질을 제어하는 인자이다. 따라서, 이러한 완성된 결함들을 최소화하는 것이 중요하다.
완성된 결함의 문제는, 박층 두께가 얇은 경우에 특히 중요하다는 점이 명백 하게 이해될 것이다.
SeOI 구조체에서 완성된 결함의 수를 제한하는 과거 빈번히 적용되었던 해결책은 매우 높은 결정학적 품질을 가지는, 낮은 COPs 밀도를 가지는 초기 기판을 사용하는 것이다.
초기 기판은 전형적으로 CZ 공정 (초크랄스키 당김, Czochralski pulling)에 의해 얻어진 잉곳 (ingot)을 절단하여 형성된다.
당김 속도 및 잉곳 냉각 속도에 대한 제어는 빈 자리 클러스터 타입 결함의 수를 감소시킬 수 있는 수단을 제공한다. 따라서, COPs가 거의 없는 초기 기판은 일반적으로 매우 특정된 당김 조건들 및 특히 매우 느린 당김 (또한 당업자가 아주 낮은 수의 결함으로 인한 '거의 완전한 결정' (Near Perfect Crystal)이라 칭하는 것을 얻기 위한 '매우 느린 당김')을 적용한 CZ (초크랄스키 당김) 공정에 의해 얻어진 잉곳을 절단하여 형성된다.
더 단순한 및/또는 더 빠른 당김 공정에 의해 얻어진 잉곳을 절단하여 형성되는 기판들은 상대적으로 더 많은 빈 자리 클러스터들을 가지고 따라서 (광학, 전자공학 또는 광전자학과 같은) 대상 응용 분야에서 부여되는 구속들(constraints)과 양립되지 않는다.
예를 들면, 0.5 mm/min 이하의 속도인 '매우 느린 당김' 타입 당김에 의해 얻어진 거의 완전한 결정을 절단하여 형성되는 기판은 전형적으로 (0.1 ㎛ 보다 큰) COPs 밀도는 0.045 내지 0.075 COPs/cm2 이다 (660 cm2 표면적을 가지는 300mm 직 경 웨이퍼에서 0.1 ㎛ 보다 큰 30 내지 50 COPs 와 동일하며, 웨이퍼 주위에 5mm 제외 면적을 허용).
상대적으로, '매우 느린 당김' 타입 당김 보다 1.2 내지 1.5배 빠른 속도의 표준 당김에 의해 얻어진 기판은 (0.1 ㎛ 보다 큰) COPs 밀도가 1.5 내지 4.5 COPs/cm2 이다 (300mm 직경 웨이퍼에서 0.1 ㎛ 보다 큰 1000 내지 3000 COPs 와 동일).
당김 동안 잉곳 냉각 속도는 결정학적 품질에 영향을 주는 또 다른 인자라는 점에 주목된다. 이러한 주제에 대한 정보는 W.von Ammon 및 E.Domberger에 의한 "Si MELT GROWN-IN DEFECTS AND SIMULATION OF THEIR FORMATION" 1.6 장에 기재되며, INSPECT 발행사 (1998년 1월)의 Robert Hull에 의해 발행된 'Properties of Crystalline Silicon' 문서 p. 39-51에는 높은 냉각 속도 ('빠른 냉각'으로 지정된 당김)는 결함 밀도 증가를 가져온다는 것을 보이고 있다. 따라서, '빠른 냉각' 타입 당김에 의해 얻어진 잉곳 절단에 의해 형성된 기판은 또한 본 발명의 응용 분야에서 부여되는 구속과 양립할 수 없다.
품질이 양호한 기판 (CZ '매우 느린 당김' 타입 당김에 의해 거의 COPs가 없는 거의 완전한 결정) 제조 효율은, 더 단순한 및/또는 빠른 당김 공정을 적용한 기판 제조 효율보다 상당히 낮다. 따라서, '매우 느린 당김' 타입 당김에 의한 거의 완전한 기판 제조는 특히 고가이다; 이 비용은 표준 CZ 당김에 의해 얻어진 기판 비용보다 전형적으로 30% 더 높다.
COPs 수를 줄이기 위하여 기 열처리된 표준 기판을 SOI 구조체 제조용 공정에서 초기 기판으로서 사용하는 것이 제안되었다는 점이 주목된다. 이 주제에 대한 정보는 J.L. Vasat 및 T.Torack에 의한 'A NOVEL METHOD FOR ACHIEVING VERY LOW COPS IN CZ WAFERS' 글 (Solid State Technology 논문 2003 3월 발행)에 더욱 기재된다.
그러나, 이러한 사전 열처리의 적용은 만족스럽지 않다. 이러한 처리는 초기 기판 표면 특성을 변화시켜 (및 특히 표면 거칠기 증가), 초기 기판과 지지 기판 결합에 문제가 발생된다 (특히 결합 품질의 악화). 더욱이, 이러한 사전 열처리는 '슬립 라인' 타입 결함 또는 산소 침전물을 발생시킬 수 있으며, SMARTCUT® 타입 공정에서 통상 사용되는 초기 기판의 재활용을 위태롭게 할 수 있다.
본 발명의 목적은 반도체 물질의 박층을 도너 기판에서 지지 기판으로 이송하여 기판, 특히 SeOI 기판의 비용을 감소하는 것이다.
더욱 상세하게는, 본 발명은, 거의 완전한 결정을 얻기 위한 '매우 느린 당김' 타입 당김보다 더욱 비용 효율적인 CZ 당김에 의해 얻어진 잉곳을 절단하여 형성된 초기 기판을 특히 SMARTCUT® 타입 이송 공정에서 적용하기 위한 것이며, 이러한 기판은 예상되는 응용과 양립될 수 있는 박층의 결정 품질을 유지하면서도 언급된 사전 열처리 기술 적용에 의해 유발되는 결합 또는 재활용과 같은 문제점이 없다.
이를 달성하기 위하여, 제1 측면에 의하면, 본 발명은 지지 기판으로의 이송에 의하며, 제1 밀도의 빈 자리 클러스터를 가지는 도너 기판의 일부로 반도체 물질로 이루어진 박층 및 지지 기판 사이에 삽입된 절연층을 포함한 SeOI 기판 제조 공정을 제안하며:
● 도너 기판으로부터 상기 부분이 이송되기 전, 도너 기판 상기 부분에 존재하는 상기 제1 밀도의 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된 절연층 형성단계,
● 및 이송 후, 제1 밀도를 제2 밀도로 감소하기 위하여, 지지 기판으로 이송된 도너 기판의 일부에 존재하는 빈 자리 클러스트를 경화(curing)하는 단계로 구성된 것을 특징으로 한다.
하기에는 본 발명의 바람직한 그러나 비제한적인 측면들이 나열된다:
- 절연층 형성 단계는 지지 기판의 열산화에 의해 수행되며;
- 절연층 형성 단계는 도너 기판 및/또는 지지 기판 상에 산화층 증착에 의해 수행되며;
- 경화 단계는 이송 후 즉시 수행되며,
- 경화 단계는 이송 후 얻어진 구조체에 열 아닐링을 적용하여 수행되며;
- 열 아닐링은 비-산화 분위기에서 수행되며;
- 열 아닐링은 순수 수소, 순수 아르곤 또는 수소/아르곤 믹스를 함유 한 분위기 하에서 수행되며;
- 열 아닐링은 급속 열 처리 (RTP)이며;
- 열 아닐링은 로에서 수행되며;
- 열 아닐링은 수소 및 염산을 함유한 분위기 하에서 수행되는 평탄한(smoothing) 아닐링이며;
-도너 기판은, 느린 당김에 의해 얻어진 잉곳을 절단하여 형성된 거의 완전한 기판에 존재하는 클러스터 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김에 의해 얻어진 반도체 물질로부터 잉곳을 절단하여 얻어진 기판이며;
-도너 기판은, CZ 당김에 의해 얻어진 잉곳을 절단하여 형성되며, 0.14㎛ 보다 큰 생성된 빈 자리 클러스터 밀도는 0.01/cm2 이하이며;
- 이것은 도너 기판을 제조하기 위한 다음 조작을 포함한 예비적 단계로 구성되며;
- 느린 당김에 의해 얻어진 잉곳을 절단하여 형성된 거의 완전한 기판에 존재하는 클러스터 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김에 의해 얻어진 반도체 물질로 잉곳을 제조하는 단계;
- 잉곳에서 도너 기판을 절단하는 단계;
- 도너 기판은, CZ 당김에 의해 얻어진 잉곳을 절단하여 형성되며, 0.2㎛ 보다 작은 생성된 빈 자리 클러스터 밀도는 1.5/cm2 이상이며;
- 도너 기판은, CZ 당김에 의해 얻어진 잉곳을 절단하여 형성되며, 0.12㎛ 보다 작은 생성된 빈 자리 클러스터 밀도는 3/cm2 이상이며;
- 도너 기판은, 거의 완전한 결정을 얻기 위한 상기 느린 당김 속도보다 최소한 1.2배 높은 속도로 당기는 CZ 공정에 의해 얻어진 잉곳을 절단하여 형성되며;
-도너 기판은 빠른 냉각을 받는 잉곳을 절단하여 형성되며;
-도너 기판은 질소 도핑을 받는 잉곳을 절단하여 형성된 기판이며;
-이것은, 사전에 세정처리를 받지 않은 도너기판의 두께층 내에 연약영역을 생성하는 단계를 포함하며;
- 연약영역 생성단계 전에, 연약영역이 생성되면 가능한 제거될 수 있는 보호층을 형성하기 위하여 도너 기판에 산화층을 증착하는 단계를 포함하며,
- 도너 기판은 실리콘으로 제조되며;
- 지지 기판은 도너 기판과 동일한 방법으로 얻어진다.
다른 측면에 의하면, 본 발명은 본 발명의 제1 측면에 따른 공정을 적용하여 얻어진 반도체 물질의 박층 및 지지기판 사이에 삽입된 절연층을 포함하는 SeOI 구조체에 관한 것이며, 특히 약 3/cm2의 빈 자리 클러스터 밀도를 가진 도너 기판으로부터 얻어진 SeOI 기판에 관한 것이며, 박층은 최종적으로 약 0.075/cm2 또는 이하의 빈 자리 클러스터 밀도를 포함하는 것을 특징으로 한다.
다른 측면에 의하면, 본 발명은 지지 기판으로의 이송에 의하며, 제1 밀도의 빈 자리 클러스터를 가지는 도너 기판의 일부로 반도체 물질로 이루어진 박층 및 지지 기판을 포함한 기판 제조 공정을 제안하며:
● 도너 기판의 상기 부분이 지지 기판으로 이송된 후, 제1 밀도를 제2 밀도로 감소하기 위하여, 지지 기판으로 이송된 도너 기판의 일부에 존재하는 빈 자리 클러스트를 경화(curing)하는 단계,
● 및 경화 단계 전, 도너 기판 상기 부분에 존재하는 상기 제1 밀도의 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된 하나 또는 여러 단계들로 구성된 것을 특징으로 한다.
또 다른 측면에 의하면, 본 발명은 빈 자리 클러스트를 가지는, 박층이 수취되고 지지기판으로 이송되는 도너 기판으로 사용된 기판 재활용 공정에 관한 것이며, 상기 기판에 존재하는 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된 하나 또는 여러 단계들로 구성된 것을 특징으로 한다.
본 발명은 제1 밀도의 빈 자리 클러스터를 가지는 도너 기판의 일부의 이송결과이며 반도체 물질로 이루어진 박층 및 지지 기판을 포함한 기판 제조 공정에 관한 것이다.
본 발명의 바람직한 실시예는 특히 SMARTCUT® 타입 이송 공정에 관한 것이며, 이것의 주요 단계들은 하기 언급된다.
박층이 형성되는 반도체 물질로 제조되는 도너 기판은 도너 기판 두께층 내 에서 연약영역을 생성하기 위하여 종(species) 임플란트에 노출된다. 임플란트가 이루어진 도너기판 면은 이후 지지 기판과 밀접하게 접촉된다. 그후 도너 기판은 연약영역 레벨에서 탈착되고, 따라서 지지 기판으로 이송된 도너 기판은 지지 기판상에 박층을 형성한다.
SeOI 구조체를 제조할 때, 절연층이 박층 및 지지기판 사이에 삽입된다.
본 발명에 의하면, 도너 기판은 반드시 '매우 느린 당김' 타입 CZ 당김에 의해 얻어진 거의 완전한 결정 품질 ("거의 완전한 결정")을 가지는 잉곳을 절단하여 형성될 필요는 없다.
대조적으로, 본 발명에 따른, 도너 기판으로부터 지지기판으로의 박층 이송을 위한 공정의 유리한 실시예에 의하면, 도너기판은, 느린 당김에 의해 얻어진 잉곳을 절단하여 형성된 거의 완전한 기판에 존재하는 클러스터 평균 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김에 의해 얻어진 반도체 물질 잉곳을 절단하여 형성된다.
가능한 실시예에 의하면, 본 발명에 의한 공정은, 느린 당김에 의해 얻어진 거의 완전한 결정에 존재하는 클러스터 평균 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김에 의한 반도체 물질 잉곳을 제조하는 단계, 및 잉곳에서 도너 기판을 절단하는 단계를 포함한 도너기판 제조 선행 단계를 포함한다.
상기 언급된 당김 모드(mode)는 '매우 느린 당김' 타입 당김과 비교하여 매우 비싸지 않다는 장점을 가진다.
예를 들면, 이런 타입의 당김 모드는 통상 '저결점결정'이라 불리는 결정 또는 '표준결정'이라 칭하는 결정을 얻기 위한, 빠른 CZ 당김 또는 빠른 냉각을 포함한다.
본 발명에 의한 공정의 유리한 실시예에 의하면, 도너 기판이 얻어지는 잉곳을 당길 때, 질소 도핑이 수행될 수 있다. 이런 타입의 질소 도핑은 이송된 박층에서 COPs를 제거하기 위한 경화 단계 (하기 상세하게 기술됨)를 용이하게 할 수 있다. 예를 들면, 이 주제와 관한 정보는 X.YU, D.YANG, X.MA, J.YANG, L.LI 및 D.DQUE에 의해 'Journal of Applied Physics' 저널, 볼륨 92, No. 1에서 2002년 7월 발표된 "GROWN-IN DEFECT NITROGEN-DOPED CZROCHRALSKI SILICON' 글에 기재되며, 이에 의하면 잉곳에 대한 질소 도핑은, 열처리에 민감한, 더 작은 COPs (명백하게는 더 큰 밀도를 가지는)를 발생하는 수단을 제공한다고 기술하고 있다.
바람직하게는, 잉곳 당김시 수행되는 질소 도핑은 1014 및 5×1015 질소 원자들/cm3이 도입되도록 적용된다.
본 발명의 유리한 실시예에 의하면, 지지기판 역시 상기 기재된 도너 기판과 동일한 방법, 특히 표준 CZ 당김에 의해 형성된 잉곳을 절단하여 제조된다. 지지기판은 또한 질소 도핑을 받을 수도 있다.
도 1을 참조하면, 이 도면은 CZ 공정에 의한 반도체 물질 잉곳 당김 속도의 함수로써 COPs 사이즈 및 밀도 변화를 보인다.
이 도면에서 제시된 COPs 수 및 사이즈에 대한 데이터는 KLA-Tencor 사의 웨 이퍼 레이저 검사용, 특히 300mm 직경 웨이퍼 표면하에서 5000 옴스트롱까지의 두께 내에서 1㎛ 이상의 COPs를 카운트하기 위한 Surfscan SP1 툴을 이용하여 얻어졌다.
도 1에서 명백한 바와 같이, COPs 밀도는 당김 속도에 따라 증가하나, 이들의 사이즈는 당김 속도에 따라 감소된다.
따라서, 0.5mm/min 이하의 매우 느린 당김 속도로 얻어진 기판은 0.1㎛ 내지 0.3㎛ 사이의 사이즈를 가지는 COPs 밀도는 약 0.045 내지 0.075 COPs/cm2 이다 (300mm 직경 웨이퍼에 대하여 0.1㎛ 내지 0.3㎛ 사이의 사이즈를 가지는 30 내지 50 COPs 와 동일).
이것은 종래 SMARTCUT® 타입 공정에서 도너 기판으로 역할하는 거의 완전한 결정학적 품질 (거의 완전한 결정)을 가지는 기판이다.
매우 느린 당김 타입 속도보다 1 내지 1.2 배 빠른 '느린 당김' 타입 당김 속도로 얻어진 기판에서 0.1㎛ 내지 0.3㎛ 사이의 크기를 가지는 COPs 밀도는 약 0.75 내지 1.5 COPs/cm2 이다 (300mm 직경 웨이퍼에 대하여 0.1㎛ 내지 0.3㎛ 사이의 사이즈를 가지는 500 내지 1000 COPs 와 동일).
매우 느린 당김 타입 속도보다 1 내지 1.2 배 빠른 '표준' 타입 당김 속도로 얻어진 기판에서 0.1㎛ 내지 0.2㎛ 사이의 크기를 가지는 COPs 밀도는 약 1.5 내지 4.5 COPs/cm2 이다 (300mm 직경 웨이퍼에 대하여 0.1㎛ 내지 0.2㎛ 사이의 사이즈를 가지는 1000 내지 3000 COPs 와 동일).
마지막으로, 매우 느린 당김 타입 속도보다 1.5 내지 2 배 빠른 '빠른 당김' 타입 당김 속도로 얻어진 기판에서 0.1㎛ 내지 0.12㎛ 사이의 크기를 가지는 COPs 밀도는 3 COPs/cm2 보다도 상당히 크다 (300mm 직경 웨이퍼에 대하여 0.1㎛ 내지 0.12㎛ 사이의 사이즈를 가지는 2000 COPs 와 동일).
따라서 도시된 바, 표준 또는 빠른 당김에 의해 얻어진 잉곳에서 절단된 기판은 작은 COPs의 고밀도를 가지나, 느린 당김 또는 매우 느린 당김에 의해 얻어진 잉곳에서 절단된 기판은 큰 COPs의 저밀도를 가진다. 따라서, 당김 속도를 조절하면 COPs 사이즈 및 밀도를 제어하는 수단을 제공할 수 있다.
당김 속도 제어와 같은 방식으로, 잉곳 냉각 속도를 조절하면 COPs 사이즈 및 밀도를 제어하는 수단을 제공할 수 있다. 따라서, 기 언급된 'Si MELT GROWTH: GROWN-IN DEFECTS AND SIMULATION OF THEIR FORMATION' 문서에 기재된 바와 같이, 잉곳의 빠른 냉각은 결함 사이즈를 줄이지만 결함 밀도를 높인다. 전형적으로, 빠른 냉각은 1100℃ 내지 800℃ 사이에서 냉각 시간이 감소되는 동안 잉곳 냉각과 관련된다.
본 기재의 나머지 부분에서, 거의 완전한 결정에 존재하는 클러스터 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김의 예가 사용된다 (예를 들면, '빠른 당김' 타입 당김으로 얻어진 것과 같음). 본 발명은 이러한 당김 모드에 제한되는 것이 아니라, 어떠한 당김 모드, 유리하게는 큰(important) 수 의 COPs를 가지는 기판을 발생하는, 그러나 거의 완전한 결정 기판을 얻기 위한 당김보다 더욱 경제적인 모드까지 확장될 수 있다는 것이 이해될 것이다.
따라서, '매우 느린 당김' 타입 당김보다 상당히 비싸지 않은 CZ '빠른 당김' 타입 당김에 의해 지지기판을 제조하면, 작은 COPs의 고밀도를 가지는 초기 기판이 제공된다.
도너 기판이 빠른 당김 타입 CZ 공정 (매우 느린 당김과 대조적으로)에 의해 제조될 때, 상기 도너 기판이 박층 이전에 COPs 사이즈를 증가시킬 수도 있는 단계에 적용되지 않는다면, 박층은 지지기판으로의 이송 직후 완전한 결함을 발생할 수 있는 어떠한 COPs도 가지지 않을 것이다.
빠른 당김 타입으로 인하여, 도너 기판은 작은 COPs을 가질 뿐이고 (명백하게 큰 밀도로), 이들은 이송된 박층의 전 두께를 관통하지 않을 것이다.
그러나, SMARTCUT® 타입 이송 공정에서 종래 수행되는 어떠한 조작들은 COPs 사이즈를 증가시킬 수 있고, 완전한 결함 형성을 유발한다. 예를 들면 산화, 기초 세정, 연마는 COPs에 작용되고, 특히 모든 방향에서 COPs 벽들을 에칭하여 사이즈를 증가시킨다.
SMARTCUT® 공정이 SeOI 타입 기판 제조에 적용될 때, 도너 기판은 전형적으로 종(species) 임플란트에 노출되기 전, 이송 후의 박층 및 지지기판 사이에 삽입되는 절연층을 형성하기 위한 열산화를 받는다 (이러한 층을 통상 매장 산화층이라 부른다).
도너 기판 산화 단계는 도너 기판에서의 표면상 또한 COPs 벽상 물질을 소모한다. COPs 크기는 생성된 산화층 정도로 증가된다.
더욱이, 물질 소모시, 열산화 영향으로 COPs 체적이 일체화되어, 표면으로 이송된다.
그러므로, 종래 SeOI 기판 실시예에서, COPs 사이즈는 도너 기판 이송전의 열산화로 증가될 수 있고, 이송 후 완전한 결함을 유발할 수 있다.
한편, 기 언급된 바와 같이, 작은 COPs (더욱 정확하게는, 약 0.14㎛ 이상의 COPs 발생 밀도는 0.01/cm2 이하이고, 직경 300mm 웨이퍼에 대하여 0.14㎛ 이상의 소수 COPs와 동일)를 발생하는 빠른 당김으로 인하여, 이송 전 도너 기판 산화가 (더욱 일반적으로는 이송 전 COPs 사이즈를 증가시킬 수 있는 어떠한 조작의 적용) 없으면, COPs는 통상 이송 직후 완전한 결함을 형성하기에 충분히 크지 않다.
본 발명에 의한 SeOI 구조체 제조와 관련하여, 완전한 결함 형성을 피하기 위하여, 매장 절연층은 상기한 바와 같이 도너 기판을 열산화하여 형성하지 않는다.
따라서, 본 발명에 의한 공정은, 이송 전, 상기 박층에 존재하는 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용되는 절연층 형성 단계를 포함한다.
즉, 도너 기판은 제1 밀도의 빈 자리 클러스터를 가지며, 도너기판 일부의 지지기판으로의 박층 형성을 위한 이송 전 수행되는 절연층 형성은 도너 기판 일부에 존재하는 제1 밀도의 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된다.
제1 가능한 실시예에 의하면, 매장 절연층은 도너 기판이 아닌 지지기판을 열산화하여 형성된다 (이 자체는 공지된 것이다).
제2 가능한 실시예에 의하면, 절연층은 도너기판 및/또는 지지기판 상에 산화층을 증착하여 형성된다.
예를 들면, 이런 타입의 증착은 저온 및 TEOS(테트라에틸오르토실리케이트 Si(C2H5)4)을 함유한 분위기 하에서, 또는 고온 (고온 옥사이드 HTO) 및 실란 및 산소를 함유한 분위기 하에서의, 저압화학증착(LPCVD) 기술을 적용하여 제조될 수 있다.
이런 타입의 증착은 또한 LPCVD 기술보다 더 낮은 온도에서 사용될 수 있는 플라즈마 활성 화학증착(PECVD) 기술을 적용하여 가능하다.
본 발명의 바람직한 실시예에 의한 SMARTCUT® 타입 이송 공정 일반적 기재로 돌아와서, 지지기판은 체적 내에서 연약영역을 생성하도록 적용되는 종의 임플란트에 노출된다.
도너기판상에 산화층을 증착하여 최종 구조체 절연층을 형성하는 경우에, 이러한 종의 임플란트는 도너기판에 증착된 산화층을 통하여 이루어진다.
더욱이, 도너기판 표면상에 증착된 이러한 타입의 산화층은 임플란트가 이루어지는 도너기판 표면을 보호하기 위한 보호층으로 작용될 수 있다.
가능한 실시예에 따르면, 이러한 산화층은 보호층으로 작용하기 위하여 임플란트 전에 도너기판에 증착되고, 도너 및 지지기판들을 접촉시키기 전 임플란트 후 제거된다 (이 경우, 매장 절연층은 지지기판 산화에 의해, 또한 도너 기판에 새로운 산화층을 증착하여 형성될 수 있다).
바람직하게는, 도너기판은 임플란트 전에 세정단계를 받지 않는다. 이미 살펴본 바와 같이 (빠른 당김에 의해 형성된 도너 기판의 열산화단계와 동일하게), 이러한 타입의 세정은 COPs 사이즈를 증가시킬 수 있고 완전한 결함을 발생시킬 수 있다.
상기된 발명의 다양한 가능한 실시예와 같이, 기타 임플란트 기술 (예를 들면 본 발명자에 의해 21/09/2004에 출원된 IB2002003300하의 PCT 특허출원 및 아직 공개되지 않은 다양한 종의 공동-임플란트, 플라즈마 임플란트) 및 기타 박층 이송 기술이 적용될 수 있다.
더욱이, 큰 COPs (전형적으로 약 0.14㎛ 이상)의 표면적 결여(quasi-absence)는 종래 이송될 수 있는 것들보다 더 얇은 무결함 층들의 이송 수단을 제공한다 (도너기판이 큰 결함을 가질 때). 박층에서의 "관통(through)" 결함, 즉 매장 산화층까지 이르는 홀들,은 도너 기판 COPs 사이즈와 직접 관련된다.
따라서, 본 발명과 관련하여, 임플란트 인자는 약 0.15㎛ 또는 그 이상의 두께를 가지는 층들을 이송하도록 조정될 수 있다.
본 발명의 가능한 실시예의 기재로 돌아가서, 도너 및 지지기판은 이후 밀접하게 접촉되고, 도너 기판은 연약영역 레벨에서 탈착된다. 도너 기판 일부는 지지기판으로 이송되어 지지기판상에 박층을 형성한다.
접촉되는 기판들의 하나 또는 양 면에 대하여 플라즈마 활성 처리를 적용하 여 결합을 용이하게 할 수 있다. 이것은 특히, 결합단계를 더욱 민감하게 만드는 공동-임플란트에 의해 파손영역이 얻어지는 경우, 유리하다.
결합에너지를 강화하기 위하여 도너 및 지지 기판 면들의 세정 처리가 접촉 전에 적용될 수 있다는 것에 주목된다.
그러나 이러한 세정 처리는 처리 면 에칭을 줄이기 위한, 따라서 COPs에 대한 제한된 영향 내에서만 본 발명의 환경 내에서 적합하다.
세정작업은 RCA 습식 세정 타입의 화학 표면 처리를 통하여 이루어질 수 있다. 이러한 RCA 처리의 공격성은 예를 들면 화학적 배스(bath) 온도, 노출시간 또는 생성물 농도 모니터링에 의한 적은 정도의 에칭이 일어나도록 제어될 수 있다.
본 발명에 의한 공정은 또한 이송 후, 제1 밀도를 제2 밀도로 감소시키기 위하여, 이송된 박막에 존재하는 빈 자리 클러스터들 (또는 COPs)를 경화하는(cure) 단계를 포함한다.
이러한 경화단계는 바람직하게는 이송 직후 수행되며, 어떤 경우라도 COPs 사이즈를 증가시킬 수 있는 어떠한 조작 (예를 들면 박막 희생 산화) 전에 수행되는 것이 바람직하다.
가능한 실시예에 의하면, 이러한 경화단계는 이송 후 얻어진 구조체에 대한 열 아닐링을 수행하여 달성된다.
이러한 단계는 도너 기판에서 지지기판으로 이송된 작은 COPs의 박막을 경화할 수 있다. 5㎛까지의 두께를 가지는 층에 존재하는 COPs는 예를 들면, 비-산화성 분위기 하에서 아닐링에 의해 경화될 수 있다. 층 체적에 존재하는 간극 (intrstitial) 원자들의 고 이동도는 COPs 결정 재구성을 가능하게 하여 이를 제거한다.
예를 들면, 비-산화성 분위기 하에서 탈착후 얻어진 구조체에 대한 이러한 아닐링 (예를 들면 중성 및/또는 환원 분위기, 및 특히 아르곤 및/또는 수소를 함유하는 분위기 하에서)은 이송 후 얻어진 구조체를 개별적으로 열처리하는 고온 RTP (급속 열 공정, Rapid Thermal Processing) 아닐링, 또는 다른 구조체들을 배치로(in batch)로 처리하는 노에서 수행되는 열 아닐링일 수 있다.
RTP 아닐링은 순수 수소, 순수 아르곤 또는 수소/아르곤 믹스를 함유하는 분위기 하에서 수행되는 RTA (Rapid Treatment Annealing)일 수 있다. 이 아닐링 온도는 전형적으로 1050℃ 내지 1250℃ 사이이며, 아닐링 시간은 전형적으로 60초 이하이다.
로에서의 아닐링은 순수 수소, 순수 아르곤 또는 수소/아르곤 믹스를 함유하는 분위기에서 900℃ 내지 1200℃ 사이의 온도로 수 시간 수행될 수 있다.
열 아닐링의 다른 예는 수소 및 염산을 함유한 평탄한 아닐링이며, 예를 들면 US2002090818 문서에 제시된 것과 같다. 이런 타입의 평탄한 아닐링은 RTA 타입의 빠른 아닐링 또는 에피탁시 장비 타입일 수 있으며 (수소 및 수분 사이 동안), 탈착후 얻어진 구조체는 개별적으로 처리된다. 평탄한 아닐링은 로에서 (수 시간 동안), 다른 구조체들을 배치로 처리할 수 있다.
열 아닐링에 의한 열적 운영(budget) (즉 특히 아닐링 시간 및 온도)은 선택된 아닐링 타입, COPs 사이즈 (상기에서 살핀 바와 같이 당김 속도 및 냉각 속도에 의존), 박층 두께, 및 질소 도핑 사용여부의 함수로 적용된다. 경화 아닐링은 COPs가 더 작을 때, 더욱 효율적이다.
이들 아닐링 조작은 또한 박층 표면에 평탄한 효과를 준다 (평탄한, 비-산화표면에서의 결정 재구성에 의해).
따라서 이러한 열 아닐링 단계에 따라, 박층에서의 COPs 밀도는 아주 감소된다.
도 2는 좌측에 빠른 당김에 의해 얻어지고 약 2000 COPs ('제1 밀도')를 함유한 초기 기판에서 도너기판으로 이송된 박층을 보인다. 경화 단계 후, 박층 (우측)은 약 오십개의 결함 ('제2 밀도')을 가질 뿐이며, 이것은 40배 적은 것이다.
COPs 경화 단계 후, 산화, 에칭 및 연마 타입의 단계들은 SMARTCUT® 타입 이송 공정의 종래 경우와 같이 수행된다.
COPs 경화에 적용된 열 아닐링은 박층 및 지지기판 간의 결합 접촉을 강화시키도록 열적 운영될 수 있다.
SMARTCUT® 타입 이송 공정에서 인정된 장점은, 새로운 활성층이 형성되는 새로운 도너 기판을 형성하기 위하여 또는 새로운 지지기판을 제조하기 위하여, 도너 기판의 재활용이 가능한 것이다.
본 발명과 관련하여, 이 공정은, 박층을 지지기판으로 이송한 후, 기판 재활이 가능하도록 적용된 도너 기판 처리를 포함할 수 있다 (즉 이송 공정에서의 이것의 재활용).
제1 실시예에 의하면, 이 처리 단계는 도너 기판이 다시 도너 기판으로 사용될 수 있도록 적용된다. 이 처리 단계는, 새로운 박층 탈리와 양립될 수 있는 표면 조건으로 재회복하는 것이고 이 기판에 존재하는 빈 자리 클러스터 사이즈 증가를 유발할 수 있는 조작 수행없이 실현된다. 예를 들면, 이 처리 단계는 적용된 연마 조작 (CMP) 및/또는 세정 조작을 포함할 수 있으며, 상기 언급된 예비-결합 세정 처리와 유사하게, 예를 들면 적용된 화학 생성물의 작용을 제한하여 COPs에 제한된 영향만을 가지도록 한다.
제2 실시예에 의하면, 새로운 SeOI 구조체 제조에서 도너 기판이 지지기판으로 사용되도록 처리단계를 적용한다. 이 경우, 처리단계는 분자적 결합 (이것은 전형적으로 5 옴스트롱 RMS 이하의 표면거칠기가 요구된다)과 양립되도록 표면 조건을 재회복하도록 설계된다.
이러한 재활용 처리 단계 동안, 재활용되는 기판 두께에서 제거된 물질의 양은 10 마이크론으로 제한되어야 하며, 따라서 최종 SeOI 웨이퍼의 두께 (재활용 후)가 부여된 두께 범위 내에 잔류된다 (전형적으로 775 마이크론 웨이퍼에 대하여 +/10 마이크론).
제2 실시예와 관련하여, 재활용 처리 동안 수행될 수 있는 조작의 선택에 대하여 더 자유롭다. 지지기판 COPs 사이즈 및 밀도는 최종 SeOI 기판 품질에 제한된 영향을 가진다. 따라서, 초기 기판에서의 COPs 밀도와 같거나 큰 COPs 밀도를 가지는 기판의 사용이 가능하다 (예를 들면 1.5 COP/cm2 이상 또는 3 COP/cm2 이상 ; 300mm 웨이퍼에 대하여 각각 1000 이상 또는 2000 이상인 것과 동일).
명백히, 본 발명은 실시예에 제한됨이 없이 기재되고 기술되나, 당업자는 다양한 변형 및 변경을 추가할 수 있다.
특히, SOI 기판 제조를 위하여, 도너 기판은 명백히 실리콘 잉곳을 절단하여 형성된다.
더욱이, 본 발명은 CZ 당김 공정에 제한되지 않으며, 잉곳 당김 공정의 어떠한 타입에도 적용될 수 있다.
마지막으로, 본 발명은 소정의 웨이퍼 결정에만 제한되지 않으며 모든 웨이퍼 직결에 적용가능하다.
Claims (26)
- 지지 기판으로의 이송에 의하며, 제1 밀도의 빈 자리 클러스터를 가지는 도너 기판의 일부로 반도체 물질로 이루어진 박층 및 지지 기판 사이에 삽입된 절연층을 포함한 SeOI 기판 제조 방법에 있어서,● 도너 기판으로부터 상기 도너 기판의 일부가 이송되기 전, 상기 도너 기판의 일부에 존재하는 상기 제1 밀도의 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된 절연층 형성단계,● 및 이송 후, 제1 밀도를 제2 밀도로 감소하기 위하여, 지지 기판으로 이송된 도너 기판의 일부에 존재하는 빈 자리 클러스트를 경화(curing)하는 단계로 구성된 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항에 있어서, 절연층 형성 단계는 지지 기판의 열산화에 의해 수행되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항에 있어서, 절연층 형성 단계는 도너 기판 상부, 또는 지지 기판 상부, 또는 도너 기판 및 지지 기판 양자의 상부들에 산화층 증착에 의해 수행되는 것을 특지으로 하는, SeOI 기판 제조 방법.
- 제1항 내지 제3항 중 어느 하나의 항에 있어서, 경화 단계는 이송 후 즉시 수행되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항에 있어서, 빈 자리 클러스터 경화 단계는 이송 후 얻어진 구조체에 열 아닐링을 적용하여 수행되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제5항에 있어서, 열 아닐링은 비-산화 분위기에서 수행되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제6항에 있어서, 열 아닐링은 급속 열 처리 (RTP)인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제6항에 있어서, 열 아닐링은 로에서 수행되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제6항 내지 제8항 중 어느 하나의 항에 있어서, 아닐링은 순수 수소, 순수 아르곤, 또는 수소/아르곤 믹스를 함유하는 분위기에서 수행되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제6항 내지 제8항 중 어느 하나의 항에 있어서, 아닐링은 수소 및 염산을 함유한 분위기 하에서 수행되는 평탄한(smoothing) 아닐링인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항에 있어서, 도너 기판은, 느린 당김에 의해 얻어진 잉곳을 절단하여 형성된 거의 완전한 (near perfect) 기판에 존재하는 클러스터 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김에 의해 얻어진 반도체 물질로부터 잉곳을 절단하여 얻어진 기판인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제11항에 있어서, 도너 기판은, CZ 당김에 의해 얻어진 잉곳을 절단하여 형성되며, 0.14㎛ 보다 큰 생성된 빈 자리 클러스터 밀도는 0.01/cm2 이하인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항에 있어서, 도너 기판을 제조하기 위한 다음 조작을 포함한 예비적 단계로 구성된, SeOI 기판 제조 방법.- 느린 당김에 의해 얻어진 잉곳을 절단하여 형성된 거의 완전한 기판에 존재하는 클러스터 사이즈 이하의 평균 사이즈를 가지는 빈 자리 클러스터를 생성하는 당김에 의해 얻어진 반도체 물질로 잉곳을 제조하는 단계,- 잉곳에서 도너 기판을 절단하는 단계.
- 제11항 내지 제13항 중 어느 하나의 항에 있어서, 도너 기판은, CZ 당김에 의해 얻어진 잉곳을 절단하여 형성되며, 0.2㎛ 보다 작은 생성된 빈 자리 클러스터 밀도는 1.5/cm2 이상인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제11항 내지 제13항 중 어느 하나의 항에 있어서, 도너 기판은, CZ 당김에 의해 얻어진 잉곳을 절단하여 형성되며, 0.12㎛ 보다 작은 생성된 빈 자리 클러스터 밀도는 3/cm2 이상인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제11항 내지 제13항 중 어느 하나의 항에 있어서, 도너 기판은, 거의 완전한 결정을 얻기 위한 상기 느린 당김 속도보다 최소한 1.2배 높은 속도로 당기는 CZ 공정에 의해 얻어진 잉곳을 절단하여 형성되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제11항 내지 제13항 중 어느 하나의 항에 있어서, 도너 기판은 빠른 냉각을 받는 잉곳을 절단하여 형성되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제11항 내지 제13항 중 어느 하나의 항에 있어서, 도너 기판은 질소 도핑을 받는 잉곳을 절단하여 형성된 기판인 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제8항, 제11항, 제12항 또는 제13항에 있어서, 사전에 세정처리를 받지 않은 도너기판의 두께층 내에 연약영역을 생성하는 단계를 포함하는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제19항에 있어서, 연약영역 생성단계 전에, 연약영역이 생성되면 가능한 제거될 수 있는 보호층을 형성하기 위하여 도너 기판에 산화층을 증착하는 단계를 포함하는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제8항, 제11항, 제12항 또는 제13항에 있어서, 도너 기판은 실리콘으로 제조되는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제8항, 제11항, 제12항 또는 제13항에 있어서, 지지 기판은 도너 기판과 동일한 방법으로 얻어지는 것을 특징으로 하는, SeOI 기판 제조 방법.
- 지지 기판으로의 이송에 의하며, 제1 밀도의 빈 자리 클러스터를 가지는 도너 기판의 일부로 반도체 물질로 이루어진 박층 및 지지 기판을 포함한 기판 제조 방법에 있어서,● 상기 도너 기판의 일부가 지지 기판으로 이송된 후, 제1 밀도를 제2 밀도로 감소하기 위하여, 지지 기판으로 이송된 도너 기판의 일부에 존재하는 빈 자리 클러스트를 경화(curing)하는 단계,● 및 경화 단계 전, 상기 도너 기판의 일부에 존재하는 상기 제1 밀도의 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된 하나 또는 여러 단계들로 구성된 것을 특징으로 하는, 기판 제조 방법.
- 약 3/cm2와 같은 빈 자리 클러스터 밀도를 가진 도너 기판으로부터 출발하여, 제1항 또는 제23항의 방법을 적용하여 얻어진 반도체 물질의 박층 및 지지기판 사이에 삽입된 절연층을 포함하는 SeOI 기판에 있어서, 박층은 약 0.075/cm2 또는 이하의 빈 자리 클러스터 밀도를 가지는 것을 특징으로 하는, SeOI 기판.
- 제24항에 있어서, 지지 기판은 약 3/cm2 또는 이상의 빈 자리 클러스터 밀도를 가지는 것을 특징으로 하는, SeOI 기판.
- 빈 자리 클러스트를 가지는, 박층이 수취되고 지지기판으로 이송되는 도너 기판으로 사용된 기판 재활용 방법에 있어서, 상기 기판에 존재하는 빈 자리 클러스터 사이즈를 증가시키지 않도록 적용된, 하나 또는 여러 조작들로 이루어진 표면 조건 회복을 위한 처리 단계로 구성된 것을 특징으로 하는, 기판 재활용 방법.
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|---|---|---|---|---|
| JP5314838B2 (ja) * | 2006-07-14 | 2013-10-16 | 信越半導体株式会社 | 剥離ウェーハを再利用する方法 |
| JP5113182B2 (ja) * | 2006-10-27 | 2013-01-09 | ソイテック | 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法 |
| US8124499B2 (en) * | 2006-11-06 | 2012-02-28 | Silicon Genesis Corporation | Method and structure for thick layer transfer using a linear accelerator |
| JP5249511B2 (ja) * | 2006-11-22 | 2013-07-31 | 信越化学工業株式会社 | Ｓｏｑ基板およびｓｏｑ基板の製造方法 |
| FR2911430B1 (fr) * | 2007-01-15 | 2009-04-17 | Soitec Silicon On Insulator | "procede de fabrication d'un substrat hybride" |
| EP1950803B1 (en) | 2007-01-24 | 2011-07-27 | S.O.I.TEC Silicon on Insulator Technologies S.A. | Method for manufacturing silicon on Insulator wafers and corresponding wafer |
| FR2912259B1 (fr) * | 2007-02-01 | 2009-06-05 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat du type "silicium sur isolant". |
| EP1986229A1 (en) * | 2007-04-27 | 2008-10-29 | S.O.I.T.E.C. Silicon on Insulator Technologies | Method for manufacturing compound material wafer and corresponding compound material wafer |
| WO2009106915A1 (en) * | 2008-02-26 | 2009-09-03 | S.O.I.Tec Silicon On On Insulator Technologies | Method for reducing the amount or eliminating the crystalline defects, in a semiconductor layer of a composite structure |
| WO2009115859A1 (en) * | 2008-03-19 | 2009-09-24 | S.O.I. Tec Silicon On Insulator Technologies | Substrates for monolithic optical circuits and electronic circuits |
| FR2941324B1 (fr) * | 2009-01-22 | 2011-04-29 | Soitec Silicon On Insulator | Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant. |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| WO2011073716A1 (en) | 2009-12-15 | 2011-06-23 | S.O.I. Tec Silicon On Insulator Technologies | Process for recycling a substrate. |
| WO2019060798A1 (en) * | 2017-09-24 | 2019-03-28 | Monolithic 3D Inc. | 3D SEMICONDUCTOR DEVICE, STRUCTURE AND METHODS |
| JP2021506718A (ja) * | 2017-12-21 | 2021-02-22 | グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． | Ｌｌｓリング／コアパターンを改善する単結晶シリコンインゴットの処理の方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250666A (ja) * | 1990-01-19 | 1991-11-08 | Ricoh Co Ltd | 半導体膜の製造方法 |
| JPH05259012A (ja) * | 1992-03-10 | 1993-10-08 | Nec Corp | 半導体基板およびその製造方法 |
| KR19980060508A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 접합형 SOI(Silicon-On-Insulator) 기판의 제조 방법 |
| US5953622A (en) | 1996-11-23 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor wafers |
| KR20040024636A (ko) * | 2002-09-12 | 2004-03-22 | 주식회사 실트론 | 에스오아이 웨이퍼의 제조 방법 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19637182A1 (de) * | 1996-09-12 | 1998-03-19 | Wacker Siltronic Halbleitermat | Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte |
| US6245430B1 (en) | 1997-12-12 | 2001-06-12 | Sumitomo Sitix Corporation | Silicon single crystal wafer and manufacturing method for it |
| JP3407629B2 (ja) * | 1997-12-17 | 2003-05-19 | 信越半導体株式会社 | シリコン単結晶ウエーハの熱処理方法ならびにシリコン単結晶ウエーハ |
| WO1999039380A1 (fr) | 1998-02-02 | 1999-08-05 | Nippon Steel Corporation | Substrat soi et procede de fabrication dudit substrat |
| JP3500063B2 (ja) | 1998-04-23 | 2004-02-23 | 信越半導体株式会社 | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
| JP3697106B2 (ja) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | 半導体基板の作製方法及び半導体薄膜の作製方法 |
| US6224668B1 (en) | 1998-06-02 | 2001-05-01 | Shin-Etsu Handotai Co., Ltd. | Method for producing SOI substrate and SOI substrate |
| JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4228419B2 (ja) * | 1998-07-29 | 2009-02-25 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ |
| WO2000013211A2 (en) | 1998-09-02 | 2000-03-09 | Memc Electronic Materials, Inc. | Silicon on insulator structure from low defect density single crystal silicon |
| US6387829B1 (en) * | 1999-06-18 | 2002-05-14 | Silicon Wafer Technologies, Inc. | Separation process for silicon-on-insulator wafer fabrication |
| FR2797713B1 (fr) * | 1999-08-20 | 2002-08-02 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
| US6489241B1 (en) * | 1999-09-17 | 2002-12-03 | Applied Materials, Inc. | Apparatus and method for surface finishing a silicon film |
| EP1158581B1 (en) | 1999-10-14 | 2016-04-27 | Shin-Etsu Handotai Co., Ltd. | Method for producing soi wafer |
| JP3994602B2 (ja) | 1999-11-12 | 2007-10-24 | 信越半導体株式会社 | シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ |
| DE19960823B4 (de) * | 1999-12-16 | 2007-04-12 | Siltronic Ag | Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe und deren Verwendung |
| JP4276764B2 (ja) * | 2000-03-27 | 2009-06-10 | シルトロニック・ジャパン株式会社 | シリコン単結晶基板及びその製造方法 |
| JP2001278692A (ja) * | 2000-03-29 | 2001-10-10 | Shin Etsu Handotai Co Ltd | シリコンウエーハおよびシリコン単結晶の製造方法 |
| JP2002110688A (ja) * | 2000-09-29 | 2002-04-12 | Canon Inc | Ｓｏｉの熱処理方法及び製造方法 |
| US6743495B2 (en) * | 2001-03-30 | 2004-06-01 | Memc Electronic Materials, Inc. | Thermal annealing process for producing silicon wafers with improved surface characteristics |
| JP2003204048A (ja) | 2002-01-09 | 2003-07-18 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
| US6995075B1 (en) * | 2002-07-12 | 2006-02-07 | Silicon Wafer Technologies | Process for forming a fragile layer inside of a single crystalline substrate |
| JP4192530B2 (ja) * | 2002-08-27 | 2008-12-10 | 株式会社Ｓｕｍｃｏ | パーティクルモニター用シリコン単結晶ウェーハの製造方法 |
| US20040060899A1 (en) * | 2002-10-01 | 2004-04-01 | Applied Materials, Inc. | Apparatuses and methods for treating a silicon film |
| TWI265217B (en) | 2002-11-14 | 2006-11-01 | Komatsu Denshi Kinzoku Kk | Method and device for manufacturing silicon wafer, method for manufacturing silicon single crystal, and device for pulling up silicon single crystal |
| TW200428637A (en) | 2003-01-23 | 2004-12-16 | Shinetsu Handotai Kk | SOI wafer and production method thereof |
| US7018909B2 (en) | 2003-02-28 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Forming structures that include a relaxed or pseudo-relaxed layer on a substrate |
| US7566482B2 (en) | 2003-09-30 | 2009-07-28 | International Business Machines Corporation | SOI by oxidation of porous silicon |
| US7148124B1 (en) * | 2004-11-18 | 2006-12-12 | Alexander Yuri Usenko | Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers |
-
2005
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250666A (ja) * | 1990-01-19 | 1991-11-08 | Ricoh Co Ltd | 半導体膜の製造方法 |
| JPH05259012A (ja) * | 1992-03-10 | 1993-10-08 | Nec Corp | 半導体基板およびその製造方法 |
| US5953622A (en) | 1996-11-23 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor wafers |
| KR19980060508A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 접합형 SOI(Silicon-On-Insulator) 기판의 제조 방법 |
| KR20040024636A (ko) * | 2002-09-12 | 2004-03-22 | 주식회사 실트론 | 에스오아이 웨이퍼의 제조 방법 |
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