KR100788110B1

KR100788110B1 - 탄성 표면파 디바이스 및 그 제조 방법

Info

Publication number: KR100788110B1
Application number: KR1020040019611A
Authority: KR
Inventors: 가와찌오사무; 이까따오사무; 우에다마사노리; 와라시나스구루
Original assignee: 후지쓰 메디아 데바이스 가부시키가이샤; 후지쯔 가부시끼가이샤
Priority date: 2003-03-31
Filing date: 2004-03-23
Publication date: 2007-12-21
Also published as: USRE45419E1; US20040207485A1; CN1534869A; EP1471635A2; CN100433551C; EP1471635A3; US7227429B2; KR20040086189A; JP2004304622A; EP1471635B1

Abstract

소형이며 염가로 제조가 용이한 탄성 표면파 디바이스 및 그 제조 방법을 제공한다. IDT(13)와 이것에 배선 패턴(15)을 개재하여 접속된 전극 패드(14)가 주면 위에 형성된 압전 기판(11A)과, 전극 패드(14)와 접속되는 전극 패드(5)가 주면 위에 형성된 베이스 기판(2A)을 접합하여 구성된 SAW 디바이스(1)에 있어서, 압전 기판(11A)의 주면 위에 IDT(13)를 둘러싸는 금속막(16)과, 베이스 기판(2A)의 주면 위에 금속막(16)과 위치 정렬된 금속막(4)을 갖는다. 압전 기판(11A)과 베이스 기판(2A)과의 접합은, 이 금속막(16, 4)을 직접 접합함으로써 실현된다. 이에 의해, IDT(13)가 금속막(16, 4), 압전 기판(11A) 및 베이스 기판(2A)으로 형성되는 캐비티(9) 내에 밀폐된다. 이 때, 금속막(16, 4) 표면에 활성화 처리를 실시한 후, 양 기판을 접합한다.

탄성 표면파, 접합, 압전 기판, 영율, 선팽창 계수

Description

탄성 표면파 디바이스 및 그 제조 방법{SURFACE ACOUSTIC WAVE DEVICE AND METHOD OF FABRICATING THE SAME}

도 1은 종래 기술에 의한 SAW 디바이스(100)의 구성을 나타내는 도면으로, (a)는 SW 디바이스(100)의 사시도이고, (b)는 (a)의 F-F 단면도.

도 2는 종래 기술에 의한 SAW 디바이스(200)의 구성을 나타내는 도면으로, (a)는 SAW 디바이스(200)에 실장되는 SAW 소자(210)의 구성을 나타내는 사시도이고, (b)는 SAW 디바이스(200)의 단면도.

도 3은 종래 기술에 의한 듀플렉서(300)의 구성을 나타내는 도면으로, (a)는 듀플렉서(300)의 구성을 나타내는 단면도이고, (b)는 듀플렉서(300)에 실장되는 SAW 소자(310)의 구성을 나타내는 상면도.

도 4는 본 발명의 기본 개념에 의한 SAW 디바이스(1)의 구성을 나타내는 도면으로, (a)는 SAW 디바이스(1)의 사시도이고, (b)는 (a)의 A-A 단면도.

도 5는 본 발명에서 사용하는 표면 활성화 처리를 이용한 접합 방법을 설명하기 위한 도면.

도 6은 본 발명의 제1 실시예에 의한 SAW 소자(20)의 구성을 나타내는 도면으로, (a)는 SAW 소자(20)의 상면도이고, (b)는 (a)의 B-B 단면도.

도 7은 본 발명의 제1 실시예에 의한 베이스 기판(22)의 구성을 나타내는 도 면으로, (a)는 베이스 기판(22)의 상면도이고, (b)는 (a)의 C-C 단면도이고, (c)는 베이스 기판(22)의 이면도.

도 8은 본 발명의 제1 실시예에 의한 SAW 디바이스(21)의 구성을 나타내는 단면도.

도 9는 도 6에 도시한 SAW 소자(20)의 제조 방법을 도시하는 프로세스 도면.

도 10은 도 7에 도시한 베이스 기판(22)의 제조 방법을 도시하는 프로세스 도면.

도 11은 도 7에 도시한 베이스 기판(22)의 다른 제조 방법을 도시하는 프로세스 도면.

도 12는 도 8에 도시한 SAW 디바이스(21)의 다른 제조 방법을 도시하는 프로세스 도면.

도 13은 본 발명의 제2 실시예에 의한 베이스 기판(32)의 구성을 나타내는 도면으로, (a)는 베이스 기판(32)의 상면도이고, (b)는 (a)의 D-D 단면도이고, (c)는 베이스 기판(32)의 이면도.

도 14는 본 발명의 제2 실시예에 의한 SAW 디바이스의 회로 구성을 나타내는 도면.

도 15는 본 발명의 제3 실시예에 의한 SAW 소자(40)의 구성을 나타내는 도면으로, (a)는 SAW 소자(40)의 상면도이고, (b)는 (a)의 E-E 단면도.

도 16은 본 발명의 제3 실시예에서의 접합 기판(41)을 작성할 때의 공정을 나타내는 프로세스 도면.

도 17은 본 발명의 제4 실시예에 의한 시트당 다수의 패널을 형성할 수 있는 구조의 기판의 구성을 나타내는 도면으로, (a)는 도 6에 도시한 SAW 소자(20)가 2차원 배열된 기판(50A)의 상면도이고, (b)는 도 7에 도시한 베이스 기판(22)이 2차원 배열된 기판(52A)의 상면도.

도 18은 본 발명의 제5 실시예에 의한 SAW 소자(40)가 2차원 배열된 시트당 다수의 패널을 형성할 수 있는 구조의 기판(60A)의 구성을 나타내는 상면도.

도 19는 본 발명의 제6 실시예에 의한 LTCC(72A)의 구성을 나타내는 상면도.

도 20은 본 발명의 제7 실시예에 의한 듀플렉서(90)의 구성을 나타내는 도면으로, (a)는 듀플렉서(90)의 구성을 나타내는 상면도이고, (b)는 듀플렉서(90)를 이용하여 작성한 SAW 디바이스(91)의 회로 구성을 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 21, 91 : SAW 디바이스

2, 41B, 41b : 실리콘 기판

2A, 22, 32 : 베이스 기판

4, 4', 16 : 금속막

4A, 13A, 13B : 전극막

5, 5', 14 : 전극 패드

6, 7 : 비아 배선

6a, 7a : 비아

9 : 캐비티

10, 20, 40 : SAW 소자

11, 41A, 41a : LT 기판

11A : 압전 기판

13 : IDT

14A : 금속막

15, 17 : 배선 패턴

25, 27, 29, 35, 35', 36, 36' : 마스크

26, 28 : 절연막

41 : 접합 기판

50A, 52A, 60A : 기판

72A : LTCC

72 : 베이스 기판

81 : 송신용 회로 칩

82 : 수신용 회로 칩

83 : RF 회로

90 : 듀플렉서

90a : 송신용 필터

90b : 수신용 필터

L1, L2 : 인덕터

C1, C2, C3 : 컨덴서

X1, X2, X11, X12 : 불순물

본 발명은 탄성 표면파 디바이스 및 그 제조 방법에 관한 것으로, 특히 탄성 표면파 소자가 밀봉된 구성을 갖는 탄성 표면파 디바이스 및 그 제조 방법에 관한 것이다.

종래, 전자 기기의 소형화 및 고성능화에 따라, 이에 탑재된 전자 부품에도 소형화 및 고성능화가 요구되고 있다. 특히, 전파를 송신 또는 수신하는 전자 기기에 있어서의 필터, 지연선, 발진기 등의 전자 부품으로서 사용되는 탄성 표면파(Surface Acoustic Wave: 이하, SAW라고 함) 디바이스는 불필요한 신호를 억압할 목적으로, 넓게는 휴대 전화기 등에 있어서의 고주파(RF)부에 사용되고 있지만, 휴대 전화기 등의 급속한 소형화 및 고성능화에 따라, 패키지를 포함해서 전체적인 소형화 및 고성능화가 요구되고 있다. 또한, SAW 디바이스의 용도의 확대로 그 수요가 급속히 증가함에 따라, 제조 비용의 삭감도 중요한 요소로 되어 오고 있다.

여기서, 종래 기술에 의한 SAW 디바이스를 이용하여 제작한 필터 장치(SAW 필터(100))의 구성을, 도 1을 이용하여 설명한다(예를 들면, 특허 문헌 1에서의 특히 도 4 참조). 또한, 도 1에서, (a)는 SAW 필터(100)의 구성을 나타내는 사시도이고, (b)는 (a)의 F-F 단면도이다.

도 1의 (a)에 도시한 바와 같이, SAW 필터(100)는 세라믹스제의 패키지(102)와, 패키지(102)의 내부가 공동화됨으로써 형성된 캐비티(109)와, 캐비티(109)의 개구부를 밀봉하는 금속 캡(103)과, 캐비티(109) 내에 실장되는 SAW 소자(110)로 구성된다. 또한, 도 1의 (b)에 도시한 바와 같이 패키지(102)는, 예를 들면 3개의 기판(102a, 102b, 102c)을 접합한 3층 구조를 이루고 있으며, 각각을 걸쳐 전극 패드(105), 배선 패턴(106) 및 풋 패턴(107)이 형성되어 있다. SAW 소자(110)는 캐비티(109) 바닥부에 빗형 전극(InterDigital Transducer: 이하, IDT라고 함)을 갖는 면이 위를 향한 상태(페이스업 상태)로 고정되어 있으며, 동캐비티(109) 내부에 노출된 배선 패턴(105)과 금속 와이어(108)를 개재하여 전기적으로 접속되어 있다. 또한, 금속 캡(103)은 땜납이나 수지 등의 접합 재료(워셔(104))에 의해 패키지(101) 상면에 고착된다.

또한, 이러한 SAW 필터는 페이스다운 상태에서 플립 칩 실장함으로써, 보다 소형화할 수 있다(예를 들면, 특허 문헌 2 참조). 도 2에, 이러한 SAW 필터(200)의 구성을 나타낸다. 또한, 도 2에서, (a)는 SAW 필터(200)에 실장되는 SAW 소자(210)의 구성을 나타내는 사시도이고, (b)는 SAW 필터(200)의 단면도(단, 도 1의 (a)에서의 F-F 단면에 상당)이다.

도 2의 (a)에 도시한 바와 같이, SAW 소자(210)는 압전성 소자 기판(이하, 압전 기판이라고 함)(211)을 베이스 기판으로 하여 제작되어 있다. 압전 기판(211)의 한쪽의 주면(이것을 상면 또는 표면이라고 함)에는 빗형(빗살 무늬형) 전극, 소위 IDT(213)가 형성되어 있다. 이 IDT(213)는 동일한 주면에 형성된 전극 패드(214)와 배선 패턴을 개재하여 전기적으로 접속되어 있다. 또한, 도 2의 (b)에 도시한 바와 같이, 패키지(202)는 내부에 캐비티(209)를 갖고 있다. 캐비티(209)의 저면(다이아 터치면)에는 SAW 소자(210)에 있어서의 전극 패드(214)와 위치 정렬된 전극 패드(205)가 형성되어 있다. SAW 소자(210)는 이 다이아 터치면에 IDT(213) 및 전극 패턴(214)이 형성된 면을 향한 상태(페이스다운 상태)로 캐비티(209) 내에 실장된다. 이 때, 전극 패드(214)와 전극 패드(205)가 금속 범프(208)에 의해 본딩됨으로써, 양자가 전기적 및 기계적으로 접속된다. 또한, 전극 패드(205)는 패키지(202)의 바닥 기판을 관통하도록 형성된 비아 배선(206)을 개재하여 패키지(202) 이면에 형성된 풋 패턴(207)에 전기적으로 접속되어 있다. 또한, 캐비티(209)의 개구부는 워셔(204)로 접착된 금속 캡(203)에 의해 밀봉된다.

이상과 같은 구성을 갖는 SAW 필터(100, 200)를 이용하여 구성한 송신용 필터와 수신용 필터를 갖는 듀플렉서를, 도 3을 이용하여 설명한다. 또한, 도 3에서는 도 1에 도시한 SAW 필터(100)와 마찬가지의 구성의 SAW 필터를 이용하여, 송신용 필터(310a) 및 수신용 필터(310b)를 갖는 듀플렉서(300)를 구성한 경우를 도시하며, 또한 (a)에 그 단면도(단, 도 1의 (a)에서의 F-F 단면에 상당)를 도시하고, (b)에 SAW 소자(310)의 상면도를 도시한다.

도 3의 (a)에 도시한 바와 같이, 듀플렉서(300)는 패키지(302)에 SAW 필터(310)가 실장된 구성을 갖고, 또한 패키지(302)의 이면에 위상 선로로 구성된 정합 회로가 탑재된 기판(이하, 정합 회로 기판(321)이라고 함)과, 정합 회로 기판(321)을 패키지(301)와 함께 끼우도록 형성된 주 기판(322)으로 구성되어 있 다. 또한, 도 3의 (b)에 도시한 바와 같이 SAW 필터(310)는 송신용 필터(310a)와 수신용 필터(310b)를 갖고, 각각이 라더형으로 접속된 IDT(313)를 갖고 있다. 또한, 각 IDT(313)는 배선 패턴(315)을 개재하여 전극 패드(314)에 접속되어 있다.

이상에서 설명한 바와 같은 SAW 필터 및 듀플렉서는, 내장된 SAW 소자를 기밀하게 밀봉할 필요가 있다. 그 때문에, 상기한 각 구성예에서는 캐비티의 개구부를 워셔 등의 접착 재료를 이용하여 금속 캡으로 밀봉하고 있었다. 또한, 이외에도, 수지 등으로 캐비티를 밀봉하는 구성도 존재하였다.

[특허 문헌 1]

일본 특개평8-18390호 공보

[특허 문헌 2]

일본 특개2001-110946호 공보

그러나, 이상과 같은 종래 기술에 있어서의 디바이스 구성에서는, 다음과 같은 문제가 존재하였다.

즉, 캐비티를 기밀성 높게 밀봉하기 위해서, 패키지와 캡과의 접합 면적(시일 폭)을 어느 정도 넓게 할 필요가 있기 때문에, 패키지 전체의 소형화에 한계가 있었다. 또한, 패키지 내에 배선 패턴을 형성한 구성이므로, 패턴이 커져, 소형화에는 불리하였다. 또한, 일반적으로 패키지의 기판 재료로서 사용되고 있는 세라믹의 다층 기판은 비교적 고가이므로, 디바이스의 단가가 높고, 또한 캡이나 SAW 소자나 패키지 등의 개별 부품을 조립하는 공정이 필요하므로, 제조 비용이 높아진 다는 문제도 존재하였다.

본 발명은 상기한 바와 같은 문제를 감안하여 이루어진 것으로, 소형이며 염가로 제조가 용이한 탄성 표면파 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위해서, 본 발명은, 청구항 1의 기재와 같이 빗형 전극과 해당 빗형 전극에 전기적으로 접속된 제1 전극 패드가 제1 주면 위에 형성된 압전 기판과, 상기 제1 전극 패드와 접속되는 제2 전극 패드가 제2 주면 위에 형성된 베이스 기판을 갖는 탄성 표면파 디바이스로서, 상기 빗형 전극을 둘러싸도록 상기 제1 주면 위에 형성된 제1 막과, 상기 제1 및 제2 전극 패드를 접합했을 때에 상기 제1 막과 대응하는 상기 제2 주면 위의 영역에 형성된 제2 막을 갖고, 상기 제1 및 제2 막의 표면에 활성화 처리가 실시되어 있으며, 상기 제1 및 제2 막의 상기 활성화 처리가 실시된 면을 접합함으로써 상기 빗형 전극이 밀봉되어 있도록 구성된다. 제1 막과 제2 막으로 형성되는 압전 기판과 베이스 기판과의 간극(캐비티라고도 함)에 빗형 전극을 밀봉하는 구성으로 함으로써, 빗형 전극을 수용하는 스페이스만을 확보하는 것만으로 충분하기 때문에, 캐비티를 가능한 한 축소할 수 있어, 결과적으로 탄성 표면파 디바이스를 대폭 소형화할 수 있게 된다. 또한, 압전 기판 및 베이스 기판의 접합에 표면 활성화 처리를 이용한 접합 방법을 채용하고 있기 때문에, 필요한 접합 강도를 얻기 위한 접합 면적을 축소할 수 있어, 탄성 표면파 디바이스를 보다 소형화할 수 있다. 또한, 표면 활성화 처리를 이용한 접합 방법을 채용하는 것은 수지 등의 접착 재료를 필요로 하지 않고, 또한 웨이퍼 레벨에서의 제조가 용이해지기 때문에, 제조 공정을 간략화할 수 있어, 염가로 탄성 표면파 디바이스를 수율 좋게 작성할 수 있게 된다.

또한, 청구항 1에 기재된 상기 제1 및/또는 제2 막은, 예를 들면 청구항 2의 기재와 같이 금속을 주성분으로 하여 형성되어도 된다.

또한, 청구항 1에 기재된 상기 제1 및 제2 막의 접합면은, 예를 들면 청구항 3의 기재와 같이 금을 포함하여 형성되어도 된다. 접합면을 비교적 부드러운 금속인 금으로 형성함으로써, 제1 및 제2 막의 밀착성을 높일 수 있어, 보다 기밀성을 높일 수 있게 된다.

또한, 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 상기 베이스 기판은, 예를 들면 청구항 4의 기재와 같이 반도체 기판 또는 절연체 기판으로 형성되어도 된다.

또한, 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 상기 베이스 기판은, 바람직하게는 청구항 5의 기재와 같이 실리콘 기판으로 형성된다. 베이스 기판을 비교적 웨이퍼 레벨에서의 가공이 용이하고 염가인 실리콘 기판으로 작성함으로써, 제조 공정을 간략화할 수 있으며, 또한 염가로 탄성 표면파 디바이스를 수율 좋게 작성할 수 있게 된다.

또한, 청구항 1 내지 청구항 5 중 어느 한 항에 기재된 상기 탄성 표면파 디바이스는, 예를 들면 청구항 6의 기재와 같이 상기 제2 주면 위에 형성된 전자 소자로 구성되어도 된다. 예를 들면, 외부 회로와의 임피던스 정합을 목적으로 한 전자 소자를 내부에 구성함으로써, 전체적으로 규모를 축소할 수 있고, 또한 범용성이 있는 탄성 표면파 디바이스를 실현할 수 있게 된다.

또한, 청구항 6에 기재된 상기 전자 소자는, 예를 들면 청구항 7의 기재와 같이 상기 전자 소자는 상기 빗형 전극 및 상기 제1 전극 패드를 포함하여 구성된 탄성 표면파 소자에의 입력 임피던스를 변환하는 임피던스 변환 회로이어도 된다. 외부 회로와의 임피던스 정합을 목적으로 한 전자 소자를 내부에 구성함으로써, 전체적으로 규모를 축소할 수 있고, 또한 범용성이 있는 탄성 표면파 디바이스를 실현할 수 있게 된다.

또한, 청구항 1 내지 청구항 7 중 어느 한 항에 기재된 상기 탄성 표면파 디바이스는, 예를 들면 청구항 8의 기재와 같이 상기 빗형 전극 및 상기 제1 전극 패드를 복수 가짐으로써, 송신용 필터와 수신용 필터가 형성된 구성이어도 된다. 즉, 본 발명은 송신용 필터와 수신용 필터를 갖는 듀플렉서에도 적용할 수 있다 .

또한, 청구항 8에 기재된 상기 탄성 표면파 디바이스는, 바람직하게는 청구항 9의 기재와 같이 상기 송신용 필터와 상기 수신용 필터에 공통인 입력 단자를 상기 제2 주면 위에 갖고, 상기 입력 단자와 상기 송신용 필터 및/또는 상기 수신용 필터와의 사이에 입력 임피던스를 변환하는 임피던스 변환 회로를 상기 제1 및/또는 제2 주면 위에 갖도록 구성된다. 송신용 필터와 수신용 필터와의 임피던스 정합을 목적으로 한 임피던스 변환 회로를 내부에 구성함으로써, 전체적으로 규모를 축소할 수 있고, 또한 범용성이 있는 탄성 표면파 디바이스를 실현할 수 있게 된다.

또한, 청구항 1 내지 청구항 9 중 어느 한 항에 기재된 상기 탄성 표면파 디바이스는, 바람직하게는 청구항 10의 기재와 같이 상기 베이스 기판을 관통하는 비아 배선을 갖고, 상기 비아 배선을 개재하여 상기 제2 전극 패드가 상기 베이스 기판의 상기 제2 주면과 반대측의 제3 주면에 전기적으로 인출된 구성을 갖는다. 제2 전극 패드의 전기적인 접점을 베이스 기판의 제2 주면에 인출함으로써, 탄성 표면파 디바이스를 플립 칩 실장 가능한 디바이스로서 작성할 수 있어, 탑재에 필요한 영역을 축소할 수 있게 된다.

또한, 청구항 1 내지 청구항 10 중 어느 한 항에 기재된 상기 탄성 표면파 디바이스는, 바람직하게는 청구항 11의 기재와 같이 상기 압전 기판의 상기 제1 주면과 반대측의 제4 주면에 접합된 실리콘 기판 또는 사파이어 기판을 갖고, 상기 압전 기판과 상기 실리콘 기판 또는 상기 사파이어 기판과의 접합면에 활성화 처리가 실시된 구성을 갖는다. 사파이어 기판 또는 실리콘 기판을 압전 기판 이면에 접합함으로써 압전 기판의 강도가 향상되기 때문에, 보다 박형화할 수 있게 된다. 또한, 일반적으로 사파이어 기판 또는 실리콘 기판은 압전 기판보다 영율 및 선팽창 계수가 작기 때문에, 이것을 압전 기판에 접합함으로써, 압전 기판의 열팽창을 억제할 수 있어, 결과적으로 탄성 표면파 디바이스의 주파수 온도 특성을 안정화시킬 수 있게 된다. 또한, 압전 기판과 사파이어 기판 또는 실리콘 기판과의 접합에 표면 활성화 처리를 이용한 기판 접합 방법을 이용함으로써, 접합 강도가 상승하기 때문에, 상기한 바와 같은 효과를 보다 향상시킬 수 있다. 또한, 표면 활성화 처리를 이용한 기판 접합 방법에서는 상온에 의한 기판 접합이 가능하므로, 제조 시 의 파손 등을 회피할 수 있어, 탄성 표면파 디바이스의 수율이 향상된다. 또한, 특히 가공하기 용이한 실리콘 기판을 이용한 경우에는, 이러한 접합 기판을 이용한 탄성 표면파 디바이스의 제조를 용이하고 고정밀도로 행할 수 있을 뿐만 아니라, 웨이퍼 레벨에서의 제조가 가능하므로, 제조 효율을 향상시킬 수 있게 된다.

또한, 본 발명은, 청구항 12의 기재와 같이 빗형 전극과 해당 빗형 전극에 전기적으로 접속된 제1 전극 패드가 제1 주면 위에 형성된 압전 기판과, 상기 제1 전극 패드와 접속되는 제2 전극 패드가 제2 주면 위에 형성된 베이스 기판을 갖는 탄성 표면파 디바이스의 제조 방법으로서, 상기 제1 주면 위에 상기 빗형 전극을 둘러싸는 제1 막을 형성하는 제1 공정과, 상기 제1 및 제2 전극 패드를 접합했을 때에 상기 제1 막과 대응하는 상기 제2 주면 위의 영역에 제2 막을 형성하는 제2 공정과, 상기 제1 및 제2 막의 표면에 활성화 처리를 실시하는 제3 공정과, 상기 제1 및 제2 막의 상기 활성화 처리가 실시된 면을 접합하는 제4 공정을 포함하도록 구성된다. 제1 막과 제2 막으로 형성되는 압전 기판과 베이스 기판과의 간극(캐비티라고도 함)에 빗형 전극을 밀봉하도록 제조함으로써, 빗형 전극을 수용하는 스페이스만을 확보하는 것만으로 충분하기 때문에, 캐비티를 가능한 한 축소하여 작성할 수 있어, 결과적으로 탄성 표면파 디바이스를 대폭 소형화할 수 있게 된다. 또한, 압전 기판 및 베이스 기판의 접합에 표면 활성화 처리를 이용한 접합 방법을 채용하고 있기 때문에, 필요한 접합 강도를 얻기 위한 접합 면적을 축소할 수 있어, 탄성 표면파 디바이스를 보다 소형화할 수 있다. 또한, 표면 활성화 처리를 이용한 접합 방법을 채용하는 것은 수지 등의 접착 재료를 필요로 하지 않고, 또한 웨이퍼 레벨에서의 제조가 용이해지기 때문에, 제조 공정을 간략화할 수 있어, 염가로 탄성 표면파 디바이스를 수율 좋게 작성할 수 있게 된다.

또한, 청구항 12에 기재된 상기 제1 및/또는 제2 공정은, 예를 들면 청구항 13의 기재와 같이 상기 제1 및/또는 제2 막을 금속을 주성분으로 하여 형성하도록 구성되어도 된다.

또한, 청구항 12 또는 청구항 13에 기재된 상기 탄성 표면파 디바이스는, 예를 들면 청구항 14의 기재와 같이 상기 제2 주면 위에 소정의 전자 소자를 형성하는 제5 공정을 포함하여 구성되어도 된다. 예를 들면, 외부 회로와의 임피던스 정합을 목적으로 한 전자 소자를 내부에 구성함으로써, 전체적으로 규모를 축소할 수 있고, 또한 범용성이 있는 탄성 표면파 디바이스를 제조할 수 있다.

또한, 청구항 12 내지 청구항 14 중 어느 한 항에 기재된 상기 제조 방법은, 바람직하게는 청구항 15의 기재와 같이 상기 제2 전극 패드를 상기 베이스 기판의 상기 제2 주면과 반대측의 제3 주면에 전기적으로 인출하기 위한 비아 배선을 형성하는 제6 공정을 포함하여 구성된다. 제2 전극 패드의 전기적인 접점을 베이스 기판의 제2 주면에 인출하도록 제조함으로써, 탄성 표면파 디바이스를 플립 칩 실장 가능한 디바이스로서 작성할 수 있어, 탑재에 필요한 영역을 축소 가능한 탄성 표면파 디바이스를 작성할 수 있다.

또한, 청구항 12 내지 청구항 15 중 어느 한 항에 기재된 상기 제조 방법은, 바람직하게는 청구항 16의 기재와 같이 상기 압전 기판의 상기 제1 주면과 반대측의 제4 주면에 실리콘 기판 또는 사파이어 기판을 접합하는 제7 공정을 포함하고, 상기 제7 공정이 상기 압전 기판과 상기 실리콘 기판 또는 상기 사파이어 기판과의 접합면에 활성화 처리를 실시한 후, 해당 압전 기판과 해당 실리콘 기판 또는 해당 사파이어 기판을 접합하도록 구성된다. 사파이어 기판 또는 실리콘 기판을 압전 기판 이면에 접합함으로써 압전 기판의 강도가 향상되므로, 보다 박형화할 수 있게 된다. 또한, 일반적으로 사파이어 기판 또는 실리콘 기판은 압전 기판보다 영율 및 선팽창 계수가 작기 때문에, 이것을 압전 기판에 접합함으로써, 압전 기판의 열팽창을 억제할 수 있어, 결과적으로 탄성 표면파 디바이스의 주파수 온도 특성을 안정화시킬 수 있게 된다. 또한, 압전 기판과 사파이어 기판 또는 실리콘 기판과의 접합에 표면 활성화 처리를 이용한 기판 접합 방법을 이용함으로써, 접합 강도가 상승하기 때문에, 상기한 바와 같은 효과를 보다 향상시킬 수 있다. 또한, 표면 활성화 처리를 이용한 기판 접합 방법에서는 상온에 의한 기판 접합이 가능하므로, 제조 시의 파손 등을 회피할 수 있어, 탄성 표면파 디바이스의 수율이 향상된다. 또한, 특히 가공하기 용이한 실리콘 기판을 이용한 경우에는, 이러한 접합 기판을 이용한 탄성 표면파 디바이스의 제조를 용이하고 고정밀도로 행할 수 있을 뿐만 아니라, 웨이퍼 레벨에서의 제조가 가능하므로, 제조 효율을 향상시킬 수 있게 된다.

〈실시예〉

본 발명을 바람직하게 실시한 형태를 설명함에 있어서, 본 발명의 기본 개념을 먼저 설명한다. 도 4는 본 발명의 기본 개념을 설명하기 위한 도면이다. 또한, 도 4의 (a)은 본 발명의 기본 개념에 의한 탄성 표면파(SAW) 디바이스(1)의 구 성을 나타내는 사시도이고, (b)는 (a)의 A-A 단면도이다.

도 4의 (a) 및 (b)에 도시한 바와 같이, 본 발명에 따른 SAW 디바이스(1)의 기본 개념은, 소정의 면(이하, 압전 기판(11A)에서의 주면 또는 상면으로 함) 상에 빗형 전극(IDT)(13)과 전극 패드(14)와 이들을 접속하는 배선 패턴(15)이 형성된 압전성 소자 기판(이하, 압전 기판이라고 함)(11A)과, 소정의 면(이하, 베이스 기판(2A)에서의 주면 또는 상면으로 함) 상에 전극 패드(14)와 위치 정렬된 전극 패드(5)가 형성된 베이스 기판(2A)으로 구성되어 있다.

압전 기판(11A) 및 베이스 기판(2A)의 주면에서의 외측 가장자리에는, 상호 위치 정렬된 금속막(16, 4)을 형성한다. 본 발명에서는 금속막(16, 4)을 접착함으로써, 압전 기판(11A)과 베이스 기판(2A)과의 사이에 형성되는 영역(캐비티라고도 함)을 기밀성 높게 밀봉한다. 즉, 압전 기판(11A), 베이스 기판(2A) 및 금속막(16, 4)을 접착하여 형성되는 캐비티(9) 내에 IDT(13), 전극 패드(14) 및 배선 패턴(15)을 밀폐(hermetical seal)한다.

또한, 양 기판(11A, 2A)을 접착할 때(즉, 금속막(16, 4)을 접착할 때), 각각에 형성된 전극 패드(14, 5)도 접합한다. 또한, 베이스 기판(2A) 측의 전극 패드(14)는 베이스 기판(2A)을 관통하는 비아(6a)에 의해, 베이스 기판(2A)의 반대측의 주면(이를 이면으로 함)측에 노출되어 있다. 이 때문에, 비아(6a)에 금속 범프 등의 도전체를 충전하여 비아 배선을 형성함으로써, IDT(13)의 입출력 단자가 베이스 기판(2A)의 이면까지 인출된다.

상기한 구성에서, 압전 기판(11A)에는, 예를 들면 SAW의 전파 방향을 X로 하 여, 추출각이 회전 Y 컷트판인 42°의 Y 컷트 X 전파 리튬탄탈레이트(LiTaO₃ SAW의 전파 방향 X의 선팽창 계수가 16.1ppm/℃)의 압전 단결정 기판(이하, LT 기판이라고 함)을 이용한다. 또한, 이외에도, 예를 들면 추출각이 회전 Y 컷트판인 리튬나이오베이트(LiNbO₃)의 압전 단결정 기판(이하, LN 기판이라고 함)이나 수정 기판 등을 적용할 수도 있다.

압전 기판(11A)의 주면 위에는, 상술된 바와 같이 IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16)이 형성된다. 이들을 형성하는 재료로서는, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 등을 주성분으로 하는 도전체를 이용할 수 있다. 또한, IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16)을, 상기한 어느 하나의 재료를 적어도 1개를 포함하는 단층 도전막으로서 형성해도 되고, 동일하게 상기한 재료를 적어도 1개를 포함하는 도전막이 적어도 2층 적층된 적층 도전막 등으로서 형성해도 된다. 또한, 이들 패턴의 형성에는, 예를 들면 스퍼터링법 등을 이용할 수 있다.

베이스 기판(2A)에는 SAW 디바이스의 패키지 등으로서 종래 사용되고 있는 세라믹스, 알루미늄 세라믹스(알루미나), 비스무스이미드 트리아진 수지, 폴리페닐렌에테르, 폴리이미드 수지, 유리 에폭시, 또는 유리 크로스 등의 중에서 어느 하나 이상을 주성분으로 한 절연체 기판을 이용할 수 있지만, 본 발명에서는 가공이 용이하고 웨이퍼 레벨에서 제조가 가능하다는 관점에서, 반도체 기판인 실리콘 기판을 이용한 경우를 예로 들어 설명한다. 또한, 실리콘 기판을 이용한 경우, 실리 콘 기판이 갖는 저항 성분에 의해 필터 특성이 열화되는 것을 방지하기 위해서, 1000Ω·㎝ 이상의 저항율의 실리콘 재료를 이용하면 된다.

베이스 기판(2A)의 주면 위에는, 상술된 바와 같이 전극 패드(5) 및 금속막(4)이 형성된다. 이들 형성에도 마찬가지로, 예를 들면 스퍼터링법 등이 이용되어, 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 1개를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 1개를 포함하는 도전막이 적어도 2층 적층된 적층 도전막 등으로서 형성된다.

이상과 같은 압전 기판(11A) 및 베이스 기판(2A)의 접합에는 수지 등의 접착 재료를 이용할 수도 있지만, 양 금속막(16, 4)을 상온에서 직접 접합하는 방법을 적용하는 것이 보다 바람직하다. 또한, 접합면(금속면(16, 4) 및 전극 패턴(14, 5) 표면: 이하, 단순히 접합면이라고 함)에 표면 활성화 처리를 실시함으로써, 접합 강도를 보다 향상시킬 수 있다. 이하, 표면 활성화 처리를 이용한 접합 방법에 대하여 도 5를 이용하여 상세히 설명한다.

본 접합 방법에서는, 우선 도 5의 (a)에 도시한 바와 같이 접합면을 RCA 세정법 등으로 세정하고, 부착되어 있는 산화물이나 흡착물 등의 불순물 X1 및 X2를 제거한다(제1 공정: 세정 처리). RCA 세정은, 암모니아와 과산화수소와 물을 용적 배합비 1:1∼2:5∼7로 혼합한 세정액이나 염소와 과산화수소와 물을 용적 배합비 1:1∼2:5∼7로 혼합한 세정액 등을 이용하여 행해지는 세정 방법의 하나이다.

다음으로, 세정한 기판을 건조(제2 공정)한 후, 도 5의 (b)에 도시한 바와 같이 아르곤(Ar) 등의 불활성 가스 또는 산소의 이온 빔, 중성화 빔 또는 플라즈마 등을 접합면에 조사함으로써, 잔류한 불순물 X11 및 X21을 제거함과 함께, 표층을 활성화시킨다(제3 공정: 활성화 처리). 또한, 어느 입자 빔 또는 플라즈마를 사용할지는, 접합하는 기판의 재료에 따라 적절하게 선택된다. 예를 들면, 불활성 가스에 의한 활성화 처리는 많은 재료에서 유효하지만, 산화 실리콘(SiO₂) 등에서는 산소의 이온 빔이나 플라즈마 등도 유효하다.

그 후, 금속막(16, 4) 및 전극 패드(14, 5)를 위치 정렬하면서 접합한다(제4 공정: 접합 처리). 대부분의 재료에서는 이 접합 처리를 진공 속에서 행하지만, 질소나 불활성 가스 등의 고순도 가스 분위기 속 또는 대기에서 행할 수 있는 경우도 있다. 또한, 양 기판(11A, 2A)을 끼우도록 가압할 필요가 있는 경우도 존재한다. 또한, 이 공정은 상온 또는 100℃ 이하 정도로 가열 처리한 조건 하에서 행할 수 있다. 이와 같이 100℃ 정도 이하로 가열하면서 접합을 행함으로써, 접합 강도를 향상시킬 수 있게 된다.

이와 같이 표면 활성화 처리를 이용한 접합 방법에서는, 양 기판(11A, 2A)을 접합한 후에 1000℃ 이상에서의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 여러가지 기판을 접합할 수 있다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 할 수 있고, 또한 접착 재료를 이용한 경우와 비교하여 작은 접합 면적에서도 충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화할 수 있다. 또한, 이상과 같은 접합 방법을 이용함으로써, 웨이퍼 레벨에서 모든 공정을 행할 수 있게 되므로, 시트당 다수의 패널을 형성할 수 있는 구조의 압전 기판 및 베이스 기판을 이용하여 한 번에 복수의 SAW 디바이스(1)를 작성할 수 있어, 제조 공정의 간략화 및 수율의 향상을 실현할 수 있다.

이상과 같은 기본 개념에 기초하여, 본 발명에서는 IDT(13)를 밀봉하는 캐비티(9)를 가능한 한 축소할 수 있게 된다. 또한, 압전 기판(11A) 및 베이스 기판(2A)의 접합에 표면 활성화 처리를 이용한 접합 방법을 채용하고 있기 때문에, 필요한 접합 강도를 얻기 위한 접합 면적을 축소할 수 있어, SAW 디바이스를 최대한으로 소형화할 수 있다. 또한, 베이스 기판(2A)으로서, 웨이퍼 레벨에서의 가공이 용이하고 염가인 실리콘 기판을 이용하고 있기 때문에, 제조 공정을 간략화할 수 있으며, 또한 염가로 SAW 디바이스를 수율 좋게 작성할 수 있게 된다. 이하, 이상과 같은 기본 개념에 기초한 본 발명의 실시예에 대하여 예를 들어 설명한다.

〈제1 실시예〉

우선, 본 발명의 제1 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 6 내지 도 8은 본 실시예에 의한 SAW 디바이스(21)의 구성을 나타내는 도면이다. 또한, 도 6의 (a)는 SAW 디바이스(21)에 있어서의 SAW 소자(20)의 구성을 나타내는 상면도이고, (b)는 (a)의 B-B 단면도이다. 또한, 도 7의 (a)는 SAW 디바이스(21)에 있어서의 베이스 기판(22)의 구성을 나타내는 상면도이고, (b)는 (a)의 C-C 단면도이고, (c)는 베이스 기판(22)의 구성을 나타내는 이면도이다. 또한, 도 8은 SAW 디바이스(21)의 단면도(단, B-B 단면 및 C-C 단면에 상당)이다.

도 6의 (a) 및 (b)에 도시한 바와 같이, 본 실시예에 의한 SAW 소자(20)는 압전 기판(11A)로서 예를 들면 LT 기판(11)을 이용하여 형성되고, 이 주면 위에, 사다리(라더)형으로 접속되는 IDT(13) 및 전극 패드(14)와, 이들을 서로 접속하는 배선 패턴(15)이 형성된 구성을 갖고 있다. 개개의 IDT(13), 전극 패드(14) 및 배선 패턴(15)의 구성은, 상술한 기본 개념에서 언급한 바와 같으므로, 여기서는 상세한 설명을 생략한다.

또한, 도 7의 (a) 내지 (c)에 도시한 바와 같이 본 실시예에 의한 베이스 기판(22)은, 예를 들면 실리콘 기판(2)을 이용하여 형성되고, 이 주면 위에, 전극 패드(14)와 위치 정렬된 전극 패드(5)가 형성된 구성을 갖고 있다. 개개의 전극 패드(5)의 구성은, 상술한 기본 개념에서 언급한 바와 같으므로, 여기서는 상세한 설명을 생략한다.

그 외에, 도 7에 도시한 베이스 기판(22)은, 전극 패드(5)를 둘러싸는 영역으로 금속막(16)과 위치 정렬된 영역에, 상술한 바와 같은 금속막(4)을 갖고 있다. 이 금속막(4)은 상술에도 있듯이, 실리콘 기판(2)을 관통하는 비아 7a에 충전된 도전체(예를 들면, 금속 범프 등)(7)에 의해 베이스 기판(22) 이면으로 전기적으로 노출되어 있으며, 여기에서부터 접지되어 있다. 즉, 본 실시예에서, IDT(13), 전극 패드(14, 5) 및 배선 패턴(15)을 둘러싸도록 형성된 금속막(16, 4)은 접지되어 있다.

이상과 같은 구성을 갖는 SAW 소자(20)를 베이스 기판(22)의 주면에 대하여 페이스다운 상태, 즉 양 기판(11, 2)의 주면을 마주 대한 상태에서 접합함으로써, 도 8에 도시한 바와 같은 SAW 디바이스(21)가 작성된다. 접합에는, 상술한 바와 같은 표면 활성화 처리를 이용한 접합 방법을 이용한다. 또한, 이 접합에 의해, 전극 패드(14, 5)도 접합된다. 또한, 다른 구성은 상술한 기본 개념에서 언급한 바와 같으므로, 여기서는 상세한 설명을 생략한다.

다음으로, 이상과 같은 구성을 갖는 SAW 디바이스(21)의 제조 방법에 대하여 도면을 이용하여 상세히 설명한다. 도 9는 SAW 디바이스(21)에 있어서의 SAW 소자(20)를 작성할 때의 제조 프로세스를 나타내는 도면이고, 도 10은 베이스 기판(22)을 작성할 때의 제조 프로세스를 나타내는 도면이다.

SAW 소자(20)의 작성에서는, 도 9의 (a)에 도시한 바와 같이, 예를 들면 두께 250㎛의 LT 기판(11)을 사용한다. LT 기판(11)의 주면 위에는, 도 9의 (b)에 도시한 바와 같이 IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16)의 기초층으로서, 예를 들면 알루미늄(Al) 등의 금속을 주성분으로 한 전극막(13A)을 형성한다. 다음으로, 형성한 전극막(13A) 상에, 포토리소그래피 기술을 이용하여 IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16)의 패턴(도 6의 (a) 참조)에 따른 마스크(25)를 형성하고(도 9의 (c) 참조), 이에 대하여 에칭을 행함으로써, IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16)의 형상으로 패터닝된 전극막(13B)을 형성한다(도 9의 (d) 참조).

이와 같이 IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16)의 기초층이 되는 전극막(13B)을 형성하면, 계속해서 남은 마스크(25)를 제거한 후, 도 9의 (e)에 도시한 바와 같이 전극막(13B)이 형성된 주면 전체를 피복하도록, 산화 실리 콘(SiO₂) 등으로 절연막(26)을 형성한다. 그 후, 상술한 바와 같이, 전극 패드(14)와 금속막(16)을 비교적 고저항인 배선 패턴(17)으로 접속하기 위한 마스크(27)를 포토 리소그래피 기술을 이용하여 형성하고(도 9의 (f) 참조), 이에 대하여 에칭을 행함으로써(도 9의 (g) 참조), 배선 패턴(17)을 형성한다. 이 때, 전극막(13B) 상에, 이것을 보호할 목적으로 절연막(28)을 도 9의 (g)에 도시한 바와 같이 남겨 두어도 된다.

다음으로, 본 제조 방법에서는 이들을 피복하도록 금속막(14A)을 형성하고(도 9의 (h) 참조), 이것에 상기한 적어도 IDT(13), 전극 패드(14)의 일부 및 금속막(16)의 일부 이외의 영역의 금속막(14A)을 제거하기 위한 마스크(29)를 포토리소그래피 기술을 이용하여 형성하고(도 9의 (i) 참조), 이에 대하여 에칭을 행한다(리프트 오프). 이에 의해, IDT(13), 전극 패드(14), 배선 패턴(17) 및 금속막(16)이 형성된다(도 9의 (j) 참조: 단, (j)에는 전극 패드(14) 및 금속막(16)만을 도시한다). 이 때, IDT(13), 전극 패드(14) 및 배선 패턴(17)의 막 두께가, 금속막(16)의 막 두께와 동일한 정도가 되도록 구성하는 것이 바람직하다. 이에 의해, 베이스 기판(22)과 SAW 소자(20)를 접합했을 때에, IDT(13)가 어느 하나의 구성과 접촉하거나, 전극 패드(14)가 전극 패드(5)와 접합되지 않는다는 문제점을 회피할 수 있다.

또한, 본 제조 방법에서는 전극 패드(14)와 금속막(16)을 배선 패턴(17)으로 접속하는 경우를 예로 들었지만, LT 기판(11)에 비저항이 10^-14내지 10^-7Ω·m라고 하는 비교적 고저항인 재료 기판을 이용한 경우에는, 배선 패턴(17)을 형성하는 공정을 생략하여 제조 방법을 간략화할 수도 있다.

또한, 베이스 기판(22)의 작성에서는, 도 10의 (a)에 도시한 바와 같이 예를 들면 두께 250㎛의 실리콘 기판(2)을 사용한다. 실리콘 기판(2)의 주면 위에는, 도 10의 (b)에 도시한 바와 같이, 후에 전극 패드(5) 및 금속막(4)으로 가공하기 위한 금속막(4A)을 형성한다. 그 후, 형성한 금속막(4A)을 전극 패드(5) 및 금속막(4)의 형상으로 패터닝하기 위한 마스크(35)를 포토리소그래피 기술을 이용하여 형성하고(도 10의 (c) 참조), 이에 대하여 에칭을 행한다(도 10의 (d) 참조). 이에 의해, 전극 패드(5) 및 금속막(4)에 형성된다. 또한, 본 제조 방법에서, 마스크(35)에는 비아(6a, 7a)를 형성할 때의 패턴도 포함되어 있다.

다음으로, 본 제조 방법에서는 전극 패드(5) 및 금속막(4)을 실리콘 기판(2) 이면에까지 전기적으로 도출시키기 위한 비아(6a, 7a)를 형성한다. 이 공정에서는, 우선 도 10의 (e)에 도시한 바와 같이 비아(6a, 7a)를 형성하는 영역 이외의 영역에 마스크(36)를 포토리소그래피 기술을 이용하여 형성하고, 이에 대하여 반응성 이온 에칭(RIE: 특히 Deep-RIE)을 행한다. 이에 의해, 도 10의 (f)에 도시한 바와 같은 수직 방향으로 연장하는 비아(6a, 7a)가 형성된다. 또한, 남은 마스크(36)는 에칭 후, 제거된다.

이와 같이 SAW 소자(20) 및 베이스 기판(22)을 형성하면, 본 실시예에서는 상술에서의 도 5를 이용하여 설명한 바와 같은 접합 방법을 이용하여 양 기판을 접합한다. 이에 의해, 본 실시예에 의한 SAW 디바이스(21)가 형성된다. 도 10의 (f)에서 작성된 비아(6a, 7a)에는 상술에도 있듯이, 금속 범프 등의 도전체가 충전된다(도 8에서의 비아 배선(6, 7)). 이에 의해, 전극 패드(14)(전극 패드(5)도 포함함) 및 금속막(16)(금속막(4)도 포함함)이 베이스 기판(22) 이면까지 전기적으로 인출된다. 단, 이러한 도전체의 충전 공정은 기판(11, 2) 접합 후에 행해도 되고, 접합하기 전에 행해도 된다.

또한, 도 10에서 설명한 베이스 기판(22)의 제조 방법은 에칭(Deep-RIE도 포함함)을 금속막(4A)을 형성한 측에서 행한 경우, 즉 모든 공정을 동일면(주면)측에서 행한 경우를 예시하고 있다. 이에 대하여, 에칭(Deep-RIE도 포함함)을 금속막(4A)을 형성한 측과 반대측(이면측)으로부터 행하도록 구성할 수도 있다. 이것을 도 11을 이용하여 설명한다.

도 11에서, (b)에 도시한 공정까지는 도 10에서의 (b)까지의 공정과 마찬가지이다. 그 후, 본 제조 방법에서는 도 11의 (c)에 도시한 바와 같이 형성한 금속막(4A) 상에, 이것을 전극 패드(5') 및 금속막(4')의 형상으로 패터닝하기 위한 마스크(35')를 포토리소그래피 기술을 이용하여 형성하고, 이에 대하여 에칭을 행한다(도 11의 (d) 참조). 이에 의해, 전극 패드(5') 및 금속막(4')이 형성된다. 또한, 본 제조 방법에서는 마스크(35')에, 비아(6a, 7a)를 형성하기 위한 패턴이 포함되어 있지 않다.

다음으로, 본 제조 방법에서는 실리콘 기판(2)의 이면(단, 도 11의 (e) 이후에서는 실리콘 기판(2)의 표리를 반대로 하여 표시함)에 마스크(36')를 포토리소그래피 기술을 이용하여 형성하고(도 11의 (e) 참조), 이에 대하여 RIE(특히 Deep- RIE)를 행함으로써, 비아(6a, 7a)를 형성한다(도 11의 (f) 참조). 또한, 남은 마스크(36')는 에칭 후, 제거된다.

이와 같이 구성함으로써, 본 제조 방법에서는 형성한 금속막(4') 및 전극 패드(5')를 에칭하지 않기 때문에, 접합 시에 금속막(4', 16) 및 전극 패드(5', 14)의 셀프 얼라인먼트가 가능해지고, 제조 공정을 용이화할 수 있다. 또한, SAW 소자(20)는 도 9에 도시한 제조 방법과 마찬가지의 방법으로 제조할 수 있으므로, 여기서는 설명을 생략한다.

또한, 상기한 각 제조 방법에서는 SAW 소자(20)와 베이스 기판(22)과 각각 개별적으로 작성한 후에 접합하도록 구성한 경우를 예로 들고 있다. 이에 대하여, 본 실시예에서는 예를 들면 실리콘 기판(2)에 비아(6a, 7a)를 형성하는 공정을 베이스 기판(22)과 SAW 소자(20)를 접합한 후에 행하도록 구성할 수도 있다. 이것을 도 12를 이용하여 상세히 설명한다. 단, 본 제조 방법에서 SAW 소자(12)의 제조 프로세스는 도 9를 이용하여 상술한 공정과 마찬가지이므로, 설명을 생략한다.

도 12에서, (d)에 도시한 공정까지는 도 11에서의 (d)에 도시한 공정과 마찬가지이다. 그 후, 본 제조 방법에서는 도 12의 (e)에 도시한 바와 같이 실리콘 기판(2)의 주면(단, 도 12의 (e) 이후에서는 실리콘 기판(2)의 표리를 반대로 하여 표시함)에 도 9와 같이 제조한 SAW 소자(20)를 접합한 후, 실리콘 기판(2)의 이면에 마스크(36')를 포토리소그래피 기술을 이용하여 형성하고(도 12의 (f) 참조), 이에 대하여 RIE(특히 Deep-RIE)를 행함으로써 비아(6a, 7a)를 형성한다(도 12의 (g) 참조). 또한, 남은 마스크(36')는 에칭 후, 제거된다.

이와 같이 구성함으로써, 본 제조 방법에서는 도 11에 도시한 제조 방법과 마찬가지로, 형성한 금속막(4') 및 전극 패드(5')를 에칭하지 않기 때문에, 접합 시에 금속막(4', 16) 및 전극 패드(5', 14)의 셀프 얼라인먼트가 가능해져, 제조 공정을 용이화할 수 있다.

이상과 같은 제조 방법을 이용함으로써, 본 실시예에서는 상기한 바와 같은 구성 및 효과를 얻을 수 있는 SAW 디바이스(21)를 작성할 수 있다.

〈제2 실시예〉

다음으로, 본 발명의 제2 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 13은 본 실시예에 의한 SAW 디바이스에 있어서의 베이스 기판(32)의 구성을 나타내는 도면이다. 또한, 도 13의 (a)는 베이스 기판(32)의 상면도를 도시하고, (b)는 (a)의 D-D 단면도를 도시하고, (c)는 베이스 기판(32)의 이면도를 도시한다. 또한, 본 실시예에서의 SAW 소자는 제1 실시예에서 예시한 SAW 소자(20)와 마찬가지의 구성으로 할 수 있다.

도 13의 (a) 내지 (c)에 도시한 바와 같이, 본 실시예에 의한 베이스 기판(32)에는 주면 위에 소정의 전기 소자가 형성되어 있다. 이 전기 소자로서는, 예를 들면 SAW 소자(20)의 입력 임피던스를 변환함으로써, 외부 회로와 SAW 소자(20)와의 임피던스를 정합하기 위한 정합 회로 등을 들 수 있다. 또한, 도 13은 인덕터 L1과 컨덴서 C1을 포함하여 이루어지는 정합 회로를 형성한 경우를 나타내고 있다. 이 정합 회로의 일례를 도 14에 도시한다. 도 14에 도시한 바와 같이, 본 실시예에서 예시하는 정합 회로는 인덕터 L1이 SAW 소자(20)의 입력단을 분 기하여 접지하는 배선 상에 설치되고, 컨덴서 C1이 SAW 소자(20)의 2개의 출력단을 연결하는 배선 상에 설치된 구성을 갖고 있다. 이에 의해, 외부 회로와의 임피던스 정합이 도모되고, 필터 특성의 열화를 방지할 수 있다. 단, 본 발명에 따른 전기 소자는 도 14에 도시한 정합 회로에 한정되지 않고, 목적 및 용도·특성에 따라 다양하게 변형할 수 있다.

또한, 이상과 같은 전기 소자는, 베이스 기판(32)에 있어서의 전극 패드(5) 및 금속막(4)을 형성하는 공정의 전 또는 후 또는 동시에, 예를 들면 구리(Cu)나 알루미늄(Al)이나 금(Au) 등을 재료로 하여 스퍼터링분 등에 의해 작성된다.

이상과 같이 전기 소자를 포함해서 SAW 디바이스를 작성함으로써, 외부 회로로서, 이것을 필요로 하지 않고, 결과적으로 범용성이 있는 고성능의 SAW 디바이스를 작성할 수 있게 된다. 또한, 다른 구성, 제조 방법 및 효과는 상술한 제1 실시예와 마찬가지이므로, 여기서는 설명을 생략한다.

〈제3 실시예〉

다음으로, 본 발명의 제3 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 15는 본 실시예에 의한 SAW 디바이스에 있어서의 SAW 소자(40)의 구성을 나타내는 도면이다. 또한, 도 15의 (a)는 SAW 소자(40)의 상면도를 도시하고, (b)는 (a)의 E-E 단면도를 도시한다.

도 15의 (a), (b)에 도시한 바와 같이, 본 실시예에 의한 SAW 소자(40)는 압전 기판(본 설명에서는 LT 기판(41a)으로 함)의 이면에 압전 재료와는 다른 재료로 형성된 기판(이것을 지지 기판으로 하여, 이하의 설명에서는 실리콘 기판(41B)을 예시함)을 접합함으로써 접합 기판(41)이 작성된 구성을 갖고 있다.

본 실시예에서 지지 기판으로서는 압전 기판(LT 기판(41a)이면 LT 기판)보다 영율이 작고, 또한 선팽창 계수가 작은 기판을 이용하는 것이 바람직하다. 이를 만족하여, 실제 사용할 수 있는 기판 재료로는, 예를 들면 사파이어 기판이나 실리콘 기판 등을 들 수 있다. 이와 같이 압전 기판보다 영율이 작고, 또한 선팽창 계수가 작은 기판을 지지 기판으로 하여 압전 기판의 이면에 접합함으로써, 예를 들면 열에 의한 압전 기판의 팽창을 억제할 수 있을 뿐만 아니라, 압전 기판의 강도를 지지 기판으로 얻을 수 있으므로, 지지 기판을 포함해서 SAW 소자 전체를 더욱 박형화할 수 있게 된다. 또한, 특히 가공하기 용이한 실리콘 기판을 이용한 경우에는, 이러한 접합 기판(압전 기판과 지지 기판이 접합된 기판)을 이용한 SAW 소자의 제조를 용이하고 고정밀도로 행할 수 있을 뿐만 아니라, 웨이퍼 레벨에서의 제조가 가능하게 되므로, 제조 효율을 향상시킬 수 있게 된다. 단, 실리콘 기판을 이용한 경우에는, 이것의 저항 성분에 의한 SAW 소자의 필터 특성이 열화하는 것을 방지하기 위한, 비저항이 1000Ω·㎝ 이상의 실리콘 기판을 이용하는 것이 바람직하다.

또한, 압전 기판(LT 기판(41a))과 지지 기판(실리콘 기판(41B))과의 접합에는, 상술한 표면 활성화 처리를 이용한 기판 접합 방법을 이용하는 것이 바람직하다. 이에 의해, 수지 등을 이용한 경우보다 LT 기판(41a)과 실리콘 기판(41B)의 접합 강도를 향상시킬 수 있을 뿐만 아니라, 상온에서의 접합도 가능하게 되므로, 제조 시의 파손이나 특성 열화를 방지할 수 있게 된다. 또한, 접합 강도가 향상되 기 때문에, 접합 면적을 작게 할 수 있어, 결과적으로 SAW 소자(40)를 보다 소형화할 수 있다. 또한, 접합 강도가 향상되는 것은 LT 기판(41a)의 열팽창을 실리콘 기판(41B)이 효율적으로 억제하는 것에 연결되므로, 보다 주파수 온도 특성을 안정화할 수 있다.

다음으로, 이상과 같은 SAW 소자(40)의 제조 방법을 도 16을 이용하여 상세히 설명한다. 본 실시예에 의한 SAW 소자(40)의 작성에서는 도 16의 (a)에 도시한 바와 같이, 예를 들면 두께 250㎛ 정도의 LT 기판(41a)과, 마찬가지로 두께 250㎛ 정도의 실리콘 기판(41B)을 접합한다. 이 접합에는, 상술한 바와 같이 양 기판의 접합면에 표면 활성화 처리를 실시하는 공정을 포함하는 기판 접합 방법을 이용하는 것이 바람직하다. 단, 이에 한정되지 않고, 수지 등의 접착제를 이용할 수도 있다.

다음으로, 본 제조 방법에서는 도 16의 (b)에 도시한 바와 같이 접합한 기판(41A, 41B)을 각각 절삭·연마함으로써, 원하는 두께까지 얇게 한다. 이에 의해, LT 기판 단체와 비교하여 박형화된 접합 기판(41)이 작성된다. 이후의 공정은 도 9의 (b) 이후에, LT 기판(11)을 접합 기판(41)으로 치환함으로써 용이하게 실현할 수 있으므로, 여기서는 설명을 생략한다. 또한, 실리콘 기판(41B)의 절삭·연마는 상술된 바와 같이 LT 기판(41a) 상에 IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16) 등을 형성하기 전이어도 되지만, 이에 한정되지 않고, IDT(13), 전극 패드(14), 배선 패턴(15) 및 금속막(16) 등의 형성 후이어도 되고, 베이스 기판과의 접합 후이어도 된다.

이상과 같이 압전 기판에 지지 기판을 접합함으로써, 상술한 효과를 얻을뿐 만아니라, 제조 공정에서 압전 기판이 파손하는 것도 방지할 수 있어, SAW 소자의 수율을 향상시킬 수 있다. 또한, 다른 구성, 제조 방법 및 효과는 상술한 각 실시예와 마찬가지이므로, 여기서는 설명을 생략한다.

〈제4 실시예〉

다음으로, 본 발명의 제4 실시예에 대하여 도면을 이용하여 상세히 설명한다. 상술한 각 실시예에서의 SAW 소자(20) 및 베이스 기판(22, 32)은, 예를 들면 도 17에 도시한 바와 같이 시트당 다수의 패널을 형성할 수 있는 구조의 기판(50A, 52A)으로서 한 번에 복수 작성할 수도 있다. 또한, 도 17에서는 일례로서 제1 실시예에서 설명한 SAW 소자(20) 또는 베이스 기판(22)이 2차원 배열된 시트당 다수의 패널을 형성할 수 있는 구조의 기판(50A, 52A)을 나타내고 있다.

이상과 같이 시트당 다수의 패널을 형성할 수 있는 구조의 기판(50A, 52A)을 상술한 어느 하나의 제조 방법과 마찬가지의 방법에 의해 접합하여, 한 번에 복수의 SAW 디바이스를 작성하도록 구성함으로써, 본 실시예에서는 SAW 디바이스의 제조 시의 비용을 낮출 수 있어, 결과적으로 SAW 디바이스를 염가로 제공할 수 있게 된다.

또한, 시트당 다수의 패널을 형성할 수 있는 구조의 기판(50A, 52A)을 이용하여 작성할 때, 도 11의 (f) 또는 도 12의 (g)에 도시한 공정에서, 비아(6a, 7a)와 동시에 다이싱할 때의 홈도 형성함으로써, 다이싱 시, 즉 SAW 디바이스를 개편화(個片化)할 때의 작업을 정확하고 신속하게 행할 수 있게 된다. 또한, 다른 구 성 및 제조 방법 및 효과는 상술한 각 실시예와 마찬가지이므로, 여기서는 설명을 생략한다.

〈제5 실시예〉

또한, 상술한 제4 실시예에 한정되지 않고, 예를 들면 제3 실시예와 같이 압전 기판에 지지 기판이 접합된 SAW 소자를 작성할 때에도, 도 18에 도시한 바와 같은 시트당 다수의 패널을 형성할 수 있는 구조의 기판(60A)으로 할 수 있다. 또한, 도 18에서는 일례로서 제3 실시예에서 설명한 SAW 소자(40)가 2차원 배열된 시트당 다수의 패널을 형성할 수 있는 구조의 기판(60A)을 나타내고 있다. 또한, 베이스 기판에 대해서는 제4 실시예와 마찬가지이므로, 여기서는 설명을 생략한다.

이상과 같이 시트당 다수의 패널을 형성할 수 있는 구조의 기판(60A)을 상술한 어느 하나의 제조 방법과 마찬가지의 방법에 의해 접합하여, 한 번에 복수의 SAW 소자를 작성하도록 구성함으로써, 본 실시예에서는 SAW 소자의 제조 시의 비용을 낮출 수 있어, 결과적으로 SAW 디바이스를 염가로 제공할 수 있게 된다. 또한, 다른 구성 및 제조 방법 및 효과는 상술한 각 실시예와 마찬가지이므로, 여기서는 설명을 생략한다.

〈제6 실시예〉

다음으로, 본 발명의 제6 실시예에 대하여 도면을 이용하여 상세히 설명한다. 본 실시예는 상술한 바와 같은 베이스 기판(22, 42)을 저온 소성 세라믹스(LTCC)나 프린트 기판 등에 직접 형성한 경우의 예이다. 도 19에, 본 실시예에서의 베이스 기판(이하의 설명에서는, 제1 실시예에서 설명한 베이스 기판(22)을 예로 듦)이 형성된 LTCC(72A)의 구성을 나타내는 상면도이다.

도 19에 도시한 바와 같이, LTCC(72A) 상에는 송신용 회로 칩(81), 수신용 회로 칩(82) 및 RF 회로(83)가 탑재되어 있으며, 송신용 회로 칩(81) 및 수신용 회로 칩(82)과, RF 회로(83)를 연결하는 각각의 전송 선로 상에, 송신용 필터 및 수신용 필터를 설치하기 위한 베이스 기판(72a, 72b)이 형성되어 있다. 이와 같이 구성된 LTCC(72A)에, 예를 들면 제1 실시예에서 설명한 SAW 소자(20)를 접합함으로써, 본 실시예에서는 SAW 디바이스가 차지하는 체적을 보다 축소할 수 있게 된다. 또한, 다른 구성, 제조 방법 및 효과는 상술한 각 실시예와 마찬가지이므로, 여기서는 설명을 생략한다.

〈제7 실시예〉

또한, 상술한 각 실시예에서는 SAW 소자에 1개의 필터가 형성된 경우를 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고, 예를 들면 도 20의 (a)에 도시한 바와 같은 송신용 필터(90a)와 수신용 필터(90b)를 갖는 듀플렉서(90)로서 형성한 SAW 소자에 대해서도 마찬가지로 적용할 수 있다.

또한, 이 때, 도 20의 (b)에 도시한 듀플렉서(90)를 이용한 SAW 디바이스(91)의 회로 구성과 같이, 송신용 필터(90a) 및 수신용 필터(90b)에 대하여 공통 단자인 입력 단자와, 송신용 필터(90a) 또는 수신용 필터(90b) 또는 그 양방과의 사이에, 제3 실시예에서 설명한 구성에 의한 정합 회로 등을 조립하도록 구성하면 된다. 또한, 정합 회로는 인덕터 L2와 이것을 끼우도록 병렬로 설치된 컨덴서 C2, C3을 포함하여 이루어지는 저역 통과 필터로서 구성되어 있다. 여기서, 송신용 필터(90a)의 공진 주파수가 수신용 필터(90b)의 공진 주파수보다 낮고, 또한 송수신의 주파수 관계가 이와 반대인 경우에는, 높은 주파수측에 상기한 저역 통과 필터를 접속하면 된다. 또한, 정합 회로는 저역 통과 필터에 한정되는 것이 아니다.

〈그 밖의 실시예〉

이상, 설명한 실시예는 본 발명의 바람직한 일 실시예에 불과하며, 본 발명은 그 취지를 일탈하지 않는 한 다양하게 변형하여 실시할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 소형이며 염가로 제조가 용이한 탄성 표면파 디바이스 및 그 제조 방법을 실현할 수 있다.

Claims

빗형 전극과 해당 빗형 전극에 전기적으로 접속된 제1 전극 패드가 제1 주면 상에 형성된 압전 기판과, 상기 제1 전극 패드와 접속되는 제2 전극 패드가 제2 주면 상에 형성된 베이스 기판을 갖는 탄성 표면파 디바이스로서,

상기 빗형 전극을 둘러싸도록 상기 제1 주면 상에 형성된 제1 막과,

상기 제1 및 제2 전극 패드를 접합했을 때에 상기 제1 막과 대응하는 상기 제2 주면 상의 영역에 형성된 제2 막을 포함하고,

상기 제1 및 제2 막의 표면에 활성화 처리가 실시되어 있으며,

상기 제1 및 제2 막의 상기 활성화 처리가 실시된 면을 접합함으로써 상기 빗형 전극이 밀봉되어 있고,

상기 베이스 기판을 관통하는 비어 배선이 형성되고,

상기 비어 배선을 통해 상기 제2 전극 패드가 상기 베이스 기판의 상기 제2 주면과 반대측의 제3 주면에 전기적으로 인출되어 있고,

상기 비어 배선 중 상기 제1 및 제2 막의 바로 밑에 형성된 상기 비어 배선을 통해, 상기 제1 및 제2 막이 상기 베이스 기판의 상기 제3 주면에 전기적으로 인출되어 있고,

상기 제1 주면에 대응한 영역내의 상기 제2 주면상에 형성된 전자 소자를 가지고,

상기 압전 기판 및 상기 베이스 기판은 동일한 폭과 길이를 가지고, 상기 탄성 표면파 디바이스의 연속하는 측면을 형성하는 것을 특징으로 하는 탄성 표면파 디바이스.
제1항에 있어서,

상기 제1 및/또는 제2 막은 금속을 주성분으로 하여 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
제1항에 있어서,

상기 제1 및 제2 막의 접합면이 금을 포함하여 이루어지는 것을 특징으로 하는 탄성 표면파 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 베이스 기판이 반도체 기판 또는 절연체 기판으로 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 베이스 기판이 실리콘 기판으로 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 주면 상에 형성된 전자 소자는 인덕터를 포함하는 것을 특징으로 하는 탄성 표면파 디바이스.
제6항에 있어서,

상기 전자 소자는 상기 빗형 전극 및 상기 제1 전극 패드를 포함하여 구성된 탄성 표면파 소자에의 입력 임피던스를 변환하는 임피던스 변환 회로인 것을 특징으로 하는 탄성 표면파 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 빗형 전극 및 상기 제1 전극 패드를 복수 가짐으로써, 송신용 필터와 수신용 필터가 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
제8항에 있어서,

상기 송신용 필터와 상기 수신용 필터에 공통인 입력 단자를 상기 제2 주면 상에 갖고,

상기 입력 단자와 상기 송신용 필터 및/또는 상기 수신용 필터와의 사이에 입력 임피던스를 변환하는 임피던스 변환 회로를 상기 제1 및/또는 제2 주면 상에 갖는 것을 특징으로 하는 탄성 표면파 디바이스.
삭제
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 압전 기판의 상기 제1 주면과 반대측의 제4 주면에 접합된 실리콘 기판 또는 사파이어 기판을 갖고,

상기 압전 기판과 상기 실리콘 기판 또는 상기 사파이어 기판과의 접합면에 활성화 처리가 실시되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
빗형 전극과 해당 빗형 전극에 전기적으로 접속된 제1 전극 패드가 제1 주면 상에 형성된 압전 기판과, 상기 제1 전극 패드와 접속되는 제2 전극 패드가 제2 주면 상에 형성된 베이스 기판을 갖는 탄성 표면파 디바이스의 제조 방법에 있어서,

상기 제1 주면 상에 상기 빗형 전극을 둘러싸는 제1 막을 형성하는 제1 공정과,

상기 제1 및 제2 전극 패드를 접합했을 때에 상기 제1 막과 대응하는 상기 제2 주면 상의 영역에 제2 막을 형성하는 제2 공정과,

상기 제1 및 제2 막의 표면에 활성화 처리를 실시하는 제3 공정과,

상기 제1 및 제2 막의 상기 활성화 처리가 실시된 면을 접합하는 제4 공정을 포함하고,

상기 베이스 기판에 형성된 비어 배선을 통해 상기 제2 전극 패드가 상기 베이스 기판의 상기 제2 주면과 반대측의 제3 주면에 전기적으로 인출되어 있고,

상기 비어 배선 중 상기 제1 및 제2 막의 바로 밑에 형성된 상기 비어 배선을 통해, 상기 제1 및 제2 막이 상기 베이스 기판의 상기 제3 주면에 전기적으로 인출되어 있고,

상기 제1 주면에 대응한 영역내의 상기 제2 주면상에 형성된 전자 소자를 가지고,

상기 압전 기판 및 상기 베이스 기판은 동일한 폭과 길이를 가지고, 상기 탄성 표면파 디바이스의 연속하는 측면을 형성하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
제12항에 있어서,

상기 제1 및/또는 제2 공정은 상기 제1 및/또는 제2 막을 금속을 주성분으로 하여 형성하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
제12항 또는 제13항에 있어서,

상기 제2 주면 상에 소정의 전자 소자를 형성하는 제5 공정을 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
제12항 또는 제13항에 있어서,

상기 제2 전극 패드를, 상기 베이스 기판의 상기 제2 주면과 반대측의 제3 주면에 전기적으로 인출하기 위한 비아 배선을 형성하는 제6 공정을 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
제12항 또는 제13항에 있어서,

상기 압전 기판의 상기 제1 주면과 반대측의 제4 주면에 실리콘 기판 또는 사파이어 기판을 접합하는 제7 공정을 포함하고,

상기 제7 공정은 상기 압전 기판과 상기 실리콘 기판 또는 상기 사파이어 기판과의 접합면에 활성화 처리를 실시한 후, 해당 압전 기판과 해당 실리콘 기판 또는 해당 사파이어 기판을 접합하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.