KR100772103B1 - 적층형 패키지 및 그 제조 방법 - Google Patents

적층형 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100772103B1
KR100772103B1 KR1020050105452A KR20050105452A KR100772103B1 KR 100772103 B1 KR100772103 B1 KR 100772103B1 KR 1020050105452 A KR1020050105452 A KR 1020050105452A KR 20050105452 A KR20050105452 A KR 20050105452A KR 100772103 B1 KR100772103 B1 KR 100772103B1
Authority
KR
South Korea
Prior art keywords
package
chip
substrate
bonding pads
wire
Prior art date
Application number
KR1020050105452A
Other languages
English (en)
Other versions
KR20070087765A (ko
Inventor
서민석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050105452A priority Critical patent/KR100772103B1/ko
Publication of KR20070087765A publication Critical patent/KR20070087765A/ko
Application granted granted Critical
Publication of KR100772103B1 publication Critical patent/KR100772103B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

개시된 적층형 패키지는, 일면 양측단부에 본딩 패드가 마련된 기판과, 기판 일면에 실장되며, 와이어에 의하여 본딩 패드와 전기적으로 연결된 칩과, 기판 타면 양측단부에 마련된 메탈 포스트와, 메탈 포스트 단부에 도포된 솔더 캡 및 칩과 와이어를 밀봉하는 EMC를 포함한 하부 패키지; 및 하부 패키지와 동일한 구조로, 하부 패키지의 본딩 패드에 솔더 캡이 솔더링 적층된 상부 패키지를 포함함으로써, 다수의 칩 중 불량이 발생한 칩이 있을 경우, 그 칩만을 제거하고, 다시 새로운 칩으로 재작업을 용이하게 할 수 있고, 또한 미세한 피치의 컬럼 형태의 메탈 포스트를 통해 적층된 패키지 간 수직 연결을 하기 때문에 패키지의 크기를 더 줄일 수 있어 실장 효율을 향상시키는 효과를 제공한다.

Description

적층형 패키지 및 그 제조 방법{Stack type package and manufacture method thereof}
도 1a 및 도 1b는 종래의 적층형 패키지를 나타낸 단면도,
도 2는 본 발명이 일 실시에에 따른 적층형 패키지를 나타낸 단면도,
도 3a 내지 도 3f는 도 2의 적층형 패키지 제조방법을 순차적으로 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
110... 기판 111... 본딩 패드
113... 메탈 포스트 114... 솔더 캡
120... 칩 130... 와이어
본 발명은 적층형 패키지 및 그 제조방법에 관한 것으로서, 특히 다수의 패키지를 적층하여 높은 공정 수율과 실장 밀도 및 고속 동작이 가능한 적층형 패키지 및 그 제조방법에 관한 것이다.
최근 모바일 제품 및 고성능 전자 기기에서는 실장 효율이 높고, 고성능의 디바이스가 요구된다.
그러나, 칩의 성능 및 밀도 개선은 팹 공정 및 소자 설계의 난이도 때문에 시장의 요구에 효과적으로 대응하기 어렵다.
이를 해결하기 위해 대두되는 것 중 하나가 SIP(system in package)로써, 하나의 패키지 내에 다수의 칩을 적층하는 칩 적층 패키지와 단품의 패키지를 다수개 적층함으로써 높은 실장 밀도를 구현하는 패키지 적층이 있다.
그런데, 도 1a와 같은 칩 적층 패키지(10)의 경우에는 내부에 적층된 다수의 칩(11) 중 어느 하나라도 불량이 발생하면 패키지 전체를 사용하지 못하게 되어, 전체적인 공정 수율이 낮아지게 되며, 따라서 제작 단가가 높아지는 문제점이 있다.
그리고 도 1b와 같은 패키지 적층(20)의 경우에는 핀(21)에 의한 기판(22)과 별도의 수직 연결이 필요하여 공정이 복잡해지는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 공정 수율을 향상시키고, 공정을 단순화시킬 수 있도록 적층형 패키지 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 적층형 패키지는, 일면 양측단부에 본딩 패드가 마련된 기판과, 상기 기판 일면에 실장되며, 와이어에 의하여 상기 본딩 패드와 전기적으로 연결된 칩과, 상기 기판 타면 양측단부에 마련된 메탈 포스 트와, 상기 메탈 포스트 단부에 도포된 솔더 캡 및 상기 칩과 상기 와이어를 밀봉하는 EMC를 포함한 하부 패키지; 및 상기 하부 패키지와 동일한 구조로, 상기 하부 패키지의 본딩 패드에 솔더 캡이 솔더링 적층된 상부 패키지를 포함한 것이 바람직하다.
그리고 본 발명의 적층형 패키지 제조 방법은, 일면 양측단부에 본딩 패드가 마련되고, 타면에 배선이 배치된 기판을 마련하는 단계; 상기 기판 양측단부의 배선 상에 다수의 메탈 포스트를 마련하는 단계; 상기 메탈 포스트의 단부에 솔더 캡을 마련하는 단계; 상기 배선을 덮도록 상기 배선 상에 솔더 레지스트를 도포하는 단계; 상기 기판 일면에 칩을 실장하고, 와이어에 의하여 상기 본딩 패드와 상기 칩을 전기적으로 연결하고, 상기 칩과 상기 와이어를 밀봉하여 단품 패키지를 마련하는 단계; 상기의 단계를 반복하여 다수의 단품 패키지를 마련한 후, 상기 단품 패키지의 본딩 패드 상에 상기 다른 단품 패키지의 솔더 캡이 접촉되도록 적층하는 단계; 및 상기 솔더 캡과 상기 본딩 패드 사이에 솔더링 되도록 리플로우하는 단계를 포함한 것이 바람직하다.
여기서, 상기 메탈 포스트는 도금 및 스터드 방식 중 어느 한 방식에 의하여 마련된것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도이다.
도면을 참조하면, 적층형 패키지(100)는 동일한 형태의 패키지 다수가 적층 된 패키지로써, 본 발명에서는 하부 패키지(100a) 상에 상부 패키지(100b)가 적층된 형태에 대하여 설명하기로 한다.
하부 패키지(100a)는 기판(110)과, 이 기판(110) 일면에 실장되는 칩(120)과, 기판(110)과 칩(120)을 전기적으로 연결하는 와이어(130) 및 칩(120)과 와이어(130)를 밀봉하는 EMC(140)를 포함한다.
기판(110) 일면 양측단부에는 다수의 본딩 패드(111)가 마련되며, 이 본딩 패드(111) 중 어느 하나에 와이어(130)가 연결되어 칩(120)과 기판(110) 간을 전기적으로 연결되도록 한다.
그리고 기판(110) 타면 양측단부에는 다수의 메탈 포스트(113)가 마련되며, 이 메탈 포스트(113)의 단부에는 솔더 캡(113)이 마련된다.
이 하부 패키지(100a) 상에, 이 하부 패키지(100a)와 동일한 구조의 상부 패키지(100b)가 적층되어 본 발명의 적층형 패키지(100)를 만드는데, 그 적층 구조를 설명하면 다음과 같다.
즉, 상부 패키지(100b)의 메탈 포스트(113')가 하부 패키지(100a)의 본딩 패드(111) 상에 올려져, 상부 패키지(100b)의 메탈 포스트(113') 단부에 마련된 솔더 캡(114')과 하부 패키지(100a)의 본딩 패드(111)가 솔더링되어 수직 신호 전달 경로를 형성하게 된다.
이와 같은 적층형 패키지는 도 3a 내지 도 3f와 같이 순차적으로 제조된다.
도면을 참조하면, 적층형 패키지 제조 방법은, 먼저 일면 양측단부에 다수의 본딩 패드(111)가 마련되고, 타면에 배선(112)이 배치된 기판(110)을 마련한다.
그리고 기판(110) 양측단부의 배선(112) 상에 금 등의 전기전도성 물질로 된 다수의 메탈 포스트(113)를 마련한다. 여기서, 메탈 포스트(113)는 도금 방식이나 스터드 방식에 의하여 마련할 수 있다.
다음으로, 메탈 포스트(113) 단부에 솔더 캡(114)을 마련하고, 배선(112)을 덮도록 배선(112) 상에 솔더 레지스트(115)를 도포한다.
그리고 기판(110) 일면에 칩(120)을 실장하고, 와이어(130)에 의하여 다수의 본딩 패드(111) 중 어느 하나와 전기적으로 연결하고, 칩(120)과 와이어(130) 등을 외부로부터 보호하기 위하여 EMC(140)로 밀봉함으로써 단품 패키지(100a)를 마련한다.
이와 같은 과정을 반복하여 다수의 단품 패키지를 마련한 후, 적층형 패키지(100)를 제조하기 위하여, 단품 패키지(100a)의 본딩 패드(111) 상에, 또 다른 단품 패키지(100b)의 메탈 포스트(113')를 올려 본딩 패드(111)와 메탈 포스트(113') 단부에 마련된 솔더 캡(114')이 접촉하도록 한 후, 리플로우에 의하여 본딩 패드(111)와 솔더 캡(114')을 솔더링함으로써, 적층형 패키지(100)를 완성한다.
이와 같은 구조 및 방법에 의하면, 다수의 칩 중 불량이 발생한 칩이 있을 경우, 그 칩만을 제거하고, 다시 새로운 칩으로 재작업을 용이하게 할 수 있고, 또한 미세한 피치의 컬럼 형태의 메탈 포스트를 통해 적층된 패키지 간 수직 연결을 하기 때문에 패키지의 크기를 더 줄일 수 있어 실장 효율이 더욱 향상된다.
미설명 부호 121은 칩 패드이다.
상술한 바와 같이 본 발명의 적층형 패키지 및 그 제조방법에 의하면, 다수의 칩 중 불량이 발생한 칩이 있을 경우, 그 칩만을 제거하고, 다시 새로운 칩으로 재작업을 용이하게 할 수 있고, 또한 미세한 피치의 컬럼 형태의 메탈 포스트를 통해 적층된 패키지 간 수직 연결을 하기 때문에 패키지의 크기를 더 줄일 수 있어 실장 효율을 향상시키는 효과를 제공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (3)

  1. 일면 양측단부에 본딩 패드가 마련된 기판과, 상기 기판 일면에 실장되며, 와이어에 의하여 상기 본딩 패드와 전기적으로 연결된 칩과, 상기 기판 타면 양측단부에 마련된 메탈 포스트와, 상기 메탈 포스트 단부에 도포된 솔더 캡 및 상기 칩과 상기 와이어를 밀봉하는 EMC를 포함한 하부 패키지; 및
    상기 하부 패키지와 동일한 구조로, 상기 하부 패키지의 본딩 패드에 솔더 캡이 솔더링 적층된 상부 패키지를 포함한 것을 특징으로 하는 적층형 패키지.
  2. 일면 양측단부에 본딩 패드가 마련되고, 타면에 배선이 배치된 기판을 마련하는 단계;
    상기 기판 양측단부의 배선 상에 다수의 메탈 포스트를 마련하는 단계;
    상기 메탈 포스트의 단부에 솔더 캡을 마련하는 단계;
    상기 배선을 덮도록 상기 배선 상에 솔더 레지스트를 도포하는 단계;
    상기 기판 일면에 칩을 실장하고, 와이어에 의하여 상기 본딩 패드와 상기 칩을 전기적으로 연결하고, 상기 칩과 상기 와이어를 밀봉하여 단품 패키지를 마련하는 단계;
    상기의 단계를 반복하여 다수의 단품 패키지를 마련한 후, 상기 단품 패키지의 본딩 패드 상에 상기 다른 단품 패키지의 솔더 캡이 접촉되도록 적층하는 단계; 및
    상기 솔더 캡과 상기 본딩 패드 사이에 솔더링 되도록 리플로우하는 단계를 포함한 것을 특징으로 하는 적층형 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 메탈 포스트는 도금 및 스터드 방식 중 어느 한 방식에 의하여 마련된것을 특징으로 하는 적층형 패키지 제조 방법.
KR1020050105452A 2005-11-04 2005-11-04 적층형 패키지 및 그 제조 방법 KR100772103B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050105452A KR100772103B1 (ko) 2005-11-04 2005-11-04 적층형 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050105452A KR100772103B1 (ko) 2005-11-04 2005-11-04 적층형 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070087765A KR20070087765A (ko) 2007-08-29
KR100772103B1 true KR100772103B1 (ko) 2007-11-01

Family

ID=38613565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050105452A KR100772103B1 (ko) 2005-11-04 2005-11-04 적층형 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100772103B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785245B2 (en) 2010-07-15 2014-07-22 Samsung Electronics Co., Ltd. Method of manufacturing stack type semiconductor package
CN107180801A (zh) * 2016-03-11 2017-09-19 联芯科技有限公司 堆叠装配封装结构及芯片、芯片级封装芯片、电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704350B2 (en) 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054997A (ko) * 1996-12-27 1998-09-25 김광호 적층형 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054997A (ko) * 1996-12-27 1998-09-25 김광호 적층형 반도체 패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785245B2 (en) 2010-07-15 2014-07-22 Samsung Electronics Co., Ltd. Method of manufacturing stack type semiconductor package
CN107180801A (zh) * 2016-03-11 2017-09-19 联芯科技有限公司 堆叠装配封装结构及芯片、芯片级封装芯片、电子设备

Also Published As

Publication number Publication date
KR20070087765A (ko) 2007-08-29

Similar Documents

Publication Publication Date Title
US9337095B2 (en) Method of manufacturing leadless integrated circuit packages having electrically routed contacts
US9418940B2 (en) Structures and methods for stack type semiconductor packaging
US7242081B1 (en) Stacked package structure
CN102456677B (zh) 球栅阵列封装结构及其制造方法
US7790504B2 (en) Integrated circuit package system
US20110156251A1 (en) Semiconductor Package
JP2007123595A (ja) 半導体装置及びその実装構造
KR20060121823A (ko) 가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법
CN101060087A (zh) 电极及其制造方法,以及具有该电极的半导体器件
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US20090039509A1 (en) Semiconductor device and method of manufacturing the same
KR20070048952A (ko) 내부 접속 단자를 갖는 멀티 칩 패키지
KR100772103B1 (ko) 적층형 패키지 및 그 제조 방법
JP2009099905A (ja) 半導体装置
KR100913171B1 (ko) 스택 패키지의 제조방법
JP2006202997A (ja) 半導体装置およびその製造方法
TW201725656A (zh) 晶片封裝結構及其製作方法
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
KR100876864B1 (ko) 양방향 입출력 단자를 갖는 반도체 패키지 및 그 제조 방법
US20140284803A1 (en) Semiconductor package and fabrication method thereof
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
US20240096780A1 (en) Multi-level staggered terminal structure and semiconductor package and assembly using the same
TWI710093B (zh) 天線置頂之半導體封裝結構
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법
CN101150105A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee