KR100913171B1 - 스택 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 상부 반도체 패키지가 스택되는 부분에 리드 프레임 인터포저(Lead Frame interposer)를 형성하여 하부 반도체 패키지 전체를 몰드(mold)시킴으로써, 하부 반도체 패키지(PK1)의 기판과 이의 상면에 부착된 칩 간의 휨(warpage) 현상을 제거하기 위한 스택 패키지 구조 및 그 제조방법을 제공하기 위한 것으로서, 상부 반도체 패키지와 하부 반도체 패키지가 상부 및 하부로 배치되어 구성되는 스택 패키지에 있어서, 상기 하부 반도체 패키지는 인쇄회로기판(Printed Circuit Board : PCB)상에 반도체 소자를 포함하여 형성된 반도체 소자 프레임과, 상기 상부 반도체 패키지가 스택되는 상기 반도체 소자 프레임의 측면에 접촉되도록 형성되어, 하부 반도체 패키지 전체를 몰드(mold)시키는 리드 프레임을 포함하여 구성되는데 있다.
스택 패키지, FBGA, 반도체 칩, 반도체 패키지, 몰드

Description

스택 패키지의 제조방법{the fabrication method of stack Package}
본 발명은 반도체 패키지(package)에 관한 것으로, 특히 상부(top) 패키지가 스택(stack)되는 부분을 별개의 LF(Lead Frame) 삽입기로 대체함으로써, 하부(bottom) 패키지 전체가 몰드(mold)로 형성되는 스택 패키지 구조 및 그 제조방법에 관한 것이다.
최근, 개인용 컴퓨터를 포함한 전자제품군이 소형화의 추세로 나아감에 따라 반도체 패키징 분야에서는 소형화, 고용량화 및 다기능화된 반도체 패키지에 대한 요구가 증가하고 있다. 이러한 요구에 부흥하여 반도체 패키지는 쓰루 홀(Through Hole) 타입에서 표면실장(Surface Mount) 타입으로 변화되고 있다.
상기 표면실장 타입은 대표적으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 등이 있으며, 이들은 패키지의 크기를 줄이면서 실장밀도를 높이기 위해 '스택 기술'과 접목되어 멀티 칩 패키지(Multi-Chip Package)의 형태로 발전하고 있다.
여기서, 멀티 칩 패키지는 적어도 둘 이상의 반도체 패키지를 적층한 구조를 갖는 스택 패키지와 단일 패키지 내에 적어도 둘 이상의 반도체 칩을 적층한 스택 칩으로 나누어진다.
도 1 은 종래의 스택 패키지를 도시한 단면도이다.
도 1과 같이, 종래의 스택 패키지는 적어도 두 개 이상의 반도체 패키지(PK1)(PK2)가 하부(bottom) 및 상부(top)로 배치되어 구성된다.
이때, 상부 반도체 패키지(PK2)를 하부 반도체 패키지(PK1)와 이격되어 적층되도록 형성하기 위해 하부 반도체 패키지(PK1)에 전도성 페이스트(conductive paste)(10)를 형성하고, 상기 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 전도성 페이스트(10) 사이에 솔더 볼(solder ball)(20)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 구성한다.
그러나 이와 같이 구성되는 종래의 스택 패키지는 하부 반도체 패키지(PK1)의 기판과 이의 상면에 부착된 칩(혹은 몰드(mold)된 칩) 간의 휨(warpage) 정도가 틀리므로 도 1에서 도시된 것과 같이 휨의 정도가 더 큰 아래쪽으로 휘게 된다. 이러한 현상 때문에 상부 반도체 패키지(PK2)를 하부 반도체 패키지(PK1)에 전기적으로 연결하기 위해 가장 바깥쪽에 위치한 솔더 볼(20)들의 단락이 일어나게 된다.
이처럼 휨 현상을 방지하기 위해서 가장 바깥쪽에 형성된 솔더 볼(20)을 더 큰 사이즈로 형성하거나 솔더 볼(20) 아래 위치하는 전도성 페이스트(10)의 높이를 더 높게 형성하여 휨에 따른 단락을 해결할 수도 있다. 하지만, 이러한 방법은 각 패키지마다 휨의 정도가 항상 동일하지 않기 때문에 여전히 휨에 대한 단락의 위험 성이 존재하고, 보다 큰 사이즈의 솔더 볼을 사용할 경우는 이웃되어 형성된 다른 솔더 볼과 맞닿게 되어 단락(short)이 일어날 수 있는 위험성 또한 존재한다. 그리고 무엇보다 솔더 볼의 크기가 커지면서 부착할 수 있는 총 솔더 볼의 수가 줄어들게 되어 스택되는 상부 반도체 패키지(PK2)의 I/O(Input/Output) 수가 제한되게 된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 상부 반도체 패키지가 스택되는 부분에 리드 프레임 인터포저(Lead Frame interposer)를 형성하여 하부 반도체 패키지 전체를 몰드(mold)시킴으로써, 하부 반도체 패키지(PK1)의 기판과 이의 상면에 부착된 칩 간의 휨(warpage) 현상을 제거하기 위한 스택 패키지 구조 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 솔더 볼 대신 전도성 기둥이 형성된 리드 프레임 인터포저를 통해 상부 반도체 패키지와의 연결시킴으로써, 기존 솔더 볼을 사용함에 따라 발생되는 솔더 볼 사이의 단락(short)과, 큰 사이즈의 솔더 볼을 사용함에 따라 발생되는 I/O(Input/Output) 수의 제한 등을 해결할 수 있는 스택 패키지 구조 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 스택 패키지 구조의 특징은 상부 반도체 패키지와 하부 반도체 패키지가 상부 및 하부로 배치되어 구성되는 스택 패키지에 있어서, 상기 하부 반도체 패키지는 인쇄회로기판(Printed Circuit Board : PCB)상에 반도체 소자를 포함하여 형성된 반도체 소자 프레임과, 상기 상부 반도체 패키지가 스택되는 상기 반도체 소자 프레임의 측면에 접촉되도록 형성되어, 하부 반도체 패키지 전체를 몰드(mold)시키는 리드 프레임을 포함하여 구성되는데 있다.
바람직하게 상기 리드 프레임은 상부 반도체 패키지가 스택되는 위치에 상기 반도체 소자 프레임의 PCB의 측면과 평행하게 형성되는 리드 프레임 인터포저(Lead Frame interposer)와, 상기 리드 프레임 인터포저와 반도체 소자 프레임을 전기적으로 연결하는 제 2 금속와이어와, 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 봉지하는 몰드 컴파운드를 포함하여 구성되는 것을 특징으로 한다.
바람직하게 상기 리드 프레임 인터포저는 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 상기 몰드 컴파운드 상부면으로 노출되는 적어도 하나 이상의 전도성 기둥이 형성된 구조를 갖는 것을 특징으로 한다.
바람직하게 상기 리드 프레임은 상기 리드 프레임 인터포저와 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 상기 몰드 컴파운드 상부면이 노출되도록 구성되는 적어도 하나 이상의 제 3 솔더 볼을 더 포함하는 것을 특징으로 한다.
바람직하게 상기 반도체 소자 프레임은 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 중 적어도 하나의 표면실장 타입으로 구성되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 스택 패키지 제조방법의 특징은 (A) 인쇄회로기판 상에 반도체 칩을 배치하고, 상기 반도체 칩과 PCB이 제 1 금속와이어를 통해 전기적으로 연결한 후, 상기 반도체 칩을 포함한 PCB 상면이 봉지제로 밀봉하여 몰드(mold)시켜, 반도체 소자 프레임을 완성하는 단계와, (B) 커버 테이프의 상단 측면으로 리드 프레임 인터포저(Lead Frame interposer)를 부착하고, 상기 완성된 반도체 소자 프레임을 상기 커버 테이프의 중앙에 부착하는 단계와, (C) 상기 리드 프레임 인터포저와 반도체 소자 프레임을 제 2 금속와이어를 이용하여 전기적으로 연결한 후, 상기 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 단계와, (D) 저면에 부착된 커버 테이프를 분리한 후, 상기 PCB 저면에 구리배선과 연결된 볼 랜드에 다수의 제 1 솔더 볼이 부착하여 하부 반도체 패키지를 완성하는 단계와, (E) 상부 반도체 패키지의 저면과 하부 반도체 패키지의 상부면에 제 2 솔더 볼(solder ball)을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는데 있다.
바람직하게 상기 리드 프레임 인터포저에 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 하나 이상의 전도성 기둥이 포함되는 것을 특징으로 한다.
바람직하게 상기 (C) 단계는 상기 반도체 소자 프레임의 상부면과 함께 상기 리드 프레임 인터포저의 전도성 기둥이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 한다.
바람직하게 상기 (E) 단계는 상부 반도체 패키지의 저면과 상기 몰드 컴파운 드 상부면에 노출된 리드 프레임 인터포저 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게 상기 리드 프레임 인터포저와 스택되는 상부 반도체 패키지를 전기적으로 연결하기 위해 그 사이에 제 3 솔더 볼을 형성하는 것을 특징으로 한다.
바람직하게 상기 (C) 단계는 상기 반도체 소자 프레임의 상부면과 함께 상기 제 3 솔더 볼이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 한다.
바람직하게 상기 (E) 단계는 상부 반도체 패키지의 저면과 상기 몰드 컴파운드 상부면에 노출된 제 3 솔더 볼 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되는 것을 특징으로 한다.
바람직하게 상기 하부 반도체 패키지 상단에 인쇄회로기판(PCB) 인터포저를 삽입하는 단계와, 상기 인쇄회로기판 인터포저 상단에 전기적 구성요소(electrical component)들을 추가로 실장시하는 단계를 더 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같은 본 발명에 따른 스택 패키지 구조 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 기판과 칩의 몰드(mold)를 통해 기판과 이의 상면에 부착된 칩 간의 휨의 정도를 줄여 종래 칩 적층으로 인한 상부 반도체 패키지와 하부 반도체 패키지의 단락(short)의 문제를 해결할 수 있다.
둘째, 기판과 이의 상면에 부착된 칩 간의 휨의 정도를 줄여 상부 반도체 패키지와 하부 반도체 패키지의 단락을 막기 위해 사용되는 솔더 볼의 사이즈를 줄일 수 있어 스택되는 상부 반도체 패키지(PK2)의 I/O(Input/Output) 수를 증가시킬 수 있다.
셋째, 상부 반도체 패키지와 하부 반도체 패키지의 안정적인 전기적 연결을 통해 반도체 패키지의 사이즈를 경박 단소화시킬 수 있으며, 또한 스택 패키지의 전기적 연결은 물론 적층을 통한 메모리 용량의 확장에서도 신뢰성을 높일 수 있다.
넷째, 기판과 칩을 몰드(mold)시킨 하부 반도체 패키지의 상단에 인쇄회로기판(Printed Circuit Board : PCB) 인터포저를 삽입하여 하부 반도체 패키지 상단에 보다 다양한 전기적 구성요소(electrical component)들을 실장시킬 수 있어, 현재 반도체 시장의 다양한 스택 패키지 요구에 쉽게 부응할 수 있다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 스택 패키지 구조 및 그 제조방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서에 기 재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 스택 패키지 구조를 나타낸 도면으로, 도 2a는 스택 패키지 구조의 단면도이고, 도 2b는 스택 패키지 구조의 평면도이다.
도 2a와 같이, 스택 패키지는 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)가 상부(top) 및 하부(bottom)로 배치되어 구성된다.
이때, 하부 반도체 패키지(PK1)는 인쇄회로기판(Printed Circuit Board : PCB)(100)상에 반도체 소자를 포함하여 형성된 반도체 소자 프레임과, 상부 반도체 패키지(PK2)가 스택되는 상기 반도체 소자 프레임의 측면에 접촉되도록 형성되어, 하부 반도체 패키지 전체를 몰드(mold)시키는 리드 프레임으로 구성된다.
상기 리드 프레임은 상부 반도체 패키지(PK2)가 스택되는 위치에 상기 반도체 소자 프레임의 PCB(100)의 측면과 평행하게 형성되는 리드 프레임 인터포저(Lead Frame interposer)(170)와, 상기 리드 프레임 인터포저(170)와 반도체 소자 프레임을 전기적으로 연결하는 제 2 금속와이어(130b)와, 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 봉지하는 몰드 컴파운드(180)로 구성된다.
이때, 상기 리드 프레임 인터포저(170)는 스택되는 상부 반도체 패키지와 전 기적으로 연결하기 위해 상기 몰드 컴파운드(180) 상부면으로 노출되는 적어도 하나 이상의 전도성 기둥이 형성된 구조로 구성된다. 또는 도 3과 같이, 상기 리드 프레임 인터포저(170)와 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 상기 몰드 컴파운드(180) 상부면이 노출되는 적어도 하나 이상의 제 3 솔더 볼(160c)을 추가로 구성할 수도 있다.
그리고 상기 반도체 소자 프레임은 표면실장 타입으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 중 적어도 하나로 구성된다. 본 명세서에서는 실시예의 구체적인 기술을 위해 상기 표면실장 타입 중 FBGA(Fine Ball Grid Array)로 한정하여 설명한다. 그러나 설명된 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
즉, 상기 반도체 소자 프레임은 다수의 회로패턴을 구비한 인쇄회로기판(Printed Circuit Board : PCB)(100)상에 접착제(110)를 매개로 배치되는 반도체 칩(120)과, 상기 반도체 칩(120)과 PCB(100)를 전기적으로 연결하는 제 1 금속와이어(130a)와, 상기 반도체 칩(120)을 포함한 PCB(100) 상면을 밀봉하여 몰드시키는 봉지제(140)로 구성된다. 또한 상기 PCB(100) 저면에 구리배선과 연결된 다수의 볼 랜드(150)와, 상기 볼 랜드(150)에 부착되어 외부와 전기적으로 연결하기 위한 다수의 제 1 솔더 볼(160a)로 구성된다.
그리고 상기 스택 패키지는 도 2a와 같이, 상기 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 상기 몰드 컴파운드(180) 상부면에 노출된 리드 프레임 인터포저(Lead Frame interposer)(170) 사이에 제 2 솔더 볼(solder ball)(160b)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 구성하거나, 또는 상기 스택 패키지는 도 3과 같이, 상기 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 상기 몰드 컴파운드(180) 상부면에 노출된 제 3 솔더 볼(160c) 사이에 제 2 솔더 볼(solder ball)(160b)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 구성한다.
이와 같이 구성된 본 발명에 따른 스택 패키지 구조의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 도 1 내지 도 3과 동일한 참조부호는 동일한 기능을 수행하는 동일한 부재를 지칭한다.
도 4a 내지 도 4e 는 본 발명의 실시예에 따른 스택 패키지 구조의 제조방법을 나타낸 공정도이다.
도면을 참조하여 설명하면, 먼저 도 4a와 같이 다수의 회로패턴을 구비한 인쇄회로기판(Printed Circuit Board : PCB)(100)상에 접착제(110)를 매개로 반도체 칩(120)이 배치되고, 상기 반도체 칩(120)과 PCB(100)이 제 1 금속와이어(130a)를 통해 전기적으로 연결된다.
이어, 도 4b와 같이 상기 반도체 칩(120)을 포함한 PCB(100) 상면이 봉지제(140)로 밀봉하여 몰드(mold)시켜, 반도체 소자 프레임을 완성한다.
다음으로 도 4c와 같이, 커버 테이프(190)의 상단 측면으로 리드 프레임 인터포저(Lead Frame interposer)(170)를 부착하고, 상기 완성된 반도체 소자 프레임 을 상기 커버 테이프(190)의 중앙에 부착한다. 참고로, 상기 리드 프레임 인터포저(170)가 부착되고 남는 커버 테이프(190)의 중앙 크기가 상기 반도체 소자 프레임의 크기보다 커야 한다. 또한 상기 리드 프레임 인터포저(170)는 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 적어도 하나 이상의 전도성 기둥이 형성한다. 이때, 상기 전도성 기둥을 형성하지 않을 수도 있는데, 이런 경우는 도 3과 같이 제 3 솔더 볼(160c)을 상기 리드 프레임 인터포저(170) 상부에 추가로 구성하여 상기 전도성 기둥의 역할을 대신 수행되도록 한다.
이어 도 4d와 같이, 상기 리드 프레임 인터포저(170)와 반도체 소자 프레임을 제 2 금속와이어(130b)를 이용하여 전기적으로 연결한 후, 상기 반도체 소자 프레임의 상부면 및 전도성 기둥을 갖는 리드 프레임 인터포저(170)의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드(180)로 봉지하여 몰드(180) 시킨다. 이때, 상기 리드 프레임 인터포저(170)가 도 3과 같이 전도성 기둥의 구조로 구성되지 않고 제 3 솔더 볼(160c)을 추가로 구성한 경우는 상기 몰드 컴파운드(180)로 봉지할 때 상기 제 3 솔더 볼(160c)의 상부가 노출되도록 봉지하여 몰드(180)하여야 한다.
그리고 도 4e와 같이, 저면에 부착된 커버 테이프(190)를 분리한 후, 상기 PCB(100) 저면에 구리배선과 연결된 볼 랜드에 다수의 제 1 솔더 볼(160a)이 부착하여 하부 반도체 패키지(PK1)를 완성한다.
그리고 마지막으로 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 상기 몰드 컴파운드(180) 상부면에 노출된 리드 프레임 인터포저(Lead Frame interposer)(170) 또는 제 3 솔더 볼(160c) 사이에 제 2 솔더 볼(solder ball)(160b)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 하여 둘 이상의 반도체 패키지를 적층한 구조를 갖는 스택 패키지를 완성한다.
이때, 도 5a 내지 도 5d와 같이, 다른 실시예로서 스택 패키지 구조는 전도성 기둥을 갖는 리드 프레임 인터포저(170)를 갖는 경우에 하부 반도체 패키지(PK1) 상단에 다양한 전기적 구성요소(electrical component)들을 실장시킬 수 있도록 하기 위해 인쇄회로기판(Printed Circuit Board : PCB) 인터포저를 삽입하여 다양한 스택 패키지 요구에 부응시킬 수 있다.
아울러, 도 6a 내지 도 6b와 같이, 다른 실시예로서 스택 패키지 구조는 리드 프레임 인터포저(170)가 전도성 기둥이 없이 상부에 제 3 솔더 볼(160)을 추가로 구성한 경우에 하부 반도체 패키지(PK1) 상단에 다양한 전기적 구성요소(electrical component)들을 실장시킬 수 있도록 하기 위해 인쇄회로기판(Printed Circuit Board : PCB) 인터포저를 삽입하여 다양한 스택 패키지 요구에 부응시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예를 통해 구체적으로 기술되었으나, 상기한 실시예는 본 발명의 이해를 돕기 위한 것이며 그 기술적 범위를 이에 한정하고자 하는 것은 아니다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1 은 종래의 스택 패키지를 도시한 단면도
도 2a 및 도 2b 는 본 발명의 실시예에 따른 스택 패키지 구조를 나타낸 도면
도 3은 본 발명의 실시예에 따른 스택 패키지 다른 구조를 나타낸 도면
도 4a 내지 도 4e 는 본 발명의 실시예에 따른 스택 패키지 구조의 제조방법을 나타낸 공정도
도 5a 내지 도 5d는 리드 프레임 인터포저가 도 2a의 스택 패키지 구조를 갖는 경우의 다른 실시예를 나타낸 도면
도 6a 내지 도 6b는 리드 프레임 인터포저가 도 3의 스택 패키지 구조를 갖는 경우의 다른 실시예를 나타낸 도면
*도면의 주요부분에 대한 부호의 설명
100 : 인쇄회로기판(PCB) 110 : 접착제
120 : 반도체 칩 130a, 130b : 금속와이어
140 : 봉지제 150 : 볼 랜드
160a, 160b, 160c : 솔더 볼 170 : 리드 프레임 인터포저
180 : 몰드 컴파운드 190 : 커버 테이프
200 : PCB 인터포저

Claims (14)

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  7. (A) 인쇄회로기판 상에 반도체 칩을 배치하고, 상기 반도체 칩과 PCB이 제 1 금속와이어를 통해 전기적으로 연결한 후, 상기 반도체 칩을 포함한 PCB 상면이 봉지제로 밀봉하여 몰드(mold)시켜, 반도체 소자 프레임을 완성하는 단계와,
    (B) 커버 테이프의 상단 측면으로 리드 프레임 인터포저(Lead Frame interposer)를 부착하고, 상기 완성된 반도체 소자 프레임을 상기 커버 테이프의 중앙에 부착하는 단계와,
    (C) 상기 리드 프레임 인터포저와 반도체 소자 프레임을 제 2 금속와이어를 이용하여 전기적으로 연결한 후, 상기 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 단계와,
    (D) 저면에 부착된 커버 테이프를 분리한 후, 상기 PCB 저면에 구리배선과 연결된 볼 랜드에 다수의 제 1 솔더 볼이 부착하여 하부 반도체 패키지를 완성하는 단계와,
    (E) 상부 반도체 패키지의 저면과 하부 반도체 패키지의 상부면에 제 2 솔더 볼(solder ball)을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스택 패키지 제조방법.
  8. 제 7 항에 있어서,
    상기 리드 프레임 인터포저에 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 하나 이상의 전도성 기둥이 포함되는 것을 특징으로 하는 스택 패키지 제조방법.
  9. 제 8 항에 있어서, 상기 (C) 단계는
    상기 반도체 소자 프레임의 상부면과 함께 상기 리드 프레임 인터포저의 전도성 기둥이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 하는 스택 패키지 제조방법.
  10. 제 9 항에 있어서, 상기 (E) 단계는
    상부 반도체 패키지의 저면과 상기 몰드 컴파운드 상부면에 노출된 리드 프레임 인터포저 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스택 패키지 제조방법.
  11. 제 7 항에 있어서,
    상기 리드 프레임 인터포저와 스택되는 상부 반도체 패키지를 전기적으로 연결하기 위해 그 사이에 제 3 솔더 볼을 형성하는 것을 특징으로 스택 패키지 제조 방법.
  12. 제 10 항에 있어서, 상기 (C) 단계는
    상기 반도체 소자 프레임의 상부면과 함께 상기 제 3 솔더 볼이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 하는 스택 패키지 제조방법.
  13. 제 12 항에 있어서, 상기 (E) 단계는
    상부 반도체 패키지의 저면과 상기 몰드 컴파운드 상부면에 노출된 제 3 솔더 볼 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 것을 특징으로 하는 스택 패키지 제조방법.
  14. 제 7 항에 있어서,
    상기 (E) 단계이후, 상기 하부 반도체 패키지 상단에 인쇄회로기판(PCB) 인터포저를 삽입하는 단계와,
    상기 인쇄회로기판 인터포저 상단에 전기적 구성요소(electrical component)들을 추가로 실장시하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지 제조방법.
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