KR100757652B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

고 애스펙트비의 구멍 또는 홈을 천공한다.
산화 실리콘으로 이루어지는 절연막(1)에 대하여, C5F8, O2 및 Ar의 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 절연막(1)을 선택적으로 에칭함으로써, 절연막(1)에 구멍(3)을 천공할 때에, 최초는, 폴리머층의 피착성이 약한 조건으로 에칭 처리를 행하고, 계속해서 폴리머층의 피착성이 강한 조건으로 전환하여 에칭 처리를 행하도록 하였다.
플라즈마 에칭 처리, 폴리머층, 산화 실리콘계의 절연막, 산소의 유량비, 고 애스펙트비

Description

반도체 집적 회로 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1의 (a) 및 (b)는 본 발명자 등이 검토한 깊은 구멍의 에칭 형성 처리의 과제를 설명하는 시료의 주요부 단면도.
도 2는 산소의 상대량이 적은 조건, 즉, 폴리머층 등의 피착성이 강한 조건(개구성이 나쁜 조건)으로 에칭 처리를 한 경우의 에칭 초기 단계의 시료의 주요부 단면도.
도 3의 (a)∼(d)는 산소의 상대량이 많은 조건, 즉, 폴리머층 등의 피착성이 약한 조건(개구성이 좋은 조건)으로 에칭 처리를 한 경우의 에칭 각 단계에서의 시료의 주요부 단면도.
도 4의 (a)∼(c)는 본 발명자 등이 검토한 에칭 기술이고, 에칭 처리 시의 과제를 고려한 깊은 구멍의 에칭 형성 처리 시에 있어서의 시료의 주요부 단면도.
도 5의 (a)∼(c)는 산화 실리콘 등으로 이루어지는 절연막의 에칭 원리를 나타내는 시료의 주요부 단면도.
도 6의 (a)∼(d)는 본 발명의 일 실시 형태인 에칭 처리 시의 시료의 주요부 단면도.
도 7은 본 발명의 기술 사상의 구체예와 도 4로 설명한 에칭 기술을 비교하 여 나타낸 에칭 시간과 산소량과의 관계를 나타내는 그래프도.
도 8은 본 발명자 등이 행한 실험으로 얻어진 제1 스텝의 에칭 시간과 제2 스텝의 산소 유량 의존성의 일례를 나타내는 설명도.
도 9는 본 실시 형태에서 이용한 에칭 장치의 일례의 설명도.
도 10은 DRAM의 제조 공정 중에 있어서의 웨이퍼의 전체 평면도.
도 11은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 12는 도 11과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 11에 수직인 면의 주요부 단면도.
도 13은 도 11에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 14는 도 13과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 13에 수직인 면의 주요부 단면도.
도 15는 도 13에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 16은 도 15와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 15에 수직인 면의 주요부 단면도.
도 17의 (a) 및 (b)는 제1 스텝의 에칭 처리의 종점 검출을 할 때에 이용한 에칭 시간과 발광 강도와의 관계를 나타내는 그래프도.
도 18은 도 15에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 19는 도 18과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 18에 수직인 면의 주요부 단면도.
도 20의 (a) 및 (b)는 제2 스텝의 에칭 처리의 종점 검출을 할 때에 이용한 에칭 시간과 발광 강도와의 관계를 나타내는 그래프도.
도 21은 도 18의 반도체 집적 회로 장치의 제조 공정 중의 주요부 확대 단면도.
도 22는 도 18에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 23은 도 22와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 22에 수직인 면의 주요부 단면도.
도 24는 도 22에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 25는 도 24와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 24에 수직인 면의 주요부 단면도.
도 26은 도 24의 반도체 집적 회로 장치의 제조 공정 중의 주요부 확대 단면도.
도 27은 도 24에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 28은 도 24와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 24에 수직인 면의 주요부 단면도.
도 29는 도 27에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 30은 도 29와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 29에 수직인 면의 주요부 단면도.
도 31은 도 29 및 도 30의 반도체 집적 회로 장치의 제조 공정 중에 있어서의 반도체 웨이퍼의 주요부 평면도.
도 32는 도 29에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 33은 도 32와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 32에 수직인 면의 주요부 단면도.
도 34는 도 32에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 35는 도 34와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 34에 수직인 면의 주요부 단면도.
도 36은 도 34에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 37은 도 36과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 36에 수직인 면의 주요부 단면도.
도 38은 도 36 및 도 37의 반도체 집적 회로 장치의 제조 공정 중에 있어서 의 반도체 웨이퍼의 주요부 평면도.
도 39는 도 36에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 4O은 도 39와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 39에 수직인 면의 주요부 단면도.
도 41은 도 39 및 도 40의 반도체 집적 회로 장치의 제조 공정 중에 있어서의 반도체 웨이퍼의 주요부 평면도.
도 42는 도 39의 반도체 집적 회로 장치의 제조 공정 중의 주요부 확대 단면도.
도 43은 도 39에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 44는 도 43과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 43에 수직인 면의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, lb : 절연막
2 : 마스크 패턴
2a : 포토레지스트 패턴
2b : 하드 마스크 패턴
3 : 구멍
3a : 컨택트홀
3b : 캐패시터 구멍
4, 4a, 4b : 폴리머층
5 : 에칭 장치
5a : 챔버
5b : 서셉터
5c : 정전 척
5d : 상부 전극
5d1 : 전극판
5d2 : 전극 지지체
5d3 : 구멍
5e : 가스 배기관
5f : 제1 고주파 전원
5g : 제2 고주파 전원
6 : 반도체 웨이퍼
6S : 반도체 기판
7 : 분리부
8 : 게이트 절연막
9 : 게이트 전극
1Oa, 1Ob : n형 반도체 영역
1Oc : n+형 반도체 영역
11 : 캡막
12 : 절연막
15a : 반사 방지막
16a, 16b : 플러그
17 : 절연막
18 : 절연막
19 : 절연막
20 : 절연막
21 : 관통 홀
22a : 플러그
24 : 정보 축적용 용량 소자
24a : 하부 전극
24b : 용량 절연막
24c : 플레이트 전극
100 : 절연막
101 : 마스크 패턴
102 : 구멍
103, 103a, 103b : 폴리머층
HPF : 고역 통과 필터
LPF : 저역 통과 필터
PW : p웰
Qs : 메모리 셀 선택 MIS·FET
WL : 워드선
MA : 마스크 형성막
PR : 포토레지스트막
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히, 반도체 집적 회로 장치의 제조 공정에서의 구멍 또는 홈(이하, 구멍 등이라고도 함)의 형성 방법에 적용하여 유효한 기술에 관한 것이다.
본 발명자 등이 검토한 구멍 등의 형성 방법은, 예를 들면 다음과 같다. 즉, 층간 절연막 상에 에칭 마스크를 형성한 후, 예를 들면 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 에칭 마스크로부터 노출하는 층간 절연막을 에칭 제거하여 구멍을 형성한다고 하는 것이다. 그런데, 이 때, 구멍의 일부가 굵게 되는 문제(보잉)나 에칭 마스크가 깎여 버리는 문제(선택비의 저하)가 생긴다. 이들 문제를 고려하여, 에칭 가스 중에서의 플루오르 카본계의 가스에 대한 산소의 량을 적게 하여, 폴리머층의 피착성을 높이는 것이 유효하지만, 피착성을 높이면 에칭이 진행하지 않게 된다(에칭 스톱)라는 새로운 문제가 생긴다. 그래서, 에칭 처리의 초기 단계에서는 상기 산소의 량을 작게 하고, 도중부터, 상기 보잉이 발생하지 않도록, 또한, 선택비의 저하가 생기지 않도록, 상기 산소의 량을 미세 조정하면서 늘리도록 하고 있다.
그런데, 상기 구멍 등의 형성 기술에 있어서는 이하의 과제가 있는 것을 본 발명자는 발견하였다. 즉, 구멍 등의 애스펙트비가 높게 됨에 따라서, 또한, 구멍 등의 인접 간격이 축소됨에 따라서, 구멍 등의 형성이 어렵게 된다라는 문제이다.
또한, 본 발명자 등은 본 발명의 결과에 기초하여, 구멍 등의 형성 방법의 관점에서 공지예를 조사하였다. 이 종류의 기술에 대해서는, 예를 들면 특개평10-209124호 공보에 기재가 있고, 여기에는 층간 산화막에 하층의 질화 티탄막의 일부가 노출되도록 관통 홀을 천공할 때에, 제1 단계에서 층간 산화막과 질화 티탄막과의 에칭 선택비는 낮지만 이방성이 강한 조건으로 층간 산화막의 총두께의 80% 정도를 에칭 제거하고, 제2 단계에서 이방성은 약하지만 상기 에칭 선택비가 높은 조건으로 나머지 층간 산화막을 에칭 제거하여 구멍을 천공하는 기술이 개시되어 있다.
본 발명의 목적은 고 애스펙트비의 구멍 또는 홈을 천공할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화 실리콘계의 절연막을 선택적으로 에칭 가공할 때에, 최초는, 폴리머층의 피착성이 약한 조건으로 에칭 처리를 행하고, 계속해서 폴리머층의 피착성이 강한 조건으로 전환하여 에칭 처리를 행하는 것이다.
또한, 본 발명은 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화 실리콘계의 절연막을 선택적으로 에칭 가공할 때에, CF계의 부착물의 양에 따라서 에칭 조건을 전환하여 에칭을 행하는 것이다.
또한, 본 발명은 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에 구멍 또는 홈을 천공할 때에, (a)제1 스텝에서는 상기 에칭 가스 중의 산소의 유량비를 제1 유량비로 하여 구멍 또는 홈의 도중 깊이까지를 천공하는 공정과 (b)제2 스텝에서는 상기 에칭 가스 중의 산소의 유량비를 상기 제1 유량비보다도 낮게 한 상태에서 에칭 처리를 실시함으로써, 상기 구멍 또는 홈을 천공하는 공정을 순으로 행하는 것이다.
또한, 본 발명은 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에 구멍 또는 홈을 천공할 때에, (a)제1 스텝에서는 상기 에칭 장치의 상하부 전극 사이의 바이어스 파워를 제1 바이어스 파워로 하여 구멍 또는 홈의 도중 깊이까지를 천공하는 공정과 (b)제2 스텝에서는 상기 에칭 장치의 상하부 전극의 바이어스 파워를 상기 제1 바이어스 파워보다도 낮게 한 상태에서 에칭 처리를 실시함으로써, 상기 구멍 또는 홈을 천공하는 공정을 순으로 행하는 것이다.
또한, 본 발명은 상기 에칭 처리에 의한 구멍 또는 홈의 최종적인 애스펙트비가 12보다도 큰 것이다.
또한, 본 발명은 상기 에칭 처리에 의한 구멍 또는 홈의 최종적인 애스펙트비가 14보다도 큰 것이다.
또한, 본 발명은 상기 에칭 처리에 의한 구멍 또는 홈의 최종적인 애스펙트비가 16보다도 큰 것이다.
또한, 본 발명은 상기 플루오르 카본계의 가스를 C5F3 으로 하는 것이다.
또한, 본 발명은 상기 에칭 가스가 아르곤 가스를 포함하는 것이다.
본원 발명을 상세히 설명하기 전에, 본원에 있어서의 용어의 의미를 설명하면 다음과 같다.
1. 디바이스면이란, 반도체 웨이퍼의 주면이고, 그 면에 포토리소그래피에 의해, 복수의 칩 영역에 대응하는 집적 회로 패턴이 형성되는 면을 말한다. 즉, 「이면」에 대하여, 그 반대측의 주면을 말한다.
2. 반도체 집적 회로 웨이퍼 또는 반도체 웨이퍼란, 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 원형), 사파이어 기판, 유리 기판 그 외의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판을 말한다. 또한, 「반도체 집적 회로 장치」(혹은 「전자 장치」, 「전자 회로 장치」등)이라는 때는 단결정 실리콘 기판 상에 만들어지는 것뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, 상기한 각종 기판, 또는 또 SOI(Silicon 0n Insulator) 기판, TFT(Thin Film Transistor) 액정 제조용 기판, STN(Super Twisted Nematic) 액정 제조용 기판 등이라고 한 다른 기판 상에 만들어지는 것을 포함하는 것으로 한다.
3. 실리콘니트라이드, 질화규소 또는 질화실리콘이라는 때는 Si3N4만이 아니고, 실리콘의 질화물로 유사 조성의 절연막을 포함하는 것으로 한다.
4. 에칭 가스는 반응 가스와 희석 가스와 그 밖의 가스를 갖고 있다. 반응 가스는 주로 에칭과 피착과의 양방의 반응에 기여하는 가스이고, 또한, 주 반응 가스와 첨가 반응 가스로 분류할 수 있다. SAC(Self Aligned Contact) 프로세스나 HARC(High Aspect Ratio Contact) 프로세스에 이용되는 주 반응 가스로서는 플루오르 카본계의 가스가 있고, 첨가 반응 가스로서는 산소(O2)를 포함하는 가스가 있다. 그 플루오르 카본계의 가스는 포화형과 불포화형으로 분류할 수 있다.
5. 전극 배선이란, 집적 회로 패턴을 구성하는 전극 또는 배선의 총칭이고, 전기 신호의 경로를 형성하는 구성 부재이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 이들은 상호 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특히 명시했을 때 및 원리적으로 분명히 특정한 수에 한정될 때를 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이라도 이하라도 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등을 포함함)는 특히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우를 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우를 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지다.
또한, 본 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는 특히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다.
(실시 형태1)
도 1은 본 발명자 등이 검토한 깊은 구멍의 에칭 형성 방법의 과제를 설명하기 위한 시료의 주요부 단면도를 보이고 있다.
산화 실리콘막으로 이루어지는 절연막(100) 상에는 마스크 패턴(101)이 형성되어 있다. 마스크 패턴(101)은 에칭 마스크로 되는 패턴이고, 예를 들면 텅스텐막, 포토레지스트막, 질화실리콘막 또는 다결정 실리콘막이 사용된다. 이 절연막(100)에는 플라즈마 에칭 처리에 의해, 구멍(102)이 천공되어 있다. 에칭 가스로서는, 예를 들면 C5F8과 산소(O2)와 아르곤(Ar)과의 혼합 가스를 이용하였다. 또한, 도 1의 검은 동그라미는 Ar+, 빗금은 친 동그라미는 CFx, ×표를 붙인 동그라미는 산소(O)를 보이고 있다.
도 1(a)는 C5F8이 상대적으로 많은 경우, 즉, O2가 상대적으로 적은 경우를 보이고 있다. 이 경우에는 CFx(x=0∼2)의 폴리머층(103)이 과잉으로 되어, 마스크 패턴(101)의 표면(상면 및 개구 측면), 구멍(102)의 내면(내측면 및 저면)에 두껍게 피착(부착)한다. 이 때문에, 에칭 반응보다도 폴리머층(103)의 피착쪽이 우세로 되어, 에칭이 정지(에칭 스톱) 한다.
한편, 도 1(b)는 C5F8이 상대적으로 적은 경우, 즉, O2가 상대적으로 많은 경우를 보이고 있다. 이 경우에는 CFx(x=0∼2)의 폴리머층(103)이 마스크 패턴(101)의 표면(상면 및 개구 측면), 구멍(102)의 내면(내측면 및 저면)에 얇게 피착(부착)한다. 이 경우, 구멍(102)의 내측면에서의 폴리머층(103)의 피착성이 낮아 보호 효과가 저하하기 때문에, 경사 성분의 Ar+와 불소(F)에 의해 구멍(102)의 내측면의 에칭이 진행한다(보잉 형상). 또한, 마스크 패턴(101) 상면의 폴리머층(103)도 얇아 보호 효과가 저하하기 때문에, 마스크 패턴(101)의 에칭도 진행한다(마스크 선택비의 저하).
다음에, 도 2 및 도 3은 실제로 깊은 구멍을 에칭 처리에 의해 형성한 경우의 시료의 주요부 단면도를 보이고 있다.
도 2는 산소의 상대량이 적은 조건, 즉, 상기 폴리머층의 피착성이 강한 조건(개구성이 나쁜 조건)으로 에칭 처리를 한 경우의 에칭 초기 단계에서의 시료의 주요부 단면도를 보이고 있다.
마스크 패턴(101)의 표면(상면 및 개구 측면) 및 구멍(102)의 상부측의 내측면에는 주로 CFx(x=0)의 탄소(C)의 폴리머층(103a)이 부착하고, 구멍(102)의 하부측의 내측면 및 저면에는 주로 CFx(x=1, 2)의 폴리머층(103b)이 부착하고 있다. 에칭 초기 단계에서 피착성을 강화하면 에칭 스톱이 생긴다.
도 3은 산소의 상대량이 많은 조건, 즉, 상기 폴리머층의 피착성이 약한 조 건(개구성이 좋은 조건)으로 에칭 처리를 한 경우의 에칭 각 단계에서의 시료의 주요부 단면도를 보이고 있다.
도 3(a)는 에칭의 초기 단계를 보이고 있다. 여기서는, 에칭 스톱시키지 않도록 CFx(x=0∼2)의 피착성을 억제한 조건으로 에칭을 개시한다. 마스크 패턴(101)의 표면 및 구멍(102)의 상부측의 내측면에는 주로 CFx(x=0)의 탄소(C)의 폴리머층(103a)이 부착하고, 구멍(102)의 하부측의 내측면 및 저면에는 주로 CFx(x=1, 2)의 폴리머층(103b)이 부착하고 있다. 도 3(b)는 에칭의 다음 단계를 보이고 있다. 여기서는, 영역 F1에서 구멍(102)의 내측면에서의 보호용의 폴리머층(103b)의 부착량이 감소한다. 또한, 구멍(102) 상부의 영역 F2에서 마스크 패턴(101)의 하강이 생긴다. 도 3(c)는 에칭의 중기 단계를 보이고 있다. 폴리머층(103b)이 주로 구멍(102)의 바닥부에 부착하기 때문에, 영역 F1로 구멍(102)의 내측면에서의 보호용의 폴리머층(103b)의 부착량이 부족하다. 또한, 구멍(102) 상부의 영역 F2에서 마스크 패턴(101)의 하강이 증대하여 마스크로서의 기능을 확보할 수 없게 된다. 도 3(d)는 에칭의 후기 단계를 보이고 있다. 영역 F1에서 구멍(102)의 내측면에서의 보호용의 폴리머층(103b)의 부착량이 부족한 결과, 그 영역 F1로 에칭이 진행하여, 큰 보잉이 발생한다. 또한, 마스크 패턴(101) 상면의 보호용의 폴리머층(103a)도 부족하기 때문에, 마스크 패턴(101)의 잔막(殘膜)이 감소한다(마스크 선택비의 저하). 또한, 영역 F2에서의 마스크 패턴(101)의 하강에 의해 구멍(102)의 개구경이 증대한다.
다음에, 도 4는 본 발명자 등이 검토한 에칭 기술이고, 상기한 과제를 고려한 깊은 구멍의 에칭 형성 처리 시에 있어서의 시료의 주요부 단면도를 보이고 있다.
도 4(a)는 이 기술의 에칭 초기 단계를 보이고 있다. 여기서는 에칭 가스 중의 O2의 상대량이 적은 조건으로 에칭을 행한다. 이 경우, 상기한 바와 같이 폴리머층(103a, 103b)의 부착량이 많아지지만, 구멍(102)의 애스펙트비가 낮기 때문에, 구멍(102) 내에 공급되는 O2의 량이 비교적 많아, 약간 에칭이 진행한다. 도 4(b)는 에칭의 다음 단계를 보이고 있다. 여기서는 O2의 양을 도 4(a)의 단계시보다도 약간 증가한 조건으로 에칭을 행한다. 즉, 도 4(a)의 조건으로 에칭 스톱이 생기기 직전에 O2 유량을 늘린다. 이에 따라, 폴리머층(103a, 103b)의 부착량을 약간 줄일 수 있기 때문에, 에칭 스톱을 회피할 수 있다. 도 4(c)는 에칭의 다음 단계를 보이고 있다. 여기서는 O2의 양을 도 4(b)의 단계시보다도 더 약간 증가한 조건으로 에칭을 행한다. 즉, 에칭 스톱이 생기지 않도록 폴리머층(103a, 103b)의 부착량을 줄이기를 계속한다. 이와 같이, 이 기술에서는 에칭 스톱이 구멍(102)의 애스펙트비에 크게 의존하기 때문에, 구멍(102)의 애스펙트비가 높아지면, 에칭 스톱이 생기지 않도록 O2 유량을 제어하는 것이 어렵게 되어, 구멍을 천공할 수 없게 된다. 또한, 마스크 패턴의 두께 및 치수에 변동이 생기기 쉽게 되어, 구멍(102)의 형성 제어가 불가능하여 진다.
여기서, 본 발명자 등은 산화 실리콘 등으로 이루어지는 절연막의 에칭 원리를 재차 검토하였다. 도 5는 그 원리를 나타내는 시료의 주요부 단면도이다. 에칭 가스로서는, 예를 들면 C5F8, O2 및 Ar의 혼합 가스를 이용하였다.
도 5(a)는 CFx, Ar+ 및 산소(O)가 구멍(102) 내에 입사한 상태를 모식적으로 보이고 있다. 가스 해리할 수 있던 CFx(x=0∼2), 불소(F) 및 산소(O)가 구멍(102) 내에 진입한다. C5F8이 해리하여 형성된 CFx는 구멍(102) 내에 있어서의 절연막(100)의 표면(구멍(102)의 내측면 및 저면) 및 마스크 패턴(101)의 표면(상면 및 개구 측면)에 부착하여, 폴리머층(103)을 형성한다. Ar은 플라즈마 속에서 이온화하여, 바이어스 전압에 의해 가속되어 구멍(102) 내에 인입된다. 또한, O2는 해리하여 산소(O) 래디컬을 형성한다.
도 5(b)는 CFx 및 Ar+의 역할을 모식적으로 보이고 있다. 절연막(100)의 표면(구멍(102)의 내측면 및 저면)에 부착한 CFx의 폴리머층(103)과 절연막(100)의 산화 실리콘이 Ar 이온의 에너지로 반응을 일으킨다. 이것을 화학식으로 나타내면, 예를 들면 다음과 같다.
Figure 112001024879498-pat00001
도 5(c)는 산소(O)의 역할을 모식적으로 보이고 있다. 산소(O) 및 불소(F)는 CFx와 반응하여, CFx의 폴리머층(103)의 양을 컨트롤한다. 폴리머층(103)이 얇은 경우에는 에칭이 진행하기 쉽게 되고, 두꺼운 경우에는 에칭을 저해한다. 이것을 화학식으로 나타내면, 예를 들면 다음과 같다.
Figure 112001024879498-pat00002
다음에, 본 발명자 등은 상기 검토 기술의 과제 및 에칭 원리의 재검토 결과에 기초하여, 깊은 구멍을 에칭에 의해 형성할 때에, 예를 들면 다음과 같이 하였다. 즉, 최초의 에칭 스텝에서는 폴리머층(CFx(x=0∼2))의 피착성이 약한(개구성이 좋은) 조건으로 에칭 처리를 행하고, 계속되는 에칭 스텝에서는 폴리머층의 피착성이 강한(개구성이 나쁜) 조건으로 전환하여 에칭 처리를 행한다(멀티 스텝 에칭).
도 6은 그 구체예를 보이고 있다. 에칭 가스는, 예를 들면 C5F8, O2, Ar의 혼합 가스로 하였다. 도 6(a), (b)는 제1 스텝 시의 시료의 주요부 단면도, 도 6(c), (d)는 제2 스텝 시의 시료의 주요부 단면도를 보이고 있다. 이 예에서는 제1 스텝에서, C5F8에 대한 O2의 상대량이 많은 조건으로 에칭 처리를 행하고, 제2 스텝에서, C5F8에 대한 O2의 상대량이 적은 조건으로 전환하여 에칭 처리를 행한다. 절연막(1)은, 예를 들면 산화 실리콘(Si02) 등으로 이루어지고, 그 상면에는 예를 들면 텅스텐막, 포토레지스트막, 질화실리콘막 또는 다결정 실리콘막으로 이루어지는 마스크 패턴(2)이 형성되어 있다.
도 6(a)는 제1 스텝의 에칭 초기 단계를 보이고 있다. 절연막(1)에 천공되어 있는 구멍(3) 내에는 CFx(x=0)의 탄소(C)의 폴리머층(4a)과 CFx(x=1, 2)의 폴리머층(4b)의 양방이 동시에 부착하고 있다. 또한, 마스크 패턴(2)의 표면(상면 및 개구 측면)에는 탄소의 폴리머층(4a)이 부착하고 있다. 이 단계에서는 상기 폴리머층(4a, 4b)의 지나친 부착에 의해 에칭 스톱이 생기지 않도록 적량의 O2 유량이 필요하다. 도 6(b)는 도 6(a)에 계속되는 제1 스텝의 에칭 단계를 보이고 있다. 구멍(3)의 바닥에는 주로 CFx(x=1, 2)의 폴리머층(4b)만이 부착한다. 구멍(3)의 바닥의 폴리머층(4b)이 감소하여, 에칭 스톱은 하기 어렵다. 구멍(3)의 내측면에 있어서는 보호용의 CFx(x=1, 2)의 폴리머층(4b)이 부족한 영역이 발생한다.
도 6(c)는 도 6(b)에 계속되는 제2 스텝의 에칭 초기 단계를 보이고 있다. 여기서는, 구멍(3)의 바닥부의 CFx의 폴리머층(4b)의 양이 증가한다. 또한, 마스크 패턴(2)의 표면에 부착하는 탄소의 폴리머층이 증가한다. 구멍(3)이 깊게 되면, 구멍(3)의 바닥에 도달하는 Fx의 량이 감소하기 때문에, 에칭 스톱하기 어렵게 된다. 에칭 스톱하지 않을 정도로 O2를 줄여 구멍(3)의 내측면의 보호용의 CFx의 폴리머층(4b)의 양을 늘린다. 도 6(d)는 도 6(c)에 계속되는 제2 스텝의 에칭 후기 단계를 보이고 있다. 여기서는 목표로 하는 깊이의 구멍(3)을 형성하고 난 상태를 보이고 있다. 구멍(3)의 바닥의 CFx의 폴리머층(4b)의 양을 에칭 스톱이 생기지 않도록 조정하면서 에칭함으로써 보잉이 적고, 또한, 마스크 패턴(2)의 잔량이 많은 가공이 가능해진다.
도 7은 상기 본 발명의 기술 사상의 구체예와 도 4에서 설명한 에칭 기술을 비교하여 나타낸 에칭 시간과 산소량과의 관계를 나타내는 그래프도이다. 도 4에서 설명한 기술로서는 산소량이 에칭 시간의 증가와 동시에 증가하는 데 대하여, 본 발명의 기술 사상의 구체예에서는 산소량이 에칭 시간의 증가와 동시에 감소하고 있다.
또한, 도 8은 본 발명자등이 행한 실험으로 얻어진 제1 스텝의 에칭 시간과 제2 스텝의 산소 유량 의존성의 일례를 보이고 있다. 제1 스텝에서는 산소의 유량을, 예를 들면 28 cm3/min으로 전환없음으로 일정하게 하였다. 제1 스텝의 에칭 시간을 30초로 한 경우, 깊이 300 nm 정도의 구멍이 형성된다. 이 단계에서 제2 스텝으로 전환하여, 산소의 유량을, 예를 들면 24 cm3/min 또는 26 cm3/min으로 줄인 경우에는 어느것이나 구멍을 최종 목표의 깊이까지 개구할 수 없었다. 산소 유량을 제1 스텝과 동일한 28 cm3/min으로 한 경우에는 구멍의 개구는 할 수 있지만 마스크 패턴이 없어져 버렸다.
다음에, 제1 스텝의 에칭 시간을 1분으로 한 경우, 깊이 600 nm 정도의 구멍이 형성된다. 이 단계에서 제2 스텝으로 전환하여, 산소의 유량을, 예를 들면 24 cm3/min으로 줄인 경우에는 구멍을 최종 목표의 깊이까지 개구할 수 없었다. 또한, 제2 스텝의 산소 유량을, 예를 들면 26 cm3/min으로 줄인 경우에는 마스크 선택비를 확보한 채로, 또한, 큰 보잉을 생성하는 일없이, 구멍을 최종 목표의 깊이까지 양호하게 개구할 수 있었다. 또한, 제2 스텝의 산소 유량을 제1 스텝과 동일한 28 cm3/min으로 한 경우에는 구멍의 개구는 할 수 있지만 마스크 패턴이 없어져 버렸다.
다음에, 제1 스텝의 에칭 시간을 2분으로 한 경우, 깊이 1. 2 ㎛ 정도의 구멍이 형성된다. 이 단계에서 제2 스텝으로 전환하여, 산소의 유량을, 예를 들면 24 cm3/min 또는 26 cm3/min으로 줄인 경우에는 어느 경우도 마스크 선택비를 확보한 채로, 또한, 큰 보잉을 생성하는 일없이, 구멍을 최종 목표의 깊이까지 양호하게 개구할 수 있었다. 또한, 제2 스텝의 산소 유량을 제1 스텝과 동일한 28 cm3/min으로 한 경우에는 구멍의 개구는 할 수 있지만 마스크 패턴이 없어져 버렸다.
여기서는 제1 스텝에서 제2 스텝의 전환을 에칭 시간에 행하였다. 그 결과, 도 6(b)의 구멍(3)의 깊이(여기서는, 절연막(1)에 개구된 구멍(3)의 깊이와 마스크 패턴(2)의 두께를 가산한 값) D1은, 예를 들면 1 ㎛ 정도, 즉, 완성 시의 구멍(3)의 깊이의 반 정도, 혹은 절연막(1)의 두께의 반 정도로 되는 에칭 시간이 바람직하다라고 되었다. 그것보다도 얕은 위치에서 스텝의 전환을 행하여도 좋다. 물론, 그것보다 깊은 위치에서 스텝의 전환을 행할 수도 있다. 본 발명자등의 검토에 따르면, 도 6(b)의 단계(스텝 전환의 직전의 단계)에서의 구멍(3)의 애스펙트비가, 예를 들면 2∼14, 또는, 예를 들면 4∼12, 또는, 예를 들면 6∼10일 때에 상기 제1 스텝으로부터 제2 스텝의 전환을 행하는 것이 바람직하다라고 되었다. 또한, 본 발명자등의 검토에 따르면, 도 6(d)의 단계(최종 단계)에서의 구멍(3)의 애스펙트비가, 예를 들면 10 이상, 12 이상 또는 14 이상, 또는 16 이상의 경우에 본 발명의 기술사상을 적용하는 것이 바람직하다라고 되었다.
이러한 본 발명의 방법에 따르면, 예를 들면 다음의 작용이 얻어진다. 에칭에는 C5F8 등이 플라즈마에 의해서 해리된 탄소(CFo), 불소(F) 및 CFx (x=1, 2)와 O2와 Ar이 관계한다. 이 중, 탄소는 에칭의 초기 단계에서, 구멍(3)의 상부측의 내측면 및 마스크 패턴(2)의 표면에 부착하여, 구멍(3)의 내측면 및 마스크 패턴(2)을 보호한다. CFx는 구멍(3)의 바닥 및 하부측의 내측면에 부착하여, 피에칭 재료와 반응하여 에칭을 진행시킨다. 산소는 탄소 및 CFx와 반응하여 부착량을 조정한다. Ar은 이온으로 되어 반응을 어시스트한다. 탄소는 구멍(3)이 얕은 곳에서 구 멍(3)의 내측면 및 마스크 패턴(2)의 표면에 부착하지만, 깊은 구멍(3)의 바닥에는 거의 도달하지 않는다. 한편, CFx는 구멍(3)의 얕은 곳에서 부착하지 않고, 깊은 구멍(3)의 바닥까지 도달한다. 또한, 산소(O)는 구멍(3)의 상부에서 많고, 구멍(3)의 바닥에서는 적다. 구멍(3)의 내측면 및 마스크 패턴(2)의 에칭량을 적게 하기 위해서는 산소(O)에 비교하여 탄소 및 CFx를 많게 하면 좋지만, 많게 하면 에칭 스톱한다. 그래서, 에칭의 초기 단계에서는 구멍(3) 내에, 탄소 및 CFx의 양방의 피착성 물질이 존재하여, 에칭 스톱하기 쉽기 때문에, 산소의 비율을 많은(즉, 탄소, CFx의 비율이 적다) 조건으로 하여 에칭 스톱을 방지한다. 구멍(3)이 어느 정도 깊게 되면, 탄소는 구멍(3)의 바닥까지 도달하지 않고, 거의 CFx만으로 되고, 또한, CFx의 구멍(3)의 바닥에의 부착량도 감소한다. 그래서, 에칭 스톱이 생기지 않을 정도로 CFx에 의한 부착량을 늘리는 것에 의해서 구멍(3)의 바닥의 에칭을 진행시킬 수 있다. 이 때, 탄소도 동시에 증가하지만, 그것은 구멍(3)의 내측면과 마스크 패턴(2)을 보호하는 것에만 작용한다. 이 결과, 고 애스펙트비의 구멍(3)을 형성할 수 있다. 특히, 구멍(3) 내에 보잉을 형성하지 않고, 또한, 마스크 패턴(2)을 크게 깎는 일없이, 또한, 구멍(3)의 상부의 직경의 증대를 초래하는 일도 없이, 고 애스펙트비의 구멍(3)을 형성할 수 있다.
상기한 예에서는 에칭을 2 스텝으로 하였지만, 이것에 한정되는 것이 아니고, 스텝 수를 늘리더라도 좋다. 이 경우, 산소의 유량을 미세히 제어하게 되기 때문에, 고 애스펙트비의 구멍(3)을 더욱 양호하게 형성할 수 있다.
또한, 상기한 예에서는 CFx(x=0∼2)의 폴리머층의 피착성이 약한(개구성이 좋은) 조건과 폴리머층의 피착성이 강한(개구성이 나쁜) 조건과의 전환을 산소의 유량의 전환에 의해서 행한 경우에 대하여 설명하였지만, 이것에 한정되는 것이 아니고 여러가지 변경 가능하다.
예를 들면 제1 스텝과 제2 스텝에서 산소의 유량은 그대로 하고, C5F8 등과 같은 CF계의 가스의 유량을 제1 스텝보다도 제2 스텝에서 늘리도록 해도 좋다.
또한, 에칭 장치의 상하 전극 사이의 바이어스 파워(고주파 전력)를 제1 스텝보다도 제2 스텝에서 줄이도록 해도 좋다.
또한, 이 바이어스 파워를 바꾸는 기술과 상기 산소 유량 또는 CF계의 가스 유량을 바꾸는 기술을 조합하더라도 좋다.
다음에, 본 실시 형태에서 이용한 에칭 장치를 도 9에 의해서 설명한다.
이 에칭 장치는, 예를 들면 이주파여기 RIE(Reactive Ion Etching) 장치(도쿄일렉트론사제의 UNITY-IIS-85 DI)(5)이다. 구동 주파수와 바이어스 주파수를 나누는 것으로, 플라즈마의 생성 및 해리와 반도체 웨이퍼(이하, 단순히 웨이퍼라 함)(6)에 입사하는 이온의 에너지를 독립적으로 제어하는 것이 가능하다. 이 에칭 장치(5)에서는 구동용 파수가 예를 들면, 60 MHz, 바이어스 주파수가, 예를 들면 2 MHz로 최적화가 행해지고 있다. 이에 따라, 고애스펙트 산화막 에칭 프로세스에 대응하여, 보다 저압(∼1 Pa)에서 고밀도(∼1O11 cm-3 )인 플라즈마를 안정 생성하는 것이 가능하다. 또한, 대배기화 개조(터보 분자 펌프 배기 속도 : 1300 (1/s)를 2200 (1/s)로 개조) 가 행하여지고 있다.
이 에칭 장치(5)의 에칭 처리실을 형성하는 챔버(5a)는, 예를 들면 원통 형상으로 형성된 알루미늄으로 이루어지고, 그 표면에는 알루마이트 처리(양극 산화 처리)가 실시되어 있다. 이 챔버(5a)는 접지되어 있다. 이 챔버(5a)의 바닥부에는 세라믹 등과 같은 절연판을 통해 대략 원주형의 서셉터 지지대가 설치되어 있고, 또한, 그 위에는 하부 전극을 구성하는 서셉터(5b)가 설치되어 있다. 상기 서셉터 지지대의 내부에는 냉각실이 설치되어 있고, 이 냉각실에는, 예를 들면 액체 질소 등과 같은 냉매가 도입되고 순환되어, 그 냉열이 서셉터(5b)를 통해 웨이퍼(6)에 전도됨으로써, 웨이퍼(6)의 주면(상기 디바이스면에 상당)의 온도가 제어되어, 원하는 온도로 설정된다.
서셉터(5b)는 그 상면 중앙이 볼록형의 원판형으로 형성되고, 그 위에 웨이퍼(6)와 평면 형상이 대략 동형의 정전 척(5c)이 설치되어 있다. 웨이퍼(6)는 이 정전 척(5c)의 절연판 사이에 개재된 전극에 소정의 직류 전압이 인가됨으로써, 예를 들면 클롬력에 의해서 정전 흡착된다. 상기 절연판, 서셉터 지지대, 서셉터(5b), 그위에 정전 척(5c)에는, 예를 들면 헬륨(He) 가스 등과 같은 전열 매체를 웨이퍼(6)의 이면에 공급하기 위한 가스 통로가 형성되어 있고, 그 전열 매체를 통해 서셉터(5b)의 냉열이 웨이퍼(6)에 전달되어 웨이퍼(6)가 소정의 온도로 유지되도록 되어 있다. 상기 서셉터(5b)의 상면 주연부에는 정전 척(5c) 상의 웨이퍼(6)를 둘러싸도록, 환형의 포커스 링이 배치되어 있다. 이 포커스 링은 웨이퍼(6)와 동일 재료의 실리콘 등으로 이루어지고, 웨이퍼(6)의 주면 내의 에칭의 균일성을 향상시키는 기능을 갖고 있다.
서셉터(5b)의 상측에는 이 서셉터(5b)와 평행하게 대향하도록 상부 전극(5d)이 설치되어 있다. 이위에 부전극(5d)은 절연재를 통해 챔버(5a)의 상부에 지지되어 있고, 전극판(5d1)과 이것을 지지하는 전극 지지체(5d2)를 갖고 있다. 전극판(5d1)은, 예를 들면 실리콘, 탄화 실리콘(SiC) 또는 비정질 카본으로 이루어지고, 서셉터(5b)의 대향면에 배치되며, 다수의 구멍(5d3)을 갖고 있다. 또한, 전극 지지체(5d2)는, 예를 들면 알루미늄(Al)으로 이루어지고, 그 표면은 알루마이트 처리가 실시되고 있다. 이 에칭 장치(5)에서는 서셉터(5b)(하부 전극)와 상부 전극(5d)의 간격(이하, 전극 간격이라 함)을, 예를 들면 17 mm∼60 mm의 범위에서 변경 가능하도록 되어 있다. 또한, 전극판(5d1)의 재료로서는 상기 재료 중에서도 스카벤징이 가능한 실리콘을 이용하는 것이 바람직하다.
상부 전극(5d)에서의 전극 지지체(5d2)의 중앙에는 가스 도입구가 설치되고, 그 가스 도입구에는 가스 공급관이 접속되어 있고, 또한 그 가스 공급관에는 밸브 및 상기 매스플로우 컨트롤러를 통해 처리 가스 공급원이 기계적으로 접속되어 있다. 이 처리 가스 공급원에서 에칭 가스가 공급된다. 이 챔버(5a)의 일부에는 가스 배기관(5e)이 설치되어 있다. 이 가스 배기관(5e)은 예를 들면, 터보 분자 펌프 등과 같은 진공 펌프가 구비되어 있고, 이에 따라, 챔버(5a) 내를, 소정의 감압 분위기(예를 들면 1∼13. 3 Pa)까지 진공 가능하도록 구성되어 있다. 진공 펌프의 배기 속도는, 예를 들면 2200 (L/s)이고, 대배기화가 가능하게 되어 있다. 또한, 챔버(5a)의 측벽에는 게이트 밸브가 설치되어 있다. 웨이퍼(6)는 그 게이트 밸브를 개방한 상태에서, 챔버(5a)와 그것에 인접하는 로드로크 챔버 사이에서 반송되도록 되어 있다.
상부 전극(5d)에는 제1 고주파 전원(5f)이 정합기 및 고역 통과필터 HPF를 통해 전기적으로 접속되어 있다. 이 제1 고주파 전원(5f)은, 예를 들면 50∼150 MHz 범위의 주파수의 설정이 가능하게 되어, 이와 같이 높은 주파수의 전압을 인가함으로써 챔버(5a) 내에 바람직한 해리 상태에서, 또한, 고밀도의 플라즈마를 형성할 수가 있어, 종래보다도 저압 조건하에서의 플라즈마 에칭 처리가 가능하게 되어 있다. 이 제1 고주파 전원(5f)의 주파수는, 예를 들면 50∼80 MHz가 바람직하고, 전형적으로는 60 MHz 또는 그 근방의 조건이 채용된다.
하부 전극으로서의 서셉터(5b)에는 제2 고주파 전원(5g)이 저역 통과 필터 LPF 및 정합기를 통해 전기적으로 접속되어 있다. 이 제2 고주파 전원(5g)은, 예를 들면 1∼4 MHz의 범위의 주파수의 설정이 가능하게 되어, 이러한 범위의 주파수의 전압을 인가함으로써 웨이퍼(6)에 대하여 손상을 제공하지 않고 적절한 이온 작용을 제공할 수 있다. 이 제2 고주파 전원(5g)의 주파수는, 예를 들면 1∼3 MHz가 바람직하고, 전형적으로는, 2 MHz 또는 그 근방의 조건이 채용된다.
이 에칭 장치(5)에 있어서, 본 명세서에서 개시되는 처리 압력은 상기한 바와 같이, 예를 들면 바라튼 진공계에 의해서 측정되어 있다. 이 바라튼 진공계는 챔버(5a) 내의 측벽에 설치되고, 상하 전극으로부터 약간 떨어져 있다. 이 때문에, 상기 처리 압력은 상호 대향하는 상부 전극(5d)과 서셉터(5b)(하부 전극) 사이 의 압력과 엄밀히는 다르다.
에칭 장치(5)의 구성은 상기한 것에 한정되는 것이 아니고 여러가지 변경 가능하고, 다른 평행 평판형의 에칭 장치를 이용하는 경우에 있어서도 본 발명을 적용하는 것이 가능하다.
다음에, 본 발명의 기술 사상을 DRAM을 갖는 반도체 집적 회로 장치의 제조 방법에 적용한 경우의 일례를 설명한다. 도 10은 DRAM의 제조 공정 중에 있어서의 웨이퍼(6)(반도체 기판(6S))의 전체 평면도를 보이고 있다. 웨이퍼(6)는, 예를 들면 평면 대략 원 형상으로 형성되어 있고, 그 외주의 일부에는 위치 정렬 등에 이용되는 노치(6a)가 설치되어 있다. 웨이퍼(6)의 직경은, 예를 들면 200 mm 정도이다. 단, 웨이퍼(6)의 직경은 이것에 한정되는 것이 아니고 여러가지 변경가능하고, 예를 들면 직경 300 mm의 대구경 웨이퍼를 이용할 수도 있다. 또한, 도 10에 있어서는 웨이퍼(6)에 가상적으로 X축과 이것에 수직인 Y축을 적용시키고 있다. X축은 도 10의 좌우가로 방향으로 연장되는 축, Y축은 도 10의 상하세로 방향으로 연장되는 축으로 상기 노치(6a) 상을 통과하도록 배치되어 있다. 이 이후에 이용하는 단면도에 있어서, X, X라고 덧붙여져 있는 것은 이 도 10의 X축 방향에 따르는 주요부 단면도를 나타내고, Y, Y라고 덧붙여져 있는 것은 도 10의 Y축 방향에 따르는 주요부 단면도를 보이고 있다.
도 11 및 도 12는 각각 본 실시 형태의 DRAM의 제조 공정 중에 있어서의 웨이퍼(6)의 메모리 셀 영역에서의 상기 X, X 및 Y, Y의 주요부 단면도를 보이고 있다. 우선, 예를 들면 p형으로 비저항이 10 Ωcm 정도의 단결정 실리콘으로 이루어 지는 반도체 기판(6S)(이 단계에서는 평면이 대략 원 형상의 웨이퍼(6))의 주면으로 분리부(7)를 형성한 후, 반도체 기판(6S)에 p웰 PW를 형성한다. 분리부(7)는 소자 분리 영역에서의 반도체 기판(6S)의 디바이스면을 드라이 에칭하여 소정의 깊이의 홈을 형성한 후, 그 홈의 내부를 포함하는 반도체 기판(6S)의 디바이스면 상에 산화 실리콘막 등으로 이루어지는 절연막을 CVD(Chemical Vapor Deposition)법으로 피착하고, 계속해서, 그 절연막을 화학 기계 연마(Chemical Mechanical Polishing : CMP)법 등으로 연마하여 홈의 내부에 남기는 것에 의해 형성한다(트렌치 아이소레이션). 또한, p웰 PW는 반도체 기판(6S)에, 예를 들면 붕소(B) 등과 같은 불순물을 이온 주입하고, 계속해서 반도체 기판(6S)을 어닐링(열 처리)하여 그 불순물을 확산시키는 것에 의해 형성한다.
계속해서, p웰 PW의 표면을 불산(HF)계의 세정액을 사용하여 세정한 후, 반도체 기판(6S)을 웨트 산화하여 p웰 PW의 표면에 청정한 게이트 절연막(8)을 형성한다. 이 게이트 절연막(8)은, 예를 들면 산화 실리콘으로 이루어지고, 그 두께는 이 산화 실리콘 환산막 두께로, 예를 들면 6 nm 정도이다.
이 게이트 절연막(8)을, 산화 실리콘막으로 바꾸어 산질화실리콘막으로 구성해도 좋다. 이에 따라, 게이트 절연막(8)의 핫 캐리어 내성을 향상할 수 있고, 절연내성을 향상시킬 수 있다. 산질화실리콘막을 형성하기 위해서는, 예를 들면 반도체 기판(6S)을 NO, NO2 또는 NH3라고 한 질소 포함 가스 분위기속에서 열 처리하면 좋다. 또한, 산화 실리콘으로 이루어지는 게이트 절연막(8)을 형성한 후, 반도 체 기판(6S)을 상기한 질소 포함 가스 분위기속에서 열 처리하여, 게이트 절연막(8)과 반도체 기판(6S)의 계면에 질소를 편석시키더라도, 상기와 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막(8)을, 예를 들면 질화실리콘막 혹은 산화 실리콘막과 질화실리콘막의 복합 절연막으로 형성해도 좋다. 산화 실리콘으로 이루어지는 게이트 절연막(8)이 이 산화 실리콘 환산막 두께로 5 nm 미만, 특히 3 nm 미만까지 얇게 되면, 직접 터널 전류의 발생이나 스트레스 기인의 핫 캐리어 등에 의한 절연 내압의 저하가 현재화한다. 질화실리콘막은 산화 실리콘막보다도 유전률이 높기 때문에 그 실제의 막 두께를 이 산화 실리콘 환산막 두께보다도 두껍게 할 수 있다. 즉, 질화실리콘막을 갖는 경우에는 물리적으로 두껍더라도, 상대적으로 얇은 이 산화 실리콘막과 동등한 용량을 얻을 수 있다. 따라서, 게이트 절연막(8)을 단일의 질화실리콘막 혹은 그것과 산화 실리콘과의 복합막으로 구성함으로써, 그 실효 막 두께를, 산화 실리콘막으로 구성된 게이트 절연막보다도 두껍게 할 수 있기 때문에, 터널 누설 전류의 발생이나 핫 캐리어에 의한 절연 내압의 저하를 개선할 수 있다.
그 후, 게이트 절연막(8) 상에 게이트 전극(9)(워드선 WL)을 형성하고, 계속해서 게이트 전극(9)의 양측의 p웰 PW에 저불순물 농도의 n형 반도체 영역(10a, 10b)을 형성한다. 이 게이트 전극(9)(워드선 WL)은, 예를 들면 인 등의 불순물을 도핑한 다결정 실리콘막을 반도체 기판(6S) 상에 CVD법으로 피착하고, 계속해서 그 상부에 질화 텅스텐(WN)막과 텅스텐(W)막을 스퍼터링법으로 피착하며, 또한 그 상 부에 질화실리콘막 등으로 이루어지는 캡막(11)을 CVD법으로 피착한 후, 포토레지스트막을 마스크로 하여 이들의 막을 드라이 에칭함으로써 형성한다. 이 게이트 전극(9)을 구성하는 다결정 실리콘막의 두께는, 예를 들면 50∼100 nm 정도이고, 질화 텅스텐막의 두께는 예를 들면, 수 nm 정도, 텅스텐막의 두께는 예를 들면 50∼100 ㎚정도이다. 또한, 캡막(11)은 두께 120 nm 정도의 질화실리콘막을 피착하여 이루어진다. 또한, n형 반도체 영역(1Oa, 1Ob)은 p웰 PW에, 예를 들면 비소(As) 등과 같은 불순물을 이온 주입하여 형성한다.
계속해서, 반도체 기판(6S) 상에 질화실리콘막 등으로 이루어지는 절연막(12)을 저압 CVD법 등에 의해 두께 40∼60 nm 정도 피착한다. 이 단계에서 절연막(12)은 상호 인접하는 워드선 WL 사이를 매립하지 않는 상태에서, 반도체 기판(6S)의 디바이스면, 게이트 전극(9)의 측면 및 캡막(11)의 표면(상면 및 측면)을 피복하도록 형성되어 있다.
계속해서, 반도체 기판(6S)의 디바이스면 상에, 예를 들면 산화 실리콘막으로 이루어지는 절연막(1a)을 CVD법 등에 의해서 피착한 후, 그 상면을 CMP법 등으로 평탄화함으로써, 절연막(1a)을 형성한다. 절연막(1a)의 두께를 나타내는 치수 D2는 예를 들면 600 nm 정도이다. 계속해서, 절연막(1a) 상에, 예를 들면 두께 50∼200 ㎚ 정도의 반사 방지막(15a)을 회전 도포법 등에 의해서 피착한 후, 그 위에, 예를 들면, 두께 400∼800 nm 정도의 포토레지스트막을 회전 도포법 등에 의해서 피착하고, 이것을 패터닝함으로써 포토레지스트 패턴(이하, 단순히 레지스트 패턴이라 함)(2a)을 형성한다. 레지스트 패턴(2a)은 컨택트홀 형성용의 마스크 패턴 이고, 통상의 노광 처리에 의해서 패터닝되어 있다. 레지스트 패턴(2a)의 개구부는 평면 대략 원 형상으로 형성되어 있고, 그 개구부에서 컨택트홀 형성 영역이 노출되고, 그 이외가 덮여 있다. 레지스트 패턴(2a)의 개구부의 치수 D3 및 그 개구부의 인접 간격의 치수 D4는, 예를 들면 160 nm 정도이다.
그 후, 도 13 및 도 14에 도시한 바와 같이, 상기한 레지스트 패턴(2a)을 마스크로 하여 반사 방지막(15a)을 에칭 제거한다. 에칭 장치는 예를 들면 상기 도 9의 이주파여기평행 평판형 RIE 장치와 동등한 형상이기는 하지만 인가 주파수가 다른 에칭 장치를 이용하였다.
계속해서, 상기 본 발명의 에칭 기술을 이용하여 절연막(1a)에 컨택트홀을 천공한다(SAC 프로세스).
우선, 웨이퍼(6)를 상기 도 9에 나타낸 에칭 장치(5)(이주파여기평행 평판형 RIE 장치) 내에 세트한다. 계속해서, 상기 제1 스텝의 에칭 처리를 웨이퍼(6)에 대하여 실시함으로써, 도 15 및 도 16에 도시한 바와 같이, 상기 레지스트 패턴(2a) 및 반사 방지막(15a)을 에칭 마스크로 하여, 거기에서 노출하는 절연막(1a)을 에칭 제거한다. 에칭 조건은, 예를 들면 다음과 같다. 에칭 처리실내의 압력은, 예를 들면 2. 66 Pa 정도, 에칭 가스 및 그 가스 유량은 예를 들면 C5F8 : O2 : Ar = 16 : 18 : 800 cm3/min 정도, 고주파 전력은 상부 전극(5d)(도 9 참조)이, 예를 들면 800 W 정도, 서셉터(5b)(도 9 참조)가, 예를 들면 700 W 정도, 전극 간격은 예를 들면 21 ㎜ 정도로 하였다. 또한, 플라즈마 밀도는, 예를 들면 1O11/cm3 정도이다.
이 단계에서는 예를 들면 컨택트홀(3a)의 바닥부(깊이)가 워드선 WL 상의 캡막(11)의 거의 상면 높이에 달하는 정도까지 제1 스텝의 에칭 처리를 행하였다. 따라서, 이 단계의 컨택트홀(3a)의 바닥부측에는 절연막(1a)이 남겨져 있다. 이 제1 스텝의 에칭 처리로 컨택트홀(3a)의 바닥부가 상기 깊이에 도달한 것은 도 17(a)에 도시한 바와 같이, 에칭 처리실 내의 플라즈마로부터의 발광 중, 불화 실리콘(SiF, 파장 440 ㎚)을 관측하여, 그 파형이 저하함에 따라서 자동적으로 검출하였다. 또한, 컨택트홀(3a)이 상기 깊이에 도달하면, 질화실리콘으로 이루어지는 절연막(12)의 일부가 노출되기 때문에, 도 17(b)에 도시한 바와 같이, 플라즈마 중의 CN(파장 388 nm)을 관측하여, 그 파형의 상승에 의해서 자동적으로 검출할 수도 있다.
계속해서, 컨택트홀(3a)이 상기 깊이에 도달한 것을 자동적으로 검출한 후, 플라즈마 방전을 절단하지 않고서 연속으로 상기 제2 스텝의 에칭 처리로 이행한다. 즉, 상기 제1 스텝의 에칭 조건 중, O2의 유량을 15 cm3/min 정도로 전환하여(저감하여), 나머지 절연막(1a)을 도 18 및 도 19에 도시한 바와 같이 에칭 제거하였다. 이 때의 에칭 시간은 플라즈마로부터의 발광 중, 도 20(a)에 도시한 바와 같이, SiF를 관측하여, 파형의 저하를 절연막(1a)의 에칭이 종료한 저스트 시간으로서 검출하여, 그것에 오버 에칭을 1O초 정도 실시하는 것으로 얻었다. 또한, 이 에칭 시간은 절연막(1a)이 없어지면, 하층의 질화실리콘막으로 이루어지는 절연막(12)이 노출되기 때문에, 도 20(b)에 도시한 바와 같이, 플라즈마 중의 CN(파장 388 nm)을 관측하여, 그 파형의 상승을 절연막(1a)의 에칭이 종료한 저스트 시간으로서 검출하여, 그것에 오버 에칭을 10초 정도 실시하는 것으로 얻을 수도 있다.
이러한 제2 스텝의 에칭 처리중에 있어서, 웨이퍼(6)는 그 이면의 서셉터(5b)(도 9 참조)의 가스 통로에서 공급되는 헬륨(He) 가스의 압력 및 유량, 또한, 정전 전압의 설정에 의해, 예를 들면 ∼120 ℃로 유지되었다. 이 웨이퍼(6)의 온도는 에칭 처리 중의 웨이퍼(6)의 디바이스면의 온도이고, 열은 주로 플라즈마로부터 공급된다. 이 온도는 웨이퍼(6)의 디바이스면 상의 중앙, 외주 및 이들 사이의 3점에 온도 측정용의 템프플레이트을 접착하여, 3점의 측정 온도를 평균함으로써 얻어진 것이다.
이 제2 스텝의 에칭후에 있어서는 컨택트홀(3a)이 완전하게 형성되어 있지 않고, 컨택트홀(3a)의 바닥부에 절연막(12)이 에칭 스토퍼로서 남겨져 있다. 또한, 이 단계의 컨택트홀(3a) 내에 있어서의 절연막(1a)의 표면(컨택트홀(3a)의 내면(저면 및 내측면))에는 CFx(x= 0∼2)의 얇은 폴리머층(4)이 피착되어 있다.
이 단계의 컨택트홀(3a)의 하부의 직경은, 예를 들면 60 nm 정도이다. 따라서, 이 단계의 컨택트홀(3a)의 애스펙트비는 상기 절연막(1a)의 두께의 치수 D2(도 11 참조)가 600 nm이기 때문에, 깊이 600/폭 60 = 10 정도이다. 본 발명자등의 검토에 따르면, 이 애스펙트비가 10보다 큰 경우, 또는, 12보다 큰 경우, 또한 14보다 큰 경우에 본 발명을 적용하는 것이 바람직하다라고 되었다. 또한, 여기서는 제2 스텝의 산소 유량을 줄이는 경우에 대해 설명하였지만, 상기한 바와 같이 제2 스텝 시에 에칭 장치(5)의 서셉터(5b)(도 9 참조)에 인가하는 바이어스 파워(고주파 전력)를, 제1 스텝 시에 서셉터(5b)에 인가한 바이어스 파워보다도 낮게 해도 좋고, 이 바이어스 파워를 바꾸는 기술과 상기 산소 유량 또는 CF계의 가스 유량을 바꾸는 기술을 조합하더라도 좋다.
에칭 종료 후, 질화실리콘막에 대한 산화 실리콘막의 선택비를 산출하였다. 여기서 선택비는 도 21에 예시하는 바와 같이 에칭된 경우에, (산화 실리콘막(절연막(1a)의 에칭 레이트)/(게이트 전극(9) 상의 견부의 질화실리콘막(절연막(12))의 에칭 레이트)이다. 게이트 전극(9) 상의 견부의 질화실리콘막의 에칭 레이트는 도 21에 나타내는 수직 방향의 깎임이 최대의 부분의 깎임 치수 D5를 기초로 하여 산출하였다. 그 결과, 마스크 선택비를 비교예보다도 대폭 향상시킬 수 있었다. 또한, 도 21은 도 18의 주요부 확대 단면도이다. 도 21에 있어서는 도면을 보기 쉽게 하기 위해서, 도 18에 나타낸 n형 반도체 영역(10a, 10b), 폴리머층(4), 반사 방지막(15a) 및 레지스트 패턴(2a) 등을 도시하고 있지 않다.
이와 같이, 본 실시 형태에 따르면, 고 애스펙트비의 컨택트홀(3a)을 보잉을 생성하는 일없이 양호한 수직 형상으로 형성하는 것이 가능해진다. 또한, 고 애스펙트비의 컨택트홀(3a)을, 마스크 선택비를 충분히 확보한 상태에서 양호하게 개구하는 것이 가능해진다. 또한, 고 애스펙트비의 컨택트홀(3a)을, 그 상부 직경의 증대를 초래하는 일도 없이, 개구하는 것이 가능해진다. 따라서, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능해진다. 또한, 미세화를 추진할 수 있기 때문에, DRAM의 성능 및 집적도의 향상을 추진시키는 것이 가능해진다.
계속해서, 상기 에칭 처리 후, 진공 상태를 깨뜨리지 않고서 연속하여, 상기폴리머층(4)을 제거한다. 이에 따라, 도 22 및 도 23에 도시한 바와 같이, 컨택트홀(3a)의 내면(측면 및 저면)으로부터 절연막(1a, 12)의 표면을 노출시킨다. 이 때의 처리 조건은 폴리머층(4) 만이 제거되고, 레지스트 패턴(2a)이 제거되지 않는 조건으로 하고 있다. 이 때의 에칭 장치도, 상기 도 9의 에칭 장치(5)를 이용하였다.
그 후, 진공 상태를 깨뜨리지 않고서 연속하여, 레지스트 패턴(2a)을 에칭 마스크로 하여, 컨택트홀(3a)의 바닥부의 절연막(12)을 에칭 제거한다. 이에 따라, 도 24 및 도 25에 도시한 바와 같이, 컨택트홀(3a)의 저면으로부터 반도체 기판(6S)의 디바이스면의 일부(n형 반도체 영역(10a, 10b))를 노출시켜, 컨택트홀(3a)을 완성한다. 이 때의 에칭 장치도, 상기 도 9의 에칭 장치(1)를 이용하였다.
본 실시 형태에 따르면, 게이트 전극(9)과 컨택트홀(3a)과의 쇼트 마진도 향상시킬 수 있다. 상기 쇼트 마진은 도 26에 예시되는 게이트 전극(9)과 컨택트홀(3a)의 거리가 최소의 부분의 치수 D6을 측정하였다. 본 실시 형태에서는 쇼트 마진을 30∼40 nm 정도 얻을 수 있다. 물론, 컨택트홀(3a)의 개구 불량도 생기지 않는다. 따라서, 고집적으로 고성능인 DRAM의 수율 및 신뢰성을 향상시키는 것이 가능해진다. 또한, 도 26은 도 24의 주요부 확대 단면도이다. 도 26에 있어서는 도면을 보기 쉽게 하기 위해서, 반사 방지막(15a) 및 레지스트 패턴(2a) 등을 도시하지 않는다.
계속해서, 레지스트 패턴(2a) 및 반사 방지막(15a)을 애싱 처리에 의해서 제거한 후, 웨이퍼(6)의 디바이스면 상에, 예를 들면 n형의 도핑된 폴리실리콘막을 CVD법 등에 의해서 피착하고, 또한, 그 도핑된 폴리실리콘막을 CMP법 등에 의해서 연마함으로써, 도 27 및 도 28에 도시한 바와 같이, 컨택트홀(3a) 내에 도핑된 폴리실리콘으로 형성되는 플러그(16a, 16b)를 형성한다.
계속해서, 웨이퍼(6)에 대하여 열처리를 실시하는 것에 의해, 플러그(16a, 16b) 중의 불순물(예를 들면 인 또는 비소)을 반도체 기판(6S)에 확산시킨다. 이에 따라, 반도체 기판(6S)에 n+형 반도체 영역(10c)을 소스·드레인용의 n형 반도체 영역(1Oa, 1Ob)에 중첩되도록 자기정합적으로 형성한다. 여기까지의 공정에 의해 웨이퍼(6)의 각 칩의 메모리 영역에 복수의 메모리 셀 선택 MISQs를 완성한다.
계속해서, 도 29 및 도 30에 도시한 바와 같이, 절연막(1a) 및 플러그(16a, 16b) 상에, 예를 들면 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해서 산화 실리콘막으로 이루어지는 절연막(17)을 피착한다. 그 후, 그 절연막(17)에, 플러그(16a)의 일부가 노출하는 관통 홀을 천공한 후, 그 관통 홀내 및 절연막(17) 상에, 예를 들면 텅스텐 등과 같은 금속막을 스퍼터링법 또는 CVD법 혹은 그 양방을 이용하여 피착하고, 또한, 그 금속막을 관통 홀 내에만 남겨지도록 CMP법 등에 의해서 연마한다. 이에 따라, 관통 홀 내에 플러그를 형성한다. 이 플러그는 상기 플러그(16a)와 전기적으로 접속되어 있다.
계속해서, 그 절연막(17) 상에, 예를 들면 두께 50 nm 정도의 질화실리콘으로 이루어지는 절연막(18)을 CVD법 등에 의해서 피착한 후에, 그 위에, 예를 들면 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해서 산화 실리콘으로 이루어지는 절연막(19)을 피착한다. 계속해서, 그 절연막(18, 19)에 비트선 형성용의 홈을 형성한 후, 그 홈내 및 절연막(19) 상에, 예를 들면 텅스텐 등과 같은 금속막을 스퍼터링법 등에 의해서 피착하고, 또한, 그 금속막을 상기 홈 내에만 남겨지도록 CMP법 등에 의해서 연마한다. 이에 따라, 비트선 형성용의 홈 내에 텅스텐 등으로 이루어지는 매립 비트선 BL을 형성한다. 이 비트선 BL은 상기 절연막(17)에 천공된 관통 홀 내의 플러그를 통해 플러그(16a)와 전기적으로 접속되고, 메모리 셀 선택 MISQs의 한쪽의 n형 반도체 영역(10a), n+형 반도체 영역(10c)과 전기적으로 접속되어 있다. 그 후, 절연막(19) 및 매립 비트선 BL 상에, 예를 들면 질화실리콘으로 이루어지는 절연막(20)을 플라즈마 CVD법 등에 의해서 lOO nm 정도의 두께로 퇴적한다.
계속해서, 절연막(17∼20)에 플러그(16b)의 상면이 노출하는 관통 홀(21)을 포토리소그래피 기술 및 드라이 에칭 기술에 의해서 천공한다. 관통 홀(21)은, 예를 들면 평면 대략 타원형으로 형성되어 있다. 계속해서, 관통 홀(21) 내 및 절연막(20) 상에, 예를 들면 도핑된 폴리실리콘막을 CVD법 등에 의해서 피착한 후, 이것을 관통 홀(21) 내에만 남겨지도록 CMP법 등에 의해서 연마한다. 이에 따라, 관통 홀(21) 내에 도핑된 폴리실리콘막으로 이루어지는 플러그(22a)를 형성한다. 플러그(22a)는 플러그(16b)와 전기적으로 접속되어 있다.
계속해서, 절연막(20) 상에, 예를 들면 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해서 산화 실리콘막으로 이루어지는 절연막(1b)을, 예를 들면 2. 0∼3. 0 ㎛, 여기서는 2. 3 ㎛ 정도의 두께로 피착한다. 그 후, 절연막(1b) 상에, 예를 들면 도핑된 폴리실리콘막 등으로 이루어지는 마스크 형성막 MA를 CVD법 등에 의해서 두께 200∼400 nm, 여기서는 330 nm 정도 피착한다. 마스크 형성막 MA를 도핑된 폴리실리콘으로 함으로써, 오염을 저감할 수 있고, 또한, 가공을 용이하게 할 수 있다. 마스크 형성막 MA로서, 예를 들면 텅스텐 등과 같은 금속막을 이용할 수도 있다. 이 경우, 단단하여 깎임이 어렵고, 또한, 다른 재료와의 선택비를 취하기 쉬우므로 절연막(산화막)의 가공 정밀도를 향상시킬 수 있다.
계속해서, 마스크 형성막 MA 상에, 예를 들면 두께 50∼200 nm, 여기서는 80 nm 정도의 반사 방지막(15b) 및 두께 400 nm 정도의 포토레지스트막 PR을 하층에서 순으로 회전 도포법 등에 의해서 피착한다. 포토레지스트막 PR은 캐패시터 구멍 형성 영역이 노출되고, 그 이외가 덮여지도록, 상기 피착 처리 후에 통상의 노광 처리에 의해서 패터닝되어 있다. 도 31은 이 단계의 웨이퍼(6)의 주요부 평면도를 보이고 있다. 도 31에서는 도면을 보기 쉽게 하기 위해서, 포토레지스트막 PR에 상대적으로 짙은 음영의 해칭을 붙이고, 반사 방지막(15b)에 상대적으로 옅은 음영의 해칭을 붙이었다. 도 31에 있어서, 캐패시터 구멍 형성용의 개구부에서의 길이 방향의 치수 Dll은, 예를 들면 250 nm 정도, 그 폭 방향의 치수 D12는, 예를 들면 130 nm 정도, 캐패시터 구멍 형성용의 개구부의 길이 방향의 인접 치수 D13은, 예를 들면 170 nm 정도, 캐패시터 구멍 형성용의 개구부의 폭 방향의 인접 치수(분리 폭) D14는, 예를 들면 130 nm 정도이다. 본 발명자등의 검토에 따르면, 상기 분리 폭이 예를 들면 150 nm 정도, 또는 140 nm 정도, 특히 130 nm 정도 또는 그 이하의 제품에 상기 본 발명의 에칭 방법을 채용하는 것이 바람직하다. 이것은 그 인접 간격이 좁게 되면, 인접 캐패시터 구멍끼리가 보잉에 의해 단락하기 때문이고, 보잉을 저감 또는 없앨 수 있는 본 발명을 적용하면, 그것을 방지할 수 있기 때문이다. 캐패시터 구멍을 천공한 후의 에칭이나 세정 처리에 의해 구멍 내의 측면이 약간 에칭되기 때문에, 분리 폭이 좁은 경우(예를 들면 130 nm)는 특히 본 발명의 에칭 방법이 효과적이다.
계속해서, 도 32 및 도 33에 도시한 바와 같이, 상기한 포토레지스트막 PR을 마스크로 하여 반사 방지막(15b)을 에칭 제거한다. 이 때의 에칭 조건은, 예를 들면 다음과 같다. 즉, 에칭 장치 및 조건은, 예를 들면 상기 반사 방지막(15a)의 경우와 동일하다.
그 후, 포토레지스트 PR을 에칭 마스크로 하여, 거기에서 노출하는 도핑된 폴리실리콘막을 에칭 제거함으로써, 도 34 및 도 35에 도시한 바와 같이, 하드 마스크 패턴(2b)을 패턴 형성한다.
그 후, 포토레지스트막 PR을 도 36 및 도 37에 도시한 바와 같이 애싱 처리 등에 의해서 제거한다. 도 38은 이 단계의 웨이퍼(6)의 주요부 평면도이다. 도 38에 있어서는 도면을 보기 쉽게 하기 위해서 하드 마스크 패턴(2b)에 음영의 해칭을 붙이었다. 하드 마스크 패턴(2b)에는 평면 모서리가 둥근 사각 형상의 복수의 개구부가 규칙적으로 배열하여 형성되어 있다. 그 개구부에서는 절연막(1b)이 노 출되어 있다. 이 개구부에서 노출하는 부분에 캐패시터 구멍이 형성된다.
계속해서, 상기 본 발명의 에칭 기술을 이용하여, 도 39 및 도 40에 나타내는 바와 같이, 하드 마스크 패턴(2b)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(1b) 부분을 에칭 제거함으로써, 캐패시터 구멍(3b)을 형성한다(HARC 프로세스).
이 HARC 프로세스 시의 에칭 조건은, 예를 들면 다음과 같다. 우선, 캐패시터 구멍(3b)의 도중깊이까지는 상기 제1 스텝의 에칭 처리를 행한다. 그 때의 에칭 가스 및 그 가스 유량은, 예를 들면 C5F8 : O2 : Ar = 24 : 28 : 700 cm3/min 정도, 바이어스 파워(고주파 전력)은 상부 전극(5d)(도 9 참조)이, 예를 들면 1800 W 정도, 서셉터(5b)(도 9 참조)가, 예를 들면 1500 W 정도, 처리 시간은, 예를 들면 2분 정도이다. 또한, 플라즈마 밀도는, 예를 들면 5×1011/cm3 정도이다. 스텝의 전환은 처리 시간에 행하였다. 이 단계에서는, 예를 들면 컨택트홀(3b)의 깊이가 완전하게 팔 수 있는 경우의 반 정도까지, 즉, 예를 들면 1 ㎛ 정도가 될 때까지 에칭 처리를 행하였다. 따라서, 이 단계의 컨택트홀(3b)의 바닥부에 절연막(1b)이 남겨지고 있다.
계속해서, 상기 에칭 처리 시간 후에, 플라즈마 방전을 중단하지 않고서 연속해서 상기 제2 스텝의 에칭 처리로 이행한다. 즉, 상기 제1 스텝의 에칭 조건 중, O2의 유량만을 24 cm3/min 정도로 전환하고(저감하고), 나머지 절연막(1b)을 에칭 제거하였다. 이에 따라, 캐패시터 구멍(3b)을 완성시키었다.
제2 스텝의 에칭 조건은 상기와 달리하여 다음과 같이 해도 좋다. 즉, 상기 제1 스텝의 에칭 조건 중, C5F8의 유량만을 28 cm3/min 정도로 전환하고(증가하고), O2의 양을 상대적으로 저감하도록 해도 좋다.
또한, 다른 수단으로서, 상기 제1 스텝의 에칭 조건 중, 서셉터(5b)(도 9 참조)에의 바이어스 파워(고주파 전력)만을, 예를 들면 1200 W 정도로 전환(저감)하여도 좋다.
또한, 다른 수단으로서, 상기 제1 스텝의 에칭 조건 중, 상부 전극(5d)(도 9 참조)에의 바이어스 파워(고주파 전력)만을, 예를 들면 2000 W 정도로 전환(증가)하여도 좋다.
또한, 다른 수단으로서, 에칭 장치(5)의 상하 전극의 바이어스 파워(고주파 전력)를 바꾸는 수단과 상기 에칭 가스의 산소 또는 CF계 가스의 유량을 바꾸는 수단을 적절하게 조합하더라도 좋다.
제2 스텝의 에칭 시간은 플라즈마로부터의 발광 중, 질화 탄소(CN)를 관측하여, 기초의 질화실리콘 등으로 이루어지는 절연막(20)이 노출했을 때의 파형의 상승을 산화 실리콘막(절연막(3e))의 에칭이 종료한 저스트 시간으로서 오버·에칭 처리를 30% 실시하였다.
이러한 제1, 제2 스텝의 에칭 처리 후에 있어서의 하드 마스크 패턴(2b)은 그 상부가 에칭 처리전에 비교하여 깎여 있다. 그리고, 하드 마스크 패턴(2b)은 그 두께가 캐패시터 구멍(3b)에 근접함에 따라서 얇게 되도록 깎여 있다. 도 41은 이 처리 후의 웨이퍼(6)의 주요부 평면도를 보이고 있다. 도 41에 있어서는 도면을 보기 쉽게 하기 위해서, 하드 마스크 패턴(2b) 및 플러그(22a)에 음영의 빗금을 붙이었다. 캐패시터 구멍(3b)의 저면으로부터는 플러그(22a) 상부 및 절연막(20)이 노출되어 있다.
이러한 제2 스텝의 에칭의 종료 후, 폴리실리콘막(하드 마스크 패턴(2b))에 대한 산화 실리콘막(절연막(1b))의 선택비를 산출하였다. 여기서 선택비는 도 42에 예시하는 바와 같이 에칭된 경우에, (산화 실리콘막(절연막(1b))의 에칭 레이트)/(폴리실리콘막(하드 마스크 패턴(2b))의 에칭 레이트)로 산출할 수 있다. 폴리실리콘막(하드 마스크 패턴(2b))의 에칭 레이트는 도 42에 나타내는 부분의 치수 D15를 기준으로 하여 산출하였다. 그 결과, 선택비를 향상시킬 수 있었다. 예를 들면, 상기 제1 스텝의 조건만으로 캐패시터 구멍(3b)을 완전하게 천공한 경우, 상기 폴리실리콘막(하드 마스크 패턴(2b))의 잔막 두께는, 예를 들면 소정 영역 중의 각 위치의 평균으로 39. 53 nm 정도이다. 또한, 상기 폴리실리콘막(하드 마스크 패턴(2b))이 소실하는 영역도 있다. 이것에 대하여, 본 실시 형태의 스텝 에칭 처리(에칭 가스 유량을 바꾸는 수단)의 경우에는 상기 폴리실리콘막(하드 마스크 패턴(2b))의 잔막 두께가, 예를 들면 소정 영역 중의 각 위치의 평균으로 93. 02 nm 정도이다. 또한, 본 실시의 형태의 스텝 에칭 처리(에칭 장치(5)의 상하 전극에 인가하는 바이어스 파워(고주파 전력)를 바꾸는 수단)의 경우에는 상기 폴리실리콘막(하드 마스크 패턴(2b))의 잔막 두께가, 예를 들면 소정 영역 중의 각 위치의 평균으로 76. 74 nm 정도이다. 어느 경우도 상기 폴리실리콘막(하드 마스크 패턴(2b))의 잔막의 두께를 대폭 향상시킬 수 있다. 또한, 어느 경우도, 상기 폴리실리콘막(하드 마스크 패턴(2b))이 소정의 영역에서 소실하는 일도 없다.
또한, 보잉 등에 의해 인접하는 캐패시터 구멍(3b) 사이의 절연막(1b)의 두께가 최소가 되는 개소(최소 치수)를 측정한 결과, 상기 제1 스텝의 조건만으로 캐패시터 구멍(3b)을 완전하게 천공한 경우, 상기 최소 치수는, 예를 들면 소정 영역 중의 각 위치의 평균으로 56. 98 nm 정도이다. 이것에 대하여, 본 실시 형태의 스텝 에칭 처리(에칭 가스 유량을 바꾸는 수단)의 경우에는 상기 최소 치수가, 예를 들면 소정 영역 중의 각 위치의 평균으로 80. 23 nm 정도이다. 또한, 본 실시 형태의 스텝 에칭 처리(에칭 장치(5)의 상하 전극에 인가하는 바이어스 파워(고주파 전력)를 바꾸는 수단)의 경우에는 상기 최소 치수가, 예를 들면 소정 영역 중의 각 위치의 평균으로 79. 07 nm 정도이다. 어느 경우도 최소 치수를 대폭 향상시키는 것이 가능해진다.
또한, 캐패시터 구멍(3b)의 구멍 바닥 치수(직경) DA는 상기 제1 스텝의 조건만으로 캐패시터 구멍(3b)을 천공한 경우, 예를 들면 소정 영역 중의 각 위치의 평균으로 73. 67 nm 정도이다. 이것에 대하여, 본 실시 형태의 스텝 에칭 처리(에칭 가스 유량을 바꾸는 수단)의 경우는 상기 구멍 바닥 치수 DA가 예를 들면, 소정 영역 중의 각 위치의 평균으로 72 nm 정도이다. 또한, 본 실시 형태의 스텝 에칭 처리(에칭 장치(5)의 상하 전극에 인가하는 바이어스 파워(고주파 전력)를 바꾸는 수단)의 경우에는 상기 구멍 바닥 치수 DA가, 예를 들면 소정 영역 중의 각 위치의 평균으로 64. 67 nm 정도이다. 따라서, 상기 제1 스텝만으로 캐패시터 구멍(3b)을 개구한 경우와 거의 동등한 개구성이 얻어지고 있다.
이와 같이, 본 실시 형태에 따르면, 고 애스펙트비의 컨택트홀(3b)을, 보잉을 생성하는 일없이, 또는 보잉이 생기더라도 허용의 범위가 양호한 수직 형상으로 형성하는 것이 가능해진다. 또한, 고 애스펙트비의 컨택트홀(3b)을, 마스크 선택비를 충분히 확보한 상태에서 양호하게 개구하는 것이 가능해진다. 또한, 고 애스펙트비의 컨택트홀(3b)을, 그 상부 직경의 증대를 초래하는 일도 없이, 개구하는 것이 가능해진다. 따라서, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능해진다. 또한, 미세화를 추진할 수 있기 때문에, DRAM의 성능 및 집적도의 향상을 추진시키는 것이 가능해진다.
도 43 및 도 44는 캐패시터 구멍(3b) 내에, 정보 축적용 용량 소자(24)를 형성했을 때의 단면도를 보이고 있다. 정보 축적용 용량 소자(24)는 하부 전극(24a)과, 그 표면에 형성된 용량 절연막(24b)과, 플레이트 전극(24c)을 갖고 있다. 하부 전극(24a)은, 예를 들면 도핑된 폴리실리콘막으로 이루어지고, 플러그(22a, 16b)를 통하여 메모리 셀 선택 MISQs의 한쪽의 n형 반도체 영역(10b), n+형 반도체 영역(10c)과 전기적으로 접속되어 있다. 용량 절연막(24b)은, 예를 들면 질화실리콘막, 질화실리콘막과 산화 실리콘막과의 적층막 또는 산화 탄탈(TaO5) 등으로 이루어진다. 플레이트 전극(24c)은 티탄니트라이드 등과 같은 금속막으로 이루어진다.
그런데, 이상의 본 실시 형태에 있어서의 SAC 및 HARC 프로세스의 각종 에칭 조건은 본 발명자등이 행한 것 중에서 가장 양호한 조건의 조합의 일례이다. 상기 각종 조건은 한쪽의 값을 바꾸면 다른 쪽의 값도 변한다고 하는 상호 밀접한 관계에 있는 것으로, 상기한 것에 한정되는 것은 아니고 여러가지로 변경 가능하다.
그래서, 상기 SAC 및 HARC 프로세스의 각종 에칭 조건에 대하여, 본 발명자등의 검토 결과에 대하여 설명한다.
우선, 플라즈마 밀도에 대하여 설명한다. 플라즈마 밀도가 지나치게 낮은 경우, 에칭 가스의 해리에 의한 에칭제(CxFy)의 생성량이 부족하고, 또한, 에칭제와 피에칭막(산화 실리콘막(SiO2))의 반응에 요하는 에너지를 공급하는 이온의 공급량이 부족하다. 그 결과, 피에칭막(산화 실리콘막)의 에칭 레이트가 낮게 되어, 에칭이 스톱하는 일도 있다. 한편, 플라즈마 밀도가 너무 높는 경우, 에칭 가스가 과잉 해리하여, 피에칭막(산화 실리콘막) 상의 피착막이 지나치게 두꺼우므로, 에칭이 진행하지 않게 된다.
에칭 가스가 해리하여 에칭제로 되기 위해서는 CxFy와 같이 탄소(C)와 불소(F)가 결합한 분자인 것이 필요하다. 해리가 지나치게 진행하면, 탄소, 불소 단체로 되어 버려, 단체에서는 산화 실리콘막의 에칭은 진행하지 않는다. 예 : SiO2 + 2CF2 →SiF4 + 2CO
이상의 것을 고려하면, 플라즈마 밀도는, 예를 들면 1O10 ∼1013 /cm3 정도, 또한, 바람직하게는, 예를 들면 1O10∼1O12/cm3 정도, 또는 5×1O10 ∼5×1O11/cm3 정도 로 하는 것이 바람직하다.
다음에, 에칭 장치의 상하 전극 간격에 대하여 설명한다. 이 전극 간격은 상기 플라즈마 밀도를 제어하는 기능을 갖고 있다. 예를 들면 전극 간격이 4O mm 이상으로 되면, 플라즈마 밀도 및 플라즈마의 균일성이 저하한다. 그래서, 상기한 플라즈마 밀도를 고려하면, 상기 전극 간격은, 예를 들면 17∼30 mm 정도가 플라즈마 밀도 및 균일성의 면에서 바람직하다.
다음에, 에칭 가스 중의 플루오르카본계의 가스에 대하여 설명한다. 이 플루오르카본계의 가스는 포화형과 불포화형으로 분류할 수 있다. 포화형은 탄소(C) 원자가 전부 단결합의 것이고, 에칭 가스로서, 예를 들면 CF4, CHF3, CH2F 2, CH3F, C2F6, C3F8, C4F8을 이용할 수 있다. 또한, 불포화형은 탄소(C) 원자가 이중 또는 삼중 결합을 갖는 것으로, 에칭 가스로서, 예를 들면 C5F8 또는 C4F6 을 이용할 수 있다.
상기 본 실시 형태에 있어서, 주 반응 가스로서 C5F8을 채용한 것은, 예를 들면 다음의 이유 때문이다. 우선, 탄소의 수가 많을수록, 피착물(CxFy)의 피착성을 양호하게 할 수 있고, 질화실리콘 선택비를 향상시킬 수 있기 때문이다. 또한, 그 질화실리콘 선택비와 구멍의 수직 형상(구멍의 측벽의 보호성을 피착막(CxFy)에 의해 향상할 수 있다)을 향상시킬 수 있어, 에칭 반응과 피착 반응과의 밸런스가 좋다. 또한, 포토레지스트막 상에 피착막(CxFy)이 피착함으로써 포토레지스트막의 보호성을 향상시킬 수 있으므로, 구멍의 가공 형상 및 가공 치수를 향상시킬 수 있기 때문이다. 또한, C5F8 가스는 지구온난화 포텐셜(GWP)(90∼100), 대기 중에서의 수명(1년)이 CF4(GWP ; 6500, 수명 ; 50000년), C4F8(GWP : 870, 수명 ; 3200년) 등과 비교하여 매우 낮다. 더구나, 가연성, 폭발성, 독성의 면에서도 특히 문제는 안된다. 단, C5F8 단독으로 이용하지 않고서, 상기한 CF4, CHF3, CH2F2, C4F8을 첨가해도 좋다. 즉, 불소(F)를 갖는 가스를 첨가함으로써, 상기한 피착물(CxFy)을 제거하여, 피착성을 억제하는 것이 가능해진다.
또한, 에칭 가스 중의 희석 가스는 플라즈마중에서 전리하여 이온으로 되어 에천트와 피에칭막의 반응을 촉진시키는 것 외에, 에칭 가스 중의 반응 가스 농도를 희석하여 지나친 에칭 및 피착 반응이 생기지 않도록 하는 기능을 갖고 있다. 희석 가스로서 아르곤 가스를 사용한 것은 불활성 가스이기 때문에 화학 반응에 의해서 다른 가스와의 반응 생성물을 생기지 않기 때문이다. 또한, 아르곤 가스에 헬륨 가스 등을 첨가함으로써 반응을 제어하는 것도 가능하다. 또한, 아르곤 가스 대신 헬륨 가스 등의 불활성 가스를 이용할 수도 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 상기 실시 형태에서는 구멍을 형성하는 경우에 본 발명을 적용한 경우에 대해 설명하였지만, 이것에 한정되는 것이 아니고, 예를 들면 배선 형성용 의 홈을 형성하는 경우에 본 발명을 적용하는 것도 가능하다.
또한, 이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용 분야인 DRAM에 적용한 경우에 대해 설명하였지만, 그것에 한정되는 것이 아니고, 예를 들면 SRAM(Static Random Access Memory) 또는 플래시 메모리(EEPR0M ; Electric Erasable Programmable Read 0nly Memory) 등과 같은 메모리 회로를 갖는 반도체 집적 회로 장치의 제조 방법, CMIS(Complementary MIS : 상보형 전계 효과 트랜지스터) 회로를 갖는 반도체 집적 회로 장치의 제조 방법 또는 마이크로 프로세서 등과 같은 논리 회로를 갖는 반도체 집적 회로 장치의 제조 방법, 또는 메모리 회로와 논리 회로를 동일 반도체 기판에 설치하고 있는 혼재형의 반도체 집적 회로 장치의 제조 방법에도 적용할 수 있다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
본 발명에 따르면, 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화 실리콘계의 절연막을 선택적으로 에칭하여 구멍 또는 홈을 형성할 때에, 최초는 폴리머층의 피착성이 약한 조건으로 에칭 처리를 행하고, 계속해서 폴리머층의 피착성이 강한 조건으로 바꾸어 에칭 처리를 행하는 것에 의해, 고애스펙트비의 구멍 또는 홈을 천공하는 것이 가능하게 된다.

Claims (36)

  1. 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화 실리콘계의 절연막을 선택적으로 에칭 가공할 때에, 제1, 제2 스텝을 순서대로 행하는 공정을 갖고,
    상기 제1 스텝에서는 폴리머층의 피착성이 상기 제2 스텝시보다도 약한 조건으로 에칭 처리를 행하고, 계속되는 제2 스텝에서는 폴리머층의 피착성이 상기 제1 스텝시보다도 강한 조건으로 전환하여 에칭 처리를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 스텝의 에칭 가스 중의 산소의 유량비를, 상기 제1 스텝의 에칭 가스 중의 산소의 유량비보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 스텝에 있어서의 에칭 장치의 하부 전극에 인가하는 고주파 전력을, 상기 제1 스텝에 있어서의 에칭 장치의 하부 전극에 인가하는 고주파 전력보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서, 상기 산화 실리콘계의 절연막의 에칭 가공에 의해, 산화 실리콘계의 절연막에 구멍 또는 홈을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 2∼14인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 4∼12인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제4항에 있어서, 상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 6∼10인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제4항에 있어서, 상기 제2 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 10보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화 실리콘계의 절연막을 선택적으로 에칭 가공할 때에, CF계의 부착물의 양에 따라서 제1 스텝의 에칭 및 제2 스텝의 에칭을 순서대로 행하는 공정을 갖고,
    상기 제2 스텝의 에칭 가스 중의 산소의 유량비를, 상기 제1 스텝의 에칭 가스 중의 산소의 유량비보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서, 상기 산화 실리콘계의 절연막의 에칭 가공에 의해, 산화 실리콘계의 절연막에 구멍 또는 홈을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 2∼14인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제10항에 있어서, 상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 4∼12인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제10항에 있어서, 상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 6∼10인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제1O항에 있어서, 상기 제2 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 l0보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에 구멍 또는 홈을 형성할 때에,
    (a) 제1 스텝의 에칭 공정에서는 에칭 가스 중의 산소의 유량비를 제1 유량비로 하여 에칭 처리를 실시함으로써, 상기 구멍 또는 홈의 도중의 깊이까지를 천공하는 공정,
    (b) 제2 스텝의 에칭 공정에서는 상기 에칭 가스 중의 산소의 유량비를 상기 제1 유량비보다도 낮게 한 상태에서 에칭 처리를 실시함으로써, 상기 구멍 또는 홈을 천공하는 공정을 순서대로 갖고,
    상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 2∼l4인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제2 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 10보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에 구멍 또는 홈을 형성할 때에,
    (a) 제1 스텝의 에칭 공정에서는 에칭 가스 중의 산소의 유량비를 제1 유량비로 하여 에칭 처리를 실시함으로써, 상기 구멍 또는 홈의 도중의 깊이까지를 천공하는 공정,
    (b) 제2 스텝의 에칭 공정에서는 상기 에칭 가스 중의 산소의 유량비를 상기 제1 유량비보다도 낮게 한 상태에서 에칭 처리를 실시함으로써, 상기 구멍 또는 홈을 천공하는 공정을 순서대로 갖고,
    상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 4∼12인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제2 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 10보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 반도체 기판 상에 피착된 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에 구멍 또는 홈을 형성할 때에,
    (a) 제1 스텝의 에칭 공정에서는 에칭 가스 중의 산소의 유량비를 제1 유량비로 하여 에칭 처리를 실시함으로써, 상기 구멍 또는 홈의 도중의 깊이까지를 천공하는 공정,
    (b) 제2 스텝의 에칭 공정에서는 상기 에칭 가스 중의 산소의 유량비를 상기 제1 유량비보다도 낮게 한 상태에서 에칭 처리를 실시함으로써, 상기 구멍 또는 홈을 천공하는 공정을 순서대로 갖고,
    상기 제1 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 6∼10인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제2 스텝에서 형성되는 구멍 또는 홈의 애스펙트비가 10보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. (a) 반도체 기판에 메모리 셀 선택용 전계 효과 트랜지스터를 형성하는 공정,
    (b) 상기 반도체 기판 상에, 상기 메모리 셀 선택용 전계 효과 트랜지스터의 게이트 전극의 표면 및 반도체 기판의 표면을 덮는 질화실리콘계의 절연막을 피착하는 공정,
    (c) 상기 반도체 기판 상에, 상기 질화실리콘계의 절연막을 덮는 산화 실리콘계의 절연막을 피착하는 공정,
    (d) 상기 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에, 상기 질화실리콘계의 절연막이 노출되는 구멍을 형성할 때에, CF계의 부착물의 양에 따라서 제1 스텝의 에칭 및 제2 스텝의 에칭을 순서대로 행하는 공정을 갖고,
    상기 제2 스텝의 에칭 가스 중의 산소의 유량비를, 상기 제1 스텝의 에칭 가스 중의 산소의 유량비보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제1 스텝에서 제2 스텝으로의 전환을, 에칭 처리 시에 검출되는 불화 실리콘 또는 질화 탄소의 발광 강도를 검출함으로써 자동적으로 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제21항에 있어서, 상기 제1 스텝에서 형성되는 구멍의 깊이가 상기 메모리 셀 선택용 전계 효과 트랜지스터의 게이트 전극의 높이보다도 상측인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제21항에 있어서, 상기 제1 스텝에서 형성되는 구멍의 애스펙트비가 2∼14인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제21항에 있어서, 상기 제1 스텝에서 형성되는 구멍의 애스펙트비가 4∼12인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제21항에 있어서, 상기 제1 스텝에서 형성되는 구멍의 애스펙트비가 6∼10인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제21항에 있어서, 상기 제2 스텝에서 형성되는 구멍의 애스펙트비가 10보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. (a) 반도체 기판에 메모리 셀 선택용 전계 효과 트랜지스터를 형성하는 공정,
    (b) 상기 메모리 셀 선택용 전계 효과 트랜지스터의 상층에 산화 실리콘계의 절연막을 피착하는 공정,
    (c) 상기 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에, 정보 축적용 용량 소자용의 구멍을 형성할 때에, CF계의 부착물의 양에 따라서 제1 스텝의 에칭 및 제2 스텝의 에칭을 순서대로 행하는 공정을 갖고,
    상기 제2 스텝의 에칭 가스 중의 산소의 유량비를, 상기 제1 스텝의 에칭 가스 중의 산소의 유량비보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제28항에 있어서, 상기 제1 스텝에서 제2 스텝으로의 전환을, 에칭 처리 시간에 의해서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제28항에 있어서, 상기 제1 스텝에서 형성되는 구멍의 깊이가 상기 산화 실리콘계의 절연막의 두께의 반 또는 그것보다도 작은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제28항에 있어서, 상기 제1 스텝에서 형성되는 정보 축적용 용량 소자용의 구멍의 애스펙트비가 2∼14인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제28항에 있어서, 상기 제1 스텝에서 형성되는 정보 축적용 용량 소자용의 구멍의 애스펙트비가 4∼12인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 제28항에 있어서, 상기 제1 스텝에서 형성되는 정보 축적용 용량 소자용의 구멍의 애스펙트비가 6∼10인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 제28항에 있어서, 상기 제2 스텝에서 형성되는 정보 축적용 용량 소자용의 구멍의 애스펙트비가 12보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  35. (a) 반도체 기판에 메모리 셀 선택용 전계 효과 트랜지스터를 형성하는 공정,
    (b) 상기 반도체 기판 상에, 상기 메모리 셀 선택용 전계 효과 트랜지스터의 게이트 전극의 표면 및 반도체 기판의 표면을 덮는 질화실리콘계의 절연막을 피착하는 공정,
    (c) 상기 반도체 기판 상에, 상기 질화실리콘계의 절연막을 덮는 산화 실리콘계의 절연막을 피착하는 공정,
    (d) 상기 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에, 상기 질화실리콘계의 절연막이 노출되는 구멍을 형성할 때에, CF계의 부착물의 양에 따라서 제1 스텝의 에칭 및 제2 스텝의 에칭을 순서대로 행하는 공정을 갖고,
    상기 제2 스텝에 있어서의 에칭 장치의 하부 전극에 인가하는 고주파 전력을, 상기 제1 스텝에 있어서의 에칭 장치의 하부 전극에 인가하는 고주파 전력보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  36. (a) 반도체 기판에 메모리 셀 선택용 전계 효과 트랜지스터를 형성하는 공정,
    (b) 상기 메모리 셀 선택용 전계 효과 트랜지스터의 상층에 산화 실리콘계의 절연막을 피착하는 공정,
    (c) 상기 산화 실리콘계의 절연막에 대하여, 플루오르 카본계의 가스 및 산소를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시하여, 상기 산화 실리콘계의 절연막을 선택적으로 에칭함으로써, 상기 산화 실리콘계의 절연막에, 정보 축적용 용량 소자용의 구멍을 형성할 때에, CF계의 부착물의 양에 따라서 제1 스텝의 에칭 및 제2 스텝의 에칭을 순서대로 행하는 공정을 갖고,
    상기 제2 스텝에 있어서의 에칭 장치의 하부 전극에 인가하는 고주파 전력을, 상기 제1 스텝에 있어서의 에칭 장치의 하부 전극에 인가하는 고주파 전력보다도 낮게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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