CN114628323B - 半导体结构的制作方法及半导体结构 - Google Patents
半导体结构的制作方法及半导体结构 Download PDFInfo
- Publication number
- CN114628323B CN114628323B CN202210477973.9A CN202210477973A CN114628323B CN 114628323 B CN114628323 B CN 114628323B CN 202210477973 A CN202210477973 A CN 202210477973A CN 114628323 B CN114628323 B CN 114628323B
- Authority
- CN
- China
- Prior art keywords
- contact hole
- layer
- side wall
- sacrificial layer
- semiconductor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 238000000034 method Methods 0.000 claims abstract description 81
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims description 26
- 238000004140 cleaning Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 19
- 230000007547 defect Effects 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 239000002245 particle Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 238000010926 purge Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- -1 silicon dioxide Chemical class 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003749 cleanliness Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/1052—Formation of thin functional dielectric layers
- H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
- H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开提供了一种半导体结构的制作方法及半导体结构,涉及半导体技术领域。该半导体结构的制作方法包括:提供具有第一接触孔的半导体基板,第一接触孔在预设截面的图形包括长边侧壁和短边侧壁;于长边侧壁上形成牺牲层;对第一接触孔进行处理,以在第一接触孔下方形成第二接触孔,第二接触孔与第一接触孔连通,以平行于半导体基板的顶面的平面为横截面,第二接触孔的横截面面积小于第一接触孔的部分区域的横截面面积。本公开通过在第一接触孔的长边侧壁上形成牺牲层,有效减少第二接触孔形成过程中长边侧壁和短边侧壁刻蚀长度不一致的问题,保证形成的第二接触孔的质量,防止产生桥接缺陷,提高了导体结构的性能和良率。
Description
技术领域
本公开涉及半导体技术领域,尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
随着半导体结构的先进制作工艺的推进,半导体结构中的器件(比如电容结构)的高度不断增加,使得接触结构的长度越来越长。其中,接触结构在形成之前,需要在半导体结构中形成接触孔,但此类接触孔在刻蚀过程中,如果接触孔的长边侧壁和短边侧壁的刻蚀速率不同,后续会产生桥接缺陷的问题,降低了半导体结构的性能和良率。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法,包括:
提供具有第一接触孔的半导体基板,所述第一接触孔在预设截面的图形包括长边侧壁和短边侧壁;
于所述长边侧壁上形成牺牲层;
对所述第一接触孔进行处理,以在所述第一接触孔下方形成第二接触孔,所述第二接触孔与所述第一接触孔连通,其中,以平行于所述半导体基板的顶面的平面为横截面,所述第二接触孔的横截面面积小于所述第一接触孔的部分区域的横截面面积,所述部分区域为所述第一接触孔与所述第二接触孔相接位置之上的区域。
根据本公开的一些实施例,于所述长边侧壁上形成牺牲层,包括:
于所述第一接触孔内形成初始牺牲层,所述初始牺牲层覆盖所述长边侧壁和所述短边侧壁;
去除位于所述短边侧壁上的所述初始牺牲层,被保留下来的所述初始牺牲层形成牺牲层。
根据本公开的一些实施例,所述半导体结构的制作方法还包括:
对所述第一接触孔进行第一预清洁处理。
根据本公开的一些实施例,去除位于所述短边侧壁上的所述初始牺牲层,包括:
利用湿法刻蚀工艺去除位于所述短边侧壁上的所述初始牺牲层。
根据本公开的一些实施例,所述对所述第一接触孔进行处理,包括:
通过刻蚀工艺对所述第一接触孔的底端进行刻蚀处理。
根据本公开的一些实施例,提供具有第一接触孔的半导体基板,所述第一接触孔在预设截面的图形包括长边侧壁和短边侧壁,包括:
提供半导体基板,所述半导体基板包括基板本体以及设在所述基板本体上的支撑结构层;
于所述支撑结构层内形成所述第一接触孔,所述第一接触孔的底端与所述半导体基板的顶面之间具有预设高度。
根据本公开的一些实施例,提供半导体基板,所述半导体基板包括基板本体以及设在所述基板本体上的支撑结构层,包括:
于所述基板本体上形成层叠设置的介质层、隔离层和硬掩膜层。
根据本公开的一些实施例,所述介质层的形成材料与所述牺牲层的形成材料相同。
根据本公开的一些实施例,所述半导体结构的制作方法还包括:
对所述第二接触孔进行第二预清洁处理。
根据本公开的一些实施例,对所述第二接触孔进行第二预清洁处理,包括:
去除所述硬掩膜层;
去除剩余所述牺牲层;
对所述第一接触孔的侧壁、所述第二接触孔的侧壁和底部进行清洁处理,其中,所述第一接触孔和所述第二接触孔形成接触通孔。
本公开的第二方面提供了一种半导体结构,包括:
半导体基板,所述半导体基板包括基板本体以及设在所述基板本体上的支撑层,其中,所述支撑层内具有第一接触孔,所述第一接触孔在预设截面的图形包括长边侧壁和短边侧壁;
第二接触孔,位于所述第一接触孔下方,所述第二接触孔的一端与所述第一接触孔连通,所述第二接触孔的另一端暴露所述基板本体的顶面,其中,以平行于所述基板本体的顶面的平面为横截面,所述第二接触孔的横截面面积小于所述第一接触孔的部分区域的横截面面积,所述部分区域为所述第一接触孔与所述第二接触孔相接位置之上的区域。
根据本公开的一些实施例,所述第一接触孔的纵截面形状包括倒梯形;
所述第二接触孔的纵截面形状包括方形。
根据本公开的一些实施例,所述第二接触孔的孔径与所述第一接触孔的孔径的最小值相同。
根据本公开的一些实施例,所述基板本体包括半导体基底;或者,
所述基板本体包括金属层。
根据本公开的一些实施例,所述支撑层包括层叠设置的介质层和隔离层,所述介质层设在所述基板本体上。
本公开实施例所提供的半导体结构的制作方法和半导体结构中,在形成第一接触孔之后,在第一接触孔的长边侧壁形成牺牲层,以在后续形成第二接触孔的过程中,使得对第二接触孔的任意侧边的刻蚀速率保持一致性,有效减少接触孔长边侧壁和短边侧壁刻蚀长度不一致的问题,保证形成的第二接触孔的质量,防止产生桥接缺陷,从而提高了半导体结构的性能和良率。
在阅读并理解了附图和详细描述后,可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例,并且与描述一起用于解释本公开实施例的原理。在这些附图中,类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例,而不是全部实施例。对于本领域技术人员来讲,在不付出创造性劳动的前提下,可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的半导体结构的制作方法中形成支撑结构层的示意图。
图3是根据一示例性实施例示出的半导体结构的制作方法中残留有颗粒杂质的示意图。
图4是根据一示例性实施例示出的半导体结构的制作方法中形成第一通孔的示意图。
图5是根据一示例性实施例示出的半导体结构的制作方法中形成初始牺牲层的示意图。
图6是根据一示例性实施例示出的半导体结构的制作方法中于长边侧壁上形成牺牲层的示意图。
图7是根据一示例性实施例示出的半导体结构的制作方法中形成第二通孔的示意图。
图8是根据一示例性实施例示出的半导体结构的制作方法中形成接触通孔和支撑层的示意图。
附图标记:
10、接触通孔;11、第一接触孔;
12、第二接触孔;20、支撑结构层;
21、介质层;22、隔离层;
23、硬掩膜层;30、牺牲层;
31、初始牺牲层;100、半导体基板;
101、基板本体;111、长边侧壁;
112、短边侧壁;20a、支撑层;
P、颗粒杂质。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例中的附图,对公开实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本公开一部分实施例,而不是全部的实施例。基于本公开中的实施例,本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本公开保护的范围。需要说明的是,在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互任意组合。
随着半导体结构的先进制作工艺的推进,半导体结构中的器件(比如电容结构)的高度不断增加,使得接触结构的长度越来越长。其中,接触结构在形成之前,需要在半导体结构中形成接触孔,但此类接触孔在刻蚀过程中,产生的杂质易于在接触孔的短边侧壁堆积,导致对接触孔的短边侧壁的刻蚀速率小于对接触孔的长边侧壁的刻蚀速率,使得所形成的接触孔的横截面形状趋近于椭圆形。而后在接触孔内形成接触结构的过程中,同一接触结构可能会与相邻的金属层或者有源区之间搭接,由于接触结构由金属导电材料制成,因此,会在相邻的金属层或有源区之间产生桥接缺陷的问题,降低了半导体结构的性能和良率。
为了解决上述技术问题之一,本公开示例性的实施例提供了一种半导体结构的制作方法。下面结合图1-图8对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制,下面将以半导体结构为动态随机存储器(Dynamic Random Access Memory,简称DRAM)为例进行介绍,但本实施例并不以此为限,本实施例中的半导体结构还可以为其他的结构。
如图1所示,本公开一示例性的实施例提供的一种半导体结构的制作方法,包括如下的步骤:
步骤S100:提供具有第一接触孔的半导体基板,第一接触孔在预设截面的图形包括长边侧壁和短边侧壁。
步骤S200:于长边侧壁上形成牺牲层。
步骤S300:对第一接触孔进行处理,以在第一接触孔下方形成第二接触孔,第二接触孔与第一接触孔连通,其中,以平行于半导体基板的顶面的平面为横截面,第二接触孔的横截面面积小于第一接触孔的部分区域的横截面面积,部分区域为第一接触孔与第二接触孔相接位置之上的区域。
如图4和图8所示,其中,以平行于半导体基板100的顶面的平面为横截面,第一接触孔11在其深度方向上的任意横截面均可以理解为预设截面,也就是说,预设截面可以是第一接触孔11在沿第一方向X的相反方向,介于半导体基板100中预定高度范围内的任意横截面。本实施例中的描述以图中示出的方位为例,第一方向X为自半导体基板100的顶面至半导体基板100的底面的延伸方向。
参照图6并结合图4所示,其中,通过刻蚀工艺所形成的第一接触孔11的横截面形状包括椭圆,定义椭圆长轴两侧的侧壁为长边侧壁111,以椭圆短轴两侧的侧壁为短边侧壁112。
当第一接触孔11的长边侧壁111上无牺牲层30时,在后续刻蚀第二接触孔12(参考图7)的过程中,长边侧壁111的刻蚀速率会小于短边侧壁112的刻蚀速率,从而使得第一接触孔11的横截面形状的椭圆度增大,进而导致后续产生桥接缺陷,因此,为了保证后续第二接触孔12的各个侧壁的刻蚀速率保持一致,从而在长边侧壁111上形成牺牲层30。
待第二接触孔12形成之后,去除长边侧壁111上的牺牲层30。
本实施例中,将接触通孔(包括第一接触孔和第二接触孔)的形成通过两步刻蚀工艺完成,在第一接触孔形成之后,通过在长边侧壁上沉积牺牲层,以调整刻蚀窗口,通过调控刻蚀选择比,从而在后续形成第二接触孔的过程中,降低对第一接触孔的短边侧壁的刻蚀速率,使得对第二接触孔的任意侧边的刻蚀速率保持一致性,有效减少接触孔长边侧壁和短边侧壁刻蚀长度不一致的问题,保证形成的第二接触孔的质量,防止产生桥接缺陷,从而提高了半导体结构的性能和良率。
根据一个示例性实施例,本实施例是对上文中步骤S100的进一步说明。
如图2所示,在步骤S100中,提供具有第一接触孔11的半导体基板100可以采用以下方法:
提供半导体基板100,该半导体基板100包括基板本体101以及设在基板本体101上的支撑结构层20。
其中,基板本体101用于支撑设在其上的其他部件。基板本体101可以具有导电性,比如半导体结构的基底或者半导体结构中的任意金属层。其中,当基板本体101为基底时,基底可以由半导体材料制成,半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或多种。在一些实施例中,基底可以采用硅材料,且采用硅材料作为基底是为了方便本领域技术人员对后续形成方法的理解,并不构成限定,在实际应用过程中,可以根据需求选择合适的基底的材料。
当基板本体101为金属层时,基板本体101的材料包括钨、铜、铝和多晶硅中的至少一种,其中,金属层的层数可以为一层或层叠设置的多层。
需要说明的是,本公开提供的基板本体中的材料可以包括但不限于上述材料,半导体基板可取材料在此不一一列举,本领域技术人员可根据实际情况进行选取。
基板本体101上设置的支撑结构层20可用于形成后续制作过程中的接触孔(本实施例中,接触孔包括第一接触孔和第二接触孔),形成接触孔后,环绕接触孔的支撑结构层20可以用于后续在相邻的接触孔之间形成其他半导体结构。其中,当基板本体101为基底时,可以在支撑结构层20中形成位线结构等半导体结构;而当基板本体101为金属层时,可以在支撑结构层20中形成金属线层等。
参照图2所示,在支撑结构层20形成的过程中,可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在基板本体101上形成层叠设置的介质层21、隔离层22和硬掩膜层23,介质层21与基板本体101接触,隔离层22和硬掩膜层23依次设置在介质层21上。
其中,隔离层22的厚度与介质层21的厚度可以相同或者不同。在一个示例中,隔离层22的厚度大于介质层21的厚度。介质层21的材料可以包括但不限于氮化硅、氮氧化硅等。隔离层22的材料可以包括但不限于氧化物或氮化物,比如二氧化硅等,以保证支撑结构层20具有较佳的隔离功能。硬掩膜层23的材料可以包括但不限于碳、氧化硅、氮化钛或者氮化硅等,以提高后续形成第一接触孔11以及第二接触孔12的质量。介质层21和隔离层22可以为后续所形成的接触孔提供支撑,便于形成其他半导体结构,而硬掩膜层23可以在后续的半导体结构制程中去除。
最后,于支撑结构层20内形成第一接触孔11,第一接触孔11的底端与基板本体101之间具有预设高度。该预设高度用于后续形成第二接触孔12,其具体高度可以依据后续所要形成的接触结构的厚度进行灵活选择。其中,第二接触孔12的预设高度与第一接触孔11的高度相同或者不同,比如,第二接触孔12的预设高度大于第一接触孔11的高度,或者,第二接触孔12的预设高度小于或等于第一接触孔11的高度。
其中,参照图3和图4所示,在一些实施例中,可以通过刻蚀工艺在支撑结构层20内形成第一接触孔11,且第一接触孔11的刻蚀终点可以位于隔离层22中。需要说明的是,沿第一方向X,第一接触孔11的深度介于隔离层22厚度的三分之一至三分之二之间,在保证后续形成的接触结构的导电性能的同时,降低形成接触通孔10的工艺难度。
本实施例中,支撑结构层可以对第一接触孔的形成以及后续第二接触孔的形成过程进行支撑,用于保证第一接触孔和第二接触孔的形成尺寸,提高后续形成接触结构的形成质量。
参照图6所示,在支撑结构层20上形成的第一接触孔11在预设截面的图形包括长边侧壁111和短边侧壁112。在本实施例中,以平行于半导体基板100的顶面的平面为横截面,第一接触孔11在其深度方向上的任意横截面均可以理解为预设截面,也就是说,预设截面可以是第一接触孔11在沿第一方向X的相反方向,介于隔离层22中预定高度范围内的任意横截面。
其中,通过刻蚀工艺所形成的第一接触孔11的横截面形状包括椭圆,定义椭圆长轴两侧的侧壁为长边侧壁111,以椭圆短轴两侧的侧壁为短边侧壁112。
如图3和图6所示,第一接触孔11是通过刻蚀工艺形成的,而在刻蚀工艺中,会在第一接触孔11的底面和侧壁上残存有氧化物等颗粒杂质P,该颗粒杂质P会降低后续所形成的牺牲层30的纯度,从而降低后续牺牲层30的刻蚀质量。因此,在一些实施例中,该半导体结构的制作方法还包括以下步骤:
对第一接触孔11进行第一预清洁处理。其中,第一预清洁处理可以通过氩离子轰击第一接触孔11的底端和侧壁;或者,利用气体吹扫方式进行处理,比如利用氮气或氩气等对第一接触孔11进行吹扫,当然,该气体吹扫方式的实施例并不以此为限,第一预清洁处理的气体也可以是其他惰性气体。
在本实施例中,通过第一预清洁处理将第一接触孔内的氧化物等颗粒杂质去除,减少颗粒杂质残留,避免残留颗粒杂质影响后续牺牲层的阻值,提高第一接触孔的清洁度、以及后续牺牲层的形成纯度和刻蚀质量,进而提高半导体结构的性能和良率。
根据一个示例性实施例,本实施例是对上文中步骤S200的进一步说明。
如图5和图6所示,于长边侧壁111上形成牺牲层30。其中,在一些实施例中,牺牲层30的形成过程可以采用以下方法:
待对第一接触孔11进行第一预清洁处理之后,参照图5所示,利用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在第一接触孔11内形成初始牺牲层31,该初始牺牲层31覆盖长边侧壁111和短边侧壁112。
在一个示例中,初始牺牲层31利用原子层沉积工艺形成。其中,原子层沉积工艺具有沉积速率慢,沉积形成的膜层致密性高以及阶梯覆盖率好的特点。利用原子层沉积工艺形成的初始牺牲层31能够在厚度较薄的条件下均匀的沉积在第一接触孔11的长边侧壁111和短边侧壁112上,避免占据较大的空间,有利于后续实现其他结构的填充或形成,或者便于后续利用刻蚀工艺等均匀的去除部分初始牺牲层31,从而保证并提高半导体结构的性能和良率。
待初始牺牲层31形成之后,利用刻蚀工艺去除位于短边侧壁112上的初始牺牲层31,被保留下来的初始牺牲层31形成牺牲层30。牺牲层30的材料可以包括但不限于氮化硅、氮氧化硅等。
在一个示例中,可以通过湿法刻蚀工艺去除短边侧壁112上的初始牺牲层31。需要说明的是,湿法刻蚀具有各向异性和较高的刻蚀选择比,因此在对第一接触孔11的各个侧壁进行刻蚀时,会优先对第一接触孔11的短边侧壁112上的初始牺牲层31进行刻蚀,而当短边侧壁112上的初始牺牲层31刻蚀完后,才会对长边侧壁111的初始牺牲层31进行刻蚀,因此,在具体的刻蚀过程中,只要将短边侧壁112上的初始牺牲层31刻蚀完成之后,即可结束该湿法刻蚀工艺,从而保证完全去除短边侧壁112上的初始牺牲层31,保留长边侧壁111上的初始牺牲层31,以便于后续形成第二接触孔12时,长边侧壁111上的初始牺牲层31具有一定的保护作用,从而使得对第一接触孔11各个边侧下方的支撑结构层20的刻蚀速率保持一致性,有效减少接触孔长边侧壁和短边侧壁刻蚀长度不一致的问题,保证第二接触孔12的刻蚀质量,防止产生桥接缺陷,进而提高半导体结构的性能和良率。
如图2至图6所示,在一些实施例中,介质层21的形成材料与牺牲层30的形成材料相同,比如介质层21和牺牲层30的材料均为氮化硅形成,从而简化工艺步骤,降低工艺制程成本。
根据一个示例性实施例,本实施例是对上文中步骤S300的进一步说明。
如图7所示,在一些实施例中,通过刻蚀工艺对第一接触孔11的底端进行刻蚀处理,以在第一接触孔11的下方形成第二接触孔12。第二接触孔12与第一接触孔11连通,并且第二接触孔12的刻蚀终点位于基板本体101的顶面。以平行于半导体基板100的顶面的平面为横截面,第二接触孔12的横截面面积小于第一接触孔11的横截面面积。
需要说明的是,沿第一方向X,除第一接触孔11与第二接触孔12的相接位置之外,第二接触孔12任意位置处的横截面面积均小于第一接触孔11任意位置处的横截面面积的最小值。在本实施例中,第一接触孔11和第二接触孔12形成接触通孔10,该接触通孔10用于后续形成其他半导体结构比如接触结构等。其中,当接触通孔10内形成的半导体结构为接触结构时,该接触结构可以是电容接触结构,电容接触结构用于连接电容结构与基板本体101,并实现电容结构与基板本体101之间的电性连接;或者电容接触结构用于电连接电容结构和基板本体101中的任意金属层。沿第一方向X,该接触通孔所形成的接触结构呈上大下小结构,以便于后续所形成的接触结构与电容结构等进行良好的对准,提高后续对准制程中的精度,保证半导体结构的性能和良率。
待第二接触孔12形成之后,对第二接触孔12进行第二预清洁处理,去除第二接触孔12刻蚀过程中残留的颗粒杂质P等,减少颗粒杂质残留,保证第二接触孔12的清洁度,从而提高后续所形成的接触结构或其他半导体结构部件的纯度。
参照图6-8所示,在一些实施例中,第二接触孔12的第二预清洁处理过程包括以下步骤:
利用干法去胶工艺去除支撑结构层20中的硬掩膜层23。其中,在干法去胶工艺中,通过去胶气体比如氧气在真空反应***中生成等离子体,通过调节真空反应***的功率、去胶气体的流量等工艺参数,得到不同的去胶速率,从而快速的去除硬掩膜层23。该干法去胶工艺的操作简单,去胶效率高,去胶之后的隔离层22的表面干净光洁、无划痕,成本低且环保。
在去除硬掩膜层23之后,通过刻蚀工艺,比如湿法刻蚀工艺去除位于第一接触孔11的长边侧壁111上剩余的牺牲层30。
待牺牲层30去除之后,第一接触孔11和第二接触孔12形成接触通孔10。对第一接触孔11和第二接触孔12的侧壁和底部进行清洁处理。其中,清洁处理可以通过氩离子轰击第二接触孔12的侧壁和底部、以及轰击第一接触孔11的侧壁;或者,利用气体吹扫的方式进行处理,比如利用氮气或氩气对第一接触孔11和第二接触孔12进行吹扫,吹扫气体也可以是其他惰性气体。
在本实施例中,利用干法去胶工艺去除硬掩膜层,利用湿法刻蚀工艺去除剩余的牺牲层,而后再对接触通孔进行清洁处理,有效去除接触通孔内的颗粒杂质,减小颗粒杂质的影响,提高后续形成接触结构(比如电容接触)或其他半导体结构部件的纯度,从而提高半导体结构的性能和良率。
如图8所示,本公开一示例性的实施例提供了一种半导体结构。该半导体结构包括半导体基板100。
其中,半导体基板100包括基板本体101以及设在基板本体101上的支撑层20a,其中,支撑层20a内具有第一接触孔11。结合图6,第一接触孔11在预设截面的图形包括长边侧壁111和短边侧壁112。在本实施例中,以平行于基板本体101的顶面的平面为横截面,第一接触孔11在其深度方向上的任意横截面均可以理解为预设截面,也就是说,预设截面可以是第一接触孔11在沿第一方向X的相反方向,介于支撑层20a中预定高度范围内的任意横截面。
在第一接触孔11的下方设置有第二接触孔12。第二接触孔12的一端与第一接触孔11连通,第二接触孔12的另一端暴露基板本体101的顶面。其中,以平行于半导体基板100的顶面的平面为横截面,第二接触孔12的横截面面积小于第一接触孔11的部分区域的横截面面积,部分区域为第一接触孔11与第二接触孔12相接位置之上的区域。
在本实施例中,第一接触孔和第二接触孔形成接触通孔,其中,除了第一接触孔与第二接触孔的相接位置外,第一接触孔的横截面面积大于第二接触孔的横截面面积,该接触通孔用于后续形成其他半导体结构比如接触结构等,使得后续所形成的接触结构呈上大下小结构,以便于后续所形成的接触结构与电容结构等进行良好的对准,提高后续对准制程中的精度,保证半导体结构的性能和良率。
如图8所示,在一些实施例中,以平行于半导体基板100的前侧面的平面为纵截面,第一接触孔11的纵截面形状包括倒梯形。即,沿第一方向X的延伸方向,第一接触孔11的孔径为渐缩式结构,以便于后续在第一接触孔11内所形成的部分接触结构的顶面大于该接触结构的底面,从而降低后续半导体结构自对准制程工艺中的对准难度,提高半导体结构的性能和良率,以及提高半导体结构的产能。
同样,以平行于半导体基板100的前侧面的平面为纵截面,第二接触孔12的纵截面形状包括方形,以保证第二接触孔12的形成质量,从而提高后续位于第二接触孔12中的接触结构的形成质量。
如图8所示,在一些实施例中,第二接触孔12的孔径与第一接触孔11的孔径的最小值相同,在降低接触通孔10的制作工艺难度的同时,提高接触通孔10的形成质量。
如图8所示,在一些实施例中,基板本体101包括半导体基底。其中,半导体基底可以由半导体材料制成,半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或多种。在一些实施例中,基底可以采用硅材料,且采用硅材料作为基底是为了方便本领域技术人员对后续形成方法的理解,并不构成限定,在实际应用过程中,可以根据需求选择合适的基底的材料。当基板本体101为半导体基底时,可以在支撑层20a中形成位线结构等半导体结构。
基板本体101为金属层时,基板本体101的材料包括钨、铜、铝和多晶硅中的至少一种,其中,金属层的层数可以为一层或层叠设置的多层。当基板本体101为金属层时,可以在支撑层20a中形成金属线层等。
需要说明的是,本公开提供的基板本体中的材料可以包括但不限于上述材料,半导体基板可取材料在此不一一列举,本领域技术人员可根据实际情况进行选取。
如图8所示,在一些实施例中,支撑层20a包括层叠设置的介质层21和隔离层22,介质层21设置基板本体101上。其中,沿第一方向X的延伸方向,第一接触孔11的深度可以介于支撑层20a厚度的三分之一至三分之二之间,或者,第一接触孔11的深度可以介于隔离层22厚度的三分之一至三分之二之间,从而在降低后续半导体结构自对准制程工艺难度的同时,有效保证后续所形成的接触结构的导电性。
本说明书中各实施例或实施方式采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中,参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中,对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本公开和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本公开的限制。
可以理解的是,本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构,但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中,相同的元件采用类似的附图标记来表示。为了清楚起见,附图中的多个部分没有按比例绘制。此外,可能未示出某些公知的部分。为了简明起见,可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节,例如器件的结构、材料、尺寸、处理工艺和技术,以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样,可以不按照这些特定的细节来实现本公开。
最后应说明的是:以上各实施例仅用以说明本公开的技术方案,而非对其限制;尽管参照前述各实施例对本公开进行了详细的说明,本领域技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法,其特征在于,包括:
提供具有第一接触孔的半导体基板,所述第一接触孔在预设截面的图形包括长边侧壁和短边侧壁;
于所述长边侧壁上形成牺牲层,所述短边侧壁上未形成所述牺牲层;
对所述第一接触孔进行处理,以在所述第一接触孔下方形成第二接触孔,所述第二接触孔与所述第一接触孔连通,其中,以平行于所述半导体基板的顶面的平面为横截面,所述第二接触孔的横截面面积小于所述第一接触孔的部分区域的横截面面积,所述部分区域为所述第一接触孔与所述第二接触孔相接位置之上的区域。
2.根据权利要求1所述的半导体结构的制作方法,其特征在于,于所述长边侧壁上形成牺牲层,包括:
于所述第一接触孔内形成初始牺牲层,所述初始牺牲层覆盖所述长边侧壁和所述短边侧壁;
去除位于所述短边侧壁上的所述初始牺牲层,被保留下来的所述初始牺牲层形成牺牲层。
3.根据权利要求2所述的半导体结构的制作方法,其特征在于,所述半导体结构的制作方法还包括:
对所述第一接触孔进行第一预清洁处理。
4.根据权利要求2所述的半导体结构的制作方法,其特征在于,去除位于所述短边侧壁上的所述初始牺牲层,包括:
利用湿法刻蚀工艺去除位于所述短边侧壁上的所述初始牺牲层。
5.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述对所述第一接触孔进行处理,包括:
通过刻蚀工艺对所述第一接触孔的底端进行刻蚀处理。
6.根据权利要求1-5任一项所述的半导体结构的制作方法,其特征在于,提供具有第一接触孔的半导体基板,所述第一接触孔在预设截面的图形包括长边侧壁和短边侧壁,包括:
提供半导体基板,所述半导体基板包括基板本体以及设在所述基板本体上的支撑结构层;
于所述支撑结构层内形成所述第一接触孔,所述第一接触孔的底端与所述半导体基板的顶面之间具有预设高度。
7.根据权利要求6所述的半导体结构的制作方法,其特征在于,提供半导体基板,所述半导体基板包括基板本体以及设在所述基板本体上的支撑结构层,包括:
于所述基板本体上形成层叠设置的介质层、隔离层和硬掩膜层。
8.根据权利要求7所述的半导体结构的制作方法,其特征在于,所述介质层的形成材料与所述牺牲层的形成材料相同。
9.根据权利要求7所述的半导体结构的制作方法,其特征在于,所述半导体结构的制作方法还包括:
对所述第二接触孔进行第二预清洁处理。
10.根据权利要求9所述的半导体结构的制作方法,其特征在于,对所述第二接触孔进行第二预清洁处理,包括:
去除所述硬掩膜层;
去除剩余所述牺牲层;
对所述第一接触孔的侧壁、所述第二接触孔的侧壁和底部进行清洁处理,其中,所述第一接触孔和所述第二接触孔形成接触通孔。
11.一种半导体结构,其特征在于,采用如权利要求1所述的半导体结构的制作方法形成,所述半导体结构包括:
半导体基板,所述半导体基板包括基板本体以及设在所述基板本体上的支撑层,其中,所述支撑层内具有第一接触孔,所述第一接触孔在预设截面的图形包括长边侧壁和短边侧壁;
第二接触孔,位于所述第一接触孔下方,所述第二接触孔的一端与所述第一接触孔连通,所述第二接触孔的另一端暴露所述基板本体的顶面,其中,以平行于所述基板本体的顶面的平面为横截面,所述第二接触孔的横截面面积小于所述第一接触孔的部分区域的横截面面积,所述部分区域为第一接触孔与所述第二接触孔相接位置之上的区域。
12.根据权利要求11所述的半导体结构,其特征在于,所述第一接触孔的纵截面形状包括倒梯形;
所述第二接触孔的纵截面形状包括方形。
13.根据权利要求12所述的半导体结构,其特征在于,所述第二接触孔的孔径与所述第一接触孔的孔径的最小值相同。
14.根据权利要求11所述的半导体结构,其特征在于,所述基板本体包括半导体基底;或者,
所述基板本体包括金属层。
15.根据权利要求14所述的半导体结构,其特征在于,所述支撑层包括层叠设置的介质层和隔离层,所述介质层设在所述基板本体上。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210477973.9A CN114628323B (zh) | 2022-05-05 | 2022-05-05 | 半导体结构的制作方法及半导体结构 |
PCT/CN2022/094659 WO2023212988A1 (zh) | 2022-05-05 | 2022-05-24 | 半导体结构的制作方法及半导体结构 |
US17/810,034 US20230360963A1 (en) | 2022-05-05 | 2022-06-30 | Method of manufacturing semiconductor structure and semiconductor structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210477973.9A CN114628323B (zh) | 2022-05-05 | 2022-05-05 | 半导体结构的制作方法及半导体结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN114628323A CN114628323A (zh) | 2022-06-14 |
CN114628323B true CN114628323B (zh) | 2023-01-24 |
Family
ID=81905516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210477973.9A Active CN114628323B (zh) | 2022-05-05 | 2022-05-05 | 半导体结构的制作方法及半导体结构 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230360963A1 (zh) |
CN (1) | CN114628323B (zh) |
WO (1) | WO2023212988A1 (zh) |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11150103A (ja) * | 1997-11-19 | 1999-06-02 | Matsushita Electric Ind Co Ltd | コンタクトホールの形成方法 |
TW388108B (en) * | 1998-09-28 | 2000-04-21 | United Microelectronics Corp | Method of forming high-aspect-ratio hole |
JP2002110647A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP3976703B2 (ja) * | 2003-04-30 | 2007-09-19 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
KR100538098B1 (ko) * | 2003-08-18 | 2005-12-21 | 삼성전자주식회사 | 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는캐패시터를 포함하는 반도체 장치 및 그 제조 방법 |
JP2006222208A (ja) * | 2005-02-09 | 2006-08-24 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2007013081A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 深いコンタクトホールを有する半導体素子の製造方法 |
JP2007180493A (ja) * | 2005-11-30 | 2007-07-12 | Elpida Memory Inc | 半導体装置の製造方法 |
CN101459074B (zh) * | 2007-12-13 | 2011-01-12 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法和双镶嵌结构的形成方法 |
KR102057067B1 (ko) * | 2013-01-29 | 2019-12-18 | 삼성전자주식회사 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
JP2015233082A (ja) * | 2014-06-10 | 2015-12-24 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
US9576903B2 (en) * | 2015-07-16 | 2017-02-21 | Macronix International Co., Ltd. | Structure with conductive plug and method of forming the same |
US9754888B2 (en) * | 2015-12-14 | 2017-09-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
JP7056163B2 (ja) * | 2018-01-17 | 2022-04-19 | 富士電機株式会社 | 半導体装置 |
CN110911344B (zh) * | 2018-09-14 | 2023-09-05 | 长鑫存储技术有限公司 | 半导体衬底浅沟槽制作方法及半导体衬底浅沟槽结构 |
CN112563271B (zh) * | 2019-09-10 | 2023-01-31 | 长鑫存储技术有限公司 | 电容孔形成方法、电容器制造方法、电容器及半导体存储器 |
CN112542457B (zh) * | 2019-09-23 | 2023-01-24 | 长鑫存储技术有限公司 | 电容阵列结构及其形成方法 |
CN113035772A (zh) * | 2019-12-24 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
-
2022
- 2022-05-05 CN CN202210477973.9A patent/CN114628323B/zh active Active
- 2022-05-24 WO PCT/CN2022/094659 patent/WO2023212988A1/zh unknown
- 2022-06-30 US US17/810,034 patent/US20230360963A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
CN114628323A (zh) | 2022-06-14 |
WO2023212988A1 (zh) | 2023-11-09 |
US20230360963A1 (en) | 2023-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6867096B2 (en) | Method of fabricating semiconductor device having capacitor | |
US8883591B2 (en) | Method for obtaining extreme selectivity of metal nitrides and metal oxides | |
CN114582809B (zh) | 电容器的制作方法、电容器以及存储器 | |
KR100599098B1 (ko) | 커패시터의 제조 방법 | |
US6429071B1 (en) | Method of increasing capacitance of memory cells incorporating hemispherical grained silicon | |
US6077755A (en) | Method for constructing multiple container capacitor | |
US20120098132A1 (en) | Semiconductor device and method of manufacturing the same | |
US20070085128A1 (en) | Semiconductor device and method for fabricating the same | |
US20090258469A1 (en) | Method of manufacturing semiconductor device | |
CN114628323B (zh) | 半导体结构的制作方法及半导体结构 | |
US8575669B2 (en) | Fabricating technique of a highly integrated semiconductor device in which a capacitor is formed between adjacent gate patterns by using a nanotube process | |
JP2002026135A (ja) | 半導体素子のキャパシタ製造方法 | |
US12016173B2 (en) | Semiconductor device and manufacturing method thereof | |
CN116507113A (zh) | 半导体结构的制作方法及半导体结构 | |
US7807542B2 (en) | Semiconductor device having storage node electrode with protection film thereon and method of fabricating the same | |
US6365955B1 (en) | Cylindrical capacitor structure and method of manufacture | |
US20240006306A1 (en) | Semiconductor structure and manufacturing method thereof | |
CN220755376U (zh) | 一种半导体器件 | |
CN216563128U (zh) | 动态随机存取存储器 | |
WO2022033146A1 (zh) | 半导体结构的形成方法及半导体结构 | |
KR100762869B1 (ko) | 캐패시터의 형성방법 | |
WO2022217772A1 (zh) | 存储器的制作方法及存储器 | |
KR100712489B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
JPH05136342A (ja) | ダイナミツクランダムアクセスメモリセル | |
CN115915753A (zh) | 一种半导体结构及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |