KR100689916B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

SAC 프로세스 또는 HARC 프로세스에 있어서, 산화실리콘막의 개구성 및 질화막에 대한 선택성을 향상시킨다. 반도체 기판(2S) 상에 형성된 산화실리콘막으로 이루어지는 산화막(3d)에 컨택트홀(14a, 14b)을 개구하기 위한 플라즈마 에칭 처리에 있어서, 저압, 에칭 가스(C5F8/O2/Ar)의 대유량화에 의해 에칭 가스의 챔버 내 체재 시간을 질화실리콘으로 이루어지는 절연막(8c)에 대한 선택성이 향상되는 영역에 설정한다.
산화 실리콘막, 질화 실리콘막, 에칭 가스, 2-주파 여기 RIE 장치, 챔버, 서셉터, 정전 척

Description

반도체 집적 회로 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명자들이 실험에서 이용한 에칭 장치의 설명도.
도 2는 본 발명자들이 실험에서 이용한 마이크로·로딩을 계측하기 위한 더미(시료)의 단면도.
도 3은 본 발명자들이 실험에서 이용한 SAC 프로세스를 위한 더미(시료)의 단면도.
도 4a는 본 발명자들이 실험에서 이용한 HARC 프로세스를 위한 더미(시료)의 단면도.
도 4b는 도 4a에 수직인 면의 단면도.
도 5는 본 발명자들이 실험에서 이용한 시료의 산화실리콘막과 게이트 전극 견부(肩部) 상의 질화실리콘막과의 선택비의 산출 방법을 설명하기 위한 시료의 주요부 단면도.
도 6은 본 발명자들이 실험에서 이용한 시료의 산화실리콘막과 폴리실리콘막과의 선택비의 산출 방법을 설명하기 위한 시료의 주요부 단면도.
도 7은 본 발명자들이 행한 실험에 있어서의 마이크로·로딩 효과의 아르곤 가스 유량 의존성을 나타내는 그래프도.
도 8a 및 도 8b는 본 발명자들이 행한 실험에 있어서의 질화실리콘막 선택비와 테이퍼각과의 아르곤 가스 유량 의존성을 나타내는 그래프도.
도 9a는 본 발명자들이 행한 실험에 있어서의 마이크로·로딩 효과의 체재 시간 의존성을 나타내는 그래프도.
도 9b는 본 발명자들이 행한 실험에 있어서의 테이퍼각의 체재 시간 의존성을 나타내는 그래프도.
도 9c는 본 발명자들이 행한 실험에 있어서의 질화실리콘막 선택비의 체재 시간 의존성을 나타내는 그래프도.
도 10a 내지 도 10f는 본 발명자들이 행한 실험에 있어서의 산화실리콘막의 에칭 레이트, 견부의 질화실리콘막의 에칭 레이트 및 질화실리콘막 선택비의 체재 시간 의존성을 나타내는 그래프도.
도 11a 내지 도 11c는 본 발명자들에 의한 산화실리콘막 및 질화실리콘막의 에칭 모델을 나타내는 설명도.
도 12는 본 발명자들이 행한 실험에 있어서의 질화실리콘막 선택비 및 마이크로·로딩 효과의 반도체 웨이퍼 온도 의존성을 나타내는 그래프도.
도 13은 본 발명자들이 행한 실험에 의해서 얻어진 SAC 프로세스 조건의 일례의 설명도.
도 14는 본 발명자들이 행한 실험에 의해서 얻어진 HARC 프로세스 조건의 일례의 설명도.
도 15는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법에서 이 용한 에칭 장치의 일례의 설명도.
도 16은 반도체 웨이퍼의 평면도.
도 17은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 18은 도 17과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 17에 수직인 면의 주요부 단면도.
도 19는 도 17에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 20은 도 19와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 19에 수직인 면의 주요부 단면도.
도 21은 도 19에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 22는 도 21과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 22에 수직인 면의 주요부 단면도.
도 23은 도 21의 반도체 집적 회로 장치의 제조 공정 중의 주요부 확대 단면도.
도 24는 도 21에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 25는 도 24와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 38에 수직인 면의 주요부 단면도.
도 26은 도 24에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 27은 도 26과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 26에 수직인 면의 주요부 단면도.
도 28은 도 26의 반도체 집적 회로 장치의 제조 공정 중의 주요부 확대 단면도.
도 29는 도 26에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 30은 도 29와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 29에 수직인 면의 주요부 단면도.
도 31은 도 29에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 32는 도 31과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 31에 수직인 면의 주요부 단면도.
도 33은 도 31 및 도 32의 반도체 집적 회로 장치의 제조 공정 중에 있어서의 반도체 웨이퍼의 주요부 평면도.
도 34는 도 31에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 35는 도 34와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 34에 수직인 면의 주요부 단면도.
도 36은 도 34에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 37은 도 36과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 36에 수직인 면의 주요부 단면도.
도 38은 도 36에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 39는 도 38과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 38에 수직인 면의 주요부 단면도.
도 40은 도 38 및 도 39의 반도체 집적 회로 장치의 제조 공정 중에 있어서의 반도체 웨이퍼의 주요부 평면도.
도 41은 도 38에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 42는 도 41과 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 41에 수직인 면의 주요부 단면도.
도 43은 도 41 및 도 42의 반도체 집적 회로 장치의 제조 공정 중에 있어서의 반도체 웨이퍼의 주요부 평면도.
도 44는 도 41의 반도체 집적 회로 장치의 제조 공정 중의 주요부 확대 단면도.
도 45는 도 41에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 46은 도 45와 동일한 반도체 집적 회로 장치의 제조 공정 중에 있어서의 도 45에 수직인 면의 주요부 단면도.
도 47은 체재 시간의 설명도.
도 48은 체재 시간의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 2-주파 여기 RIE 장치
1a : 챔버
1b : 서셉터
1c : 정전 척
1d : 상부 전극
1d1 : 전극판
1d2 : 전극 지지체
1d3 : 홀
1e : 가스 배기관
1f : 제1 고주파 전원
1g : 제2 고주파 전원
2 : 반도체 웨이퍼
2a : 노치
2S : 반도체 기판
3, 3a∼3d : 산화막
3e : 절연막
4a∼4d : 포토레지스트막
5a : 게이트 절연막
5b : 게이트 절연막
6a : 게이트 전극
6b : 게이트 전극
7a : 캡막
7b : 캡 절연막
8, 8a : 질화실리콘막
8b : 플라즈마 질화실리콘막
9a∼9c : 반사 방지막
10 : 마스크 형성막
10a, 10b : 하드 마스크
10a1 : 하드 마스크
11 : 분리부
12a, 12b : n형 반도체 영역
12c : n+형 반도체 영역
14a, 14b : 컨택트홀
15 : 폴리머층
16a, 16b : 플러그
17 : 절연막
18 : 절연막
19 : 절연막
20 : 절연막
21 : 관통 홀
22a : 플러그
22a1 : 실리사이드막
23 : 캐패시터 홀
24a : 하부 전극
24b : 용량 절연막
24c : 플레이트 전극
WL : 워드선
HPF : 고역 통과 필터
LPF : 저역 통과 필터
PW : p웰
Qs : 메모리 셀 선택 MIS·FET
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 예를 들면 반도체 집적 회로 장치의 제조 공정에 있어서의 자기 정합 컨택트(Self Aligned Contact: 이하, SAC로 칭함) 프로세스 또는 고애스펙트비 컨택트(High Aspect Ratio Contact: 이하, HARC로 칭함) 프로세스에 적용하기에 특히 유효한 기술에 관한 것이다.
본 발명자들이 검토한 SAC 프로세스에 있어서는, 에칭 가스로서, 예를 들면 C4F8을 주로 하여, 그 외에 C5F8, CH2F2, CHF3 또는 CF4 등과 같은 플루오로카본계의 가스와, 산소와의 혼합 가스가 이용되고 있다. 산화실리콘(SiO2)막은 플루오로카본계의 가스가 해리되어 생성되는 플루오로카본계 화합물과의 반응에 의해 에칭이 진행되지만, 기초가 되는 질화실리콘(SiN)막은 플루오로카본계 화합물과의 반응성이 산화실리콘막에 비해 낮기 때문에, 질화실리콘막 상에는 폴리머층이 상대적으로 두껍게 피착된다. 이 폴리머층의 막 두께나 C/F비(탄소 원자수와 불소 원자수와의 비)를 가스종 등에 의해 최적화함으로써, 산화실리콘막과 질화실리콘막과의 고선택성을 실현하고 있다.
또한, 설계 룰의 미세화에 따른 고애스펙트비화에 대해서는 홀 등의 개구성을 향상시키는 관점에서 처리실 내의 압력을 내리고, 처리실 내에 유입되는 가스의 총 유량을 증대시키는 방향으로의 조건의 변경을 행하고 있다. 그것에 따른 질화 실리콘막에 대한 선택비의 저하에 대해서는 CH2F2 등과 같은 피착성이 강한 가스를 첨가함으로써 대응하고 있다.
본 발명자들이 검토한 HARC 프로세스에 있어서도 기본적으로 상기 SAC 프로세스와 동일한 종류의 에칭 가스가 이용되고, 개구성 및 선택성을 얻기 위해서 상기 SAC 프로세스와 마찬가지의 대응이 취해지고 있다.
또, 이런 종류의 기술에 대해서는, 예를 들면 특개평11-317392호 공보에 기재되어 있고, 질화실리콘계 재료층에 대하여 선택성을 크게 확보하면서 산화실리콘계 재료층을 에칭할 때, 에칭 가스로서 퍼플르오로 시클로올레핀(C5F8을 포함함)을 이용함으로써, 선택비를 높이고, 선택비의 면내 변동을 낮게 하는 기술이 개시되어 있다.
또한, 예를 들면 특개평8-45917호 공보에는, 에칭 처리에 있어서, 저압력의 상태에서 챔버 내의 반응 가스의 체재 시간을 100㎳ 이하로 하여 깊은 홈이나 홀을 고속 에칭하는 기술이 개시되어 있다.
그런데, 상기 SAC 프로세스나 HARC 프로세스 기술에 있어서는 홀이나 홈의 애스펙트비(깊이/폭)가 점점 진행되어 개구성과 선택성과의 양립을 행할 수 없다고 하는 문제가 있는 것을 본 발명자들은 발견하였다.
예를 들면 SAC 프로세스에 있어서는 산화실리콘막의 개구성을 높이도록 에칭을 행하면 홀이나 홈의 개구는 가능해지지만, 산화실리콘막과 질화실리콘막과의 선 택비를 확보할 수 없고, 홀이나 홈 내에 매립하는 도체막과, 하층의 도체막과의 쇼트 마진이 짧아져 이들 도체막이 쇼트되게 된다. 반대로, 그 선택비를 높이도록 에칭을 행하면, 홀이나 홈 자체를 충분히 개구할 수 없다. 또한, 예를 들면 HARC 프로세스에 있어서는 산화실리콘막의 개구성을 높이도록 에칭을 행하면 홀이나 홈의 개구는 가능해지지만, 산화실리콘막과 하드 마스크 등과의 선택비를 확보할 수 없어 홀의 평면 가공 치수나 단면 수직 형상이 열화된다.
반대로, 그 선택비를 높이도록 에칭을 행하면, 홀이나 홈 자체를 충분히 개구할 수 없다.
본 발명의 목적은, 플라즈마 에칭 프로세스에 있어서 산화실리콘막의 개구성 및 질화막에 대한 선택성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 플라즈마 에칭 프로세스를 이용하는 반도체 집적 회로 장치의 제조 수율을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 플라즈마 에칭 프로세스를 이용하는 반도체 집적 회로 장치의 양산성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 플라즈마 에칭 프로세스를 이용하는 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 플라즈마 에칭 프로세스를 이용하는 반도체 집적 회로 장치의 성능을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
본원에 있어서 개시되는 발명 중 대표적이지만 개요를 간단하게 설명하면, 다음과 같다.
본 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 저압화 및 에칭의 대유량화에 의해에칭 가스의 에칭 처리실 내 체재 시간을 질화실리콘계의 절연막에 대한 선택성이 향상되는 영역에 설정한 상태에서 에칭 처리를 실시하는 것이다.
또한, 본 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 저압화 및 에칭 가스의 대유량화에 의해 에칭 가스의 에칭 처리실 내 체재 시간을 하드 마스크에 대한 선택성이 향상되는 영역에 설정한 상태에서 에칭 처리를 실시하는 것이다.
또한, 본원에 있어서 개시되는 발명 중 다른 것의 개요를 간단하게 설명하면, 다음과 같다.
1. 본원의 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 50∼700㎳로 하는 것이다.
2. 본 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 50∼350㎳로 하는 것이다.
3. 본 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 100∼200㎳로 하는 것이다.
4. 본 발명은, (a) 반도체 기판 상에 질화실리콘계의 절연막을 피착하는 공정, (b) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (c) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 50∼700㎳로 하는 것이다.
5. 본 발명은, (a) 반도체 기판 상에 질화실리콘계의 절연막을 피착하는 공정, (b) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (c) 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 50∼350㎳로 하는 것이다.
6. 본 발명은, (a) 반도체 기판 상에 질화실리콘계의 절연막을 피착하는 공 정, (b) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (c) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 100∼200㎳로 하는 것이다.
7. 본 발명은, (a) 반도체 기판 상에 전극 배선을 형성하는 공정, (b) 상기 반도체 기판 상에 상기 전극 배선의 표면을 피복하도록 질화실리콘계의 절연막을 피착하는 공정, (c) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (d) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막에, 상기 전극 배선에 대하여 자기 정합적으로 홀을 형성하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 50∼700㎳로 하는 것이다.
8. 본 발명은, (a) 반도체 기판 상에 전극 배선을 형성하는 공정, (b) 상기 반도체 기판 상에 상기 전극 배선의 표면을 피복하도록 질화실리콘계의 절연막을 피착하는 공정, (c) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (d) 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막에 상기 전극 배선에 대하여 자기 정합적으로 홀을 형성하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 50∼350㎳로 하는 것 이다.
9. 본 발명은, (a) 반도체 기판 상에 전극 배선을 형성하는 공정, (b) 상기 반도체 기판 상에 상기 전극 배선의 표면을 피복하도록 질화실리콘계의 절연막을 피착하는 공정, (c) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (d) 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막에 상기 전극 배선에 대하여 자기 정합적으로 홀을 형성하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간을 100∼200㎳로 하는 것이다.
10. 본원 발명은 상기 1항∼9항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 0.7∼7㎩로 하는 것이다.
11. 본원 발명은 상기 1항∼9항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 1.3∼4㎩로 하는 것이다.
12. 본원 발명은 상기 1항∼11항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 200∼1000㎤/min으로 하는 것이다.
13. 본원 발명은 상기 1항∼11항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 400∼800㎤/min으로 하는 것이다.
14. 본 발명은 상기 1항∼11항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 700㎤/min 이상으로 하는 것이다.
15. 본 발명은 상기 7항∼9항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 후, 상기 홀로부터 노출되는 상기 질화실리콘계의 절연막을 제거하고, 상기 반도체 기판을 노출시키는 공정, 상기 반도체 기판이 노출되는 홀 내에 도체막을 매립하는 공정을 갖는 것이다.
16. 본원 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 0.7∼7㎩로 하는 것이다.
17. 본원 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 1.3∼4㎩로 하는 것이다.
18. 본원 발명은 상기 16항 또는 17항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 200∼1000㎤/min으로 하는 것이다.
19. 본원 발명은 상기 16항 또는 17항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 400∼800㎤/min으로 하는 것이다.
20. 본 발명은 상기 16항 또는 17항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 700㎤/min 이상으로 하는 것이다.
21. 본원 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 에칭 처리실 내에 유 입되는 에칭 가스의 총 유량을 200∼1000㎤/min으로 하는 것이다.
22. 본원 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 400∼800㎤/min으로 하는 것이다.
23. 본 발명은, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 700㎤/min 이상으로 하는 것이다.
24. 본 발명은, (a) 반도체 기판 상에 질화실리콘계의 절연막을 피착하는 공정, (b) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (c) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 0.7∼7㎩로 하는 것이다.
25. 본 발명은, (a) 반도체 기판 상에 질화실리콘계의 절연막을 피착하는 공정, (b) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (c) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 1.3∼4㎩로 하는 것이다.
26. 본원 발명은 상기 24항 또는 25항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 200∼1000㎤/min으로 하는 것이다.
27. 본원 발명은 상기 24항 또는 25항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 400∼800㎤/min으로 하는 것이다.
28. 본 발명은 상기 24항 또는 25항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 700㎤/min 이상으로 하는 것이다.
29. 본 발명은, (a) 반도체 기판 상에 전극 배선을 형성하는 공정, (b) 상기 반도체 기판 상에 상기 전극 배선의 표면을 피복하도록 질화실리콘계의 절연막을 피착하는 공정, (c) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (d) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막에 상기 전극 배선에 대하여 자기 정합적으로 홀을 형성하는 공정을 갖고, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 0.7∼7㎩로 하는 것이다.
30. 본 발명은, (a) 반도체 기판 상에 전극 배선을 형성하는 공정, (b) 상기 반도체 기판 상에 상기 전극 배선의 표면을 피복하도록 질화실리콘계의 절연막을 피착하는 공정, (c) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정, (d) 상기 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막에, 상기 전극 배선에 대하여 자기 정합적으로 홀을 형성하는 공정을 갖고, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 1.3∼4㎩로 하는 것이다.
31. 본원 발명은 상기 29항 또는 30항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 200∼1000㎤/min으로 하는 것이다.
32. 본원 발명은 상기 29항 또는 30항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 400∼800㎤/min으로 하는 것이다.
33. 본 발명은 상기 29항 또는 30항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 700㎤/min 이상으로 하는 것이다.
34. 본 발명은 상기 29항∼30항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 후, 상기 홀으로부터 노출되는 상기 질화실리콘계의 절연막을 제거하고, 상기 반도체 기판을 노출시키는 공정, 상기 반도체 기판이 노출되는 홀 내에 도체막을 매립하는 공정을 갖는 것이다.
35. 본 발명은 상기 1항∼34항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 중의 반도체 기판의 온도를 50∼180℃로 하는 것이다.
36. 본 발명은 상기 1항∼34항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 중의 반도체 기판의 온도를 60∼140℃로 하는 것이다.
37. 본 발명은, 상기 1항∼34항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 중의 반도체 기판의 온도를 100∼130℃로 하는 것이다.
38. 본원의 발명은, (a) 반도체 기판 상에 산화실리콘계의 절연막을 피착하 는 공정, (b) 상기 산화실리콘계의 절연막 상에 하드 마스크를 형성하는 공정, (c) 상기 하드 마스크를 에칭 마스크로 하여, 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간이 50∼700㎳로 하는 것이다.
39. 본 발명은, (a) 반도체 기판 상에 산화실리콘계의 절연막을 피착하는 공정, (b) 상기 산화실리콘계의 절연막 상에 하드 마스크를 형성하는 공정, (c) 상기 하드 마스크를 에칭 마스크로 하여, 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간이 50∼350㎳로 하는 것이다.
40. 본 발명은, (a) 반도체 기판 상에 산화실리콘계의 절연막을 피착하는 공정, (b) 상기 산화실리콘계의 절연막 상에 하드 마스크를 형성하는 공정, (c) 상기 하드 마스크를 에칭 마스크로 하여, 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 에칭 가스의 에칭 처리실 내 체재 시간이 100∼200㎳로 하는 것이다.
41. 본 발명은 상기 38항∼40항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 0.7∼7㎩로 하는 것이다.
42. 본 발명은 상기 38항∼40항 중 어느 한 항에 있어서, 상기 플라즈마 에 칭 처리 중의 에칭 처리실 내의 압력을 1.3∼4㎩로 하는 것이다.
43. 본원 발명은 상기 38항∼42항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 200∼1000㎤/min으로 하는 것이다.
44. 본원 발명은 상기 38항∼42항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 400∼800㎤/min으로 하는 것이다.
45. 본 발명은 상기 38항∼42항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 700㎤/min 이상으로 하는 것이다.
46. 본 발명은 상기 39항∼45항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리에 의해서 상기 산화실리콘계의 절연막에 홀을 형성하고, 그 홀 내에 정보 축적 용량 소자를 형성하는 공정을 갖는 것이다.
47. 본 발명은, (a) 반도체 기판 상에 산화실리콘계의 절연막을 피착하는 공정, (b) 상기 산화실리콘계의 절연막 상에 하드 마스크를 형성하는 공정, (c) 상기 하드 마스크를 에칭 마스크로 하여, 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하는 공정을 갖고, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 0.7∼7㎩로 하는 것이다.
48. 본 발명은, (a) 반도체 기판 상에 산화실리콘계의 절연막을 피착하는 공정, (b) 상기 산화실리콘계의 절연막 상에 하드 마스크를 형성하는 공정, (c) 상기 하드 마스크를 에칭 마스크로 하여, 상기 반도체 기판에 대하여 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시 함으로써, 상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력을 1.3∼4㎩로 하는 것이다.
49. 본원 발명은 상기 47항 또는 48항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 200∼1000㎤/min으로 하는 것이다.
50. 본원 발명은 상기 47항 또는 48항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 400∼800㎤/min으로 하는 것이다.
51. 본 발명은 상기 47항 또는 48항 중 어느 한 항에 있어서, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량을 700㎤/min 이상으로 하는 것이다.
52. 본 발명은 상기 39항∼51항 중 어느 한 항에 있어서, 상기 하드 마스크를 폴리실리콘으로 하는 것이다.
53. 본 발명은 상기 47항∼52항 중 어느 한 항에 있어서, 상기 플라즈마 에칭 처리에 의해서 상기 산화실리콘계의 절연막에 홀을 형성하고, 그 홀 내에 정보 축적 용량 소자를 형성하는 공정을 갖는 것이다.
54. 본 발명은 상기 1항∼53항에 있어서, 상기 희석 가스의 유량이 상기 플루오르카본계의 가스 및 산소의 유량보다도 많은 것이다.
55. 본 발명은 상기 1항∼53항에 있어서, 상기 플라즈마 에칭 처리 중의 플라즈마 밀도가 1×1010∼1×1013/㎤로 하는 것이다.
56. 본 발명은 상기 1항∼53항에 있어서, 상기 플라즈마 에칭 처리 중의 플라즈마 밀도가 1×1010∼1×1012/㎤로 하는 것이다.
57. 본 발명은 상기 1항∼53항에 있어서, 상기 플라즈마 에칭 처리 중의 플라즈마 밀도가 5×1010∼5×1011/㎤로 하는 것이다.
58. 본 발명은 상기 1항∼57항에 있어서, 상기 플루오르카본계의 가스가 C5F8이고, 상기 희석 가스를 아르곤으로 하는 것이다.
59. 본 발명은 상기 58항에 있어서, 상기 아르곤 가스의 유량을 200∼1000㎤/min으로 하는 것이다.
60. 본 발명은 상기 58항에 있어서, 상기 아르곤 가스의 유량을 400∼800㎤/min으로 하는 것이다.
61. 본 발명은 상기 58항∼60항에 있어서, 상기 산소와 C5F8과의 가스 유량비(산소/C5F8)를 0.5∼2.0으로 하는 것이다.
62. 본 발명은 상기 58항∼60항에 있어서, 상기 산소와 C5F8과의 가스 유량비(산소/C5F8)를 0.8∼1.5로 하는 것이다.
63. 본 발명은 상기 58항∼60항에 있어서, 상기 산소와 C5F8과의 가스 유량비(산소/C5F8)를 1∼1.2로 하는 것이다.
64. 본 발명은 상기 58항∼60항에 있어서, 상기 C5F8의 분압을 0.02∼0.2㎩로 하는 것이다.
65. 본 발명은 상기 58항∼60항에 있어서, 상기 C5F8의 분압을 0.04∼0.1㎩로 하는 것이다.
66. 본 발명은 상기 58항∼60항에 있어서, 상기 C5F8의 분압을 0.04∼0.08㎩로 하는 것이다.
<실시예>
이하, 본원에 있어서 사용하는 용어의 일반적 의미에 대하여 설명한다.
1. 디바이스면이란 반도체 웨이퍼의 주면(主面)이고, 그 면에 포토리소그래피에 의해 복수의 칩 영역에 대응하는 집적 회로 패턴이 형성되는 면을 말한다. 즉, 「이면(裏面)」에 대하여 그 반대측의 주면을 말한다.
2. 반도체 집적 회로 웨이퍼 또는 반도체 웨이퍼란 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 원형), 사파이어 기판, 유리 기판 그 밖의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판을 말한다. 또한, 「반도체 집적 회로 장치」(혹은 「전자 장치」, 「전자 회로 장치」 등)라고 할 때는 단결정 실리콘 기판 상에 제조되는 것뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, 상기한 각종 기판, 혹은 또한 SOI(Silicon On Insulator) 기판, TFT(Thin Film Transistor) 액정 제조용 기판, STN(Super Twisted Nematic) 액정 제조용 기판 등의 다른 기판 상에 제조된 것을 포함하는 것으로 한다.
3. 실리콘 니트라이드, 질화규소 또는 질화실리콘일 때는 Si3N4만이 아니라, 실리콘의 질화물로 유사 조성의 절연막을 포함하는 것으로 한다.
4. 캡막은 매립 배선의 정보의 전기적 접속부 이외에 형성되는 절연성 및 확산 배리어성이 높은 절연막으로, 일반적으로 층간 절연막의 주요부와는 다른 재료, 예를 들면 질화실리콘막으로 형성된다.
5. 「체재 시간(τ)」이란 τ=V/S=P·V/Q로 나타낼 수 있는 시간이다. 상기 식의 V는 플라즈마 용적 또는 챔버(에칭 처리실) 용적, S는 진공 펌프의 실효 배기 속도(챔버와 펌프 사이의 배관의 컨덕턴스를 고려한 값), P는 처리 압력, Q는 가스 유량이다. 따라서, V를 플라즈마 용적으로 할지, 챔버 용적으로 할지에 따라서 각각 플라즈마 내 체재 시간과 챔버 내(에칭 처리실 내) 체재 시간으로 정의할 수 있다. 플라즈마 내 체재 시간은 에칭 처리에 있어서 유입 가스 분자가 플라즈마 중에 머물러 있는 시간이다. 또한, 챔버 내 체재 시간은 에칭 처리에 있어서 유입 가스 분자가 챔버 내에 머물러 있는 시간이다.
상기 식에 있어서 처리 압력, 플라즈마 용적(또는 챔버 용적) 및 가스 유량을 대입함으로써 체재 시간을 도출하고 있다.
상기 처리 압력 P는, 예를 들면 에칭 장치의 챔버 내의 측벽에 설치된 바라톤(varathon) 진공계의 값을 이용하고 있다. 또한, 가스 유량 Q는, 예를 들면 매스플로우(mass flow) 컨트롤러의 값을 이용하고 있다.
플라즈마 용적은, 도 47에 도시한 바와 같이, 플라즈마를 원주라고 생각하여 도출하고 있다. 이 경우, 플라즈마 용적 V=π·r2·(전극 간격)으로 나타낼 수 있다. 또한, 도 47의 전극 간격(gap)은 평행 평판형 에칭 장치의 상부 전극과 하부 전극과의 간격이다.
또한, 챔버 용적 V는 밸브를 완전히 닫은 상태에 있어서 챔버 내에 가스를 유입시킨 경우의 시간에 대한 압력의 증가의 비율을 측정함으로써 구하였다. 가스 유량의 단위인 ㎤/min은 표준 상태(0℃, 1atm)에 있어서의 1분당 흐르는 가스의 체적이다. 표준 상태(0℃, 1atm)에 있어서 1몰은 22.414(L)(=22414(㎤))이기 때문에, 1(㎤/min)=1/22414(mol/min)=4.46×10-5(mol/min)이 된다.
이것을 이용하여, Δt 사이에 에칭 장치의 챔버 내에 유입된 가스의 몰수가 구해지고, 그것에 따르는 압력의 변화 Δp를 이용하면(도 48 참조), 기체의 상태 방정식 P·V=n·R·T를 이용하여 Δp·V=(Q·Δt)·R·T(V : 챔버 용적, R : 기체 상수, T : 온도, Q : 가스 유량)로부터 챔버 용적 V를 구하는 것이 가능하다. 그 결과, 본 실시예에서 이용한 에칭 장치에 있어서는 챔버 용적 V=74.98(L)이었다.
6. 에칭 가스는 반응 가스와, 희석 가스와, 그 밖의 가스를 갖고 있다. 반응 가스는 주로 에칭과 피착의 양방의 반응에 기여하는 가스이고, 또한, 주 반응 가스와, 첨가 반응 가스로 분류할 수 있다. SAC 프로세스나 HARC 프로세스에 이용되는 주 반응 가스로서는 플루오르카본계의 가스가 있고, 첨가 반응 가스로서는 산소(O2)를 포함하는 가스가 있다. 그 플루오르카본계의 가스는 포화형과 불포화형으로 분류할 수 있다. .
7. 전극 배선이란 전극 또는 배선의 총칭이고, 전기 신호의 경로를 형성하는 구성 부재이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고 그 반복 설명은 생략한다. 또한, 이하의 실시예에서는 특히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 이하의 실시예에서는, 편의상 그러할 필요가 있을 때는 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관계한 것이 아니라 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시했을 때 및 원리적으로 분명하게 특정한 수로 한정될 때를 제외하고, 그 특정한 수로 한정되는 것이 아니라 특정한 수 이상이라도 이하라도 좋다.
또한, 이하의 실시예에 있어서, 그 구성 요소(요소 단계 등을 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수적이다라고 생각되는 경우를 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우를 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 이하의 실시예에서는 전계 효과 트랜지스터를 대표하는 MIS·FET (Metal Insulator Semiconductor Field Effect Transistor)를 단순히 MIS라고 한다.
우선, 본 실시예의 설명에 앞서서, 본 발명에 이른 경위에 대하여 설명한다.
DRAM(Dynamic Random Access Memory) 프로세스의 미세화의 주요한 기술인 초고(超高)애스펙트 산화막 건식 에칭 기술에 있어서는, 설계 룰의 미세화에 따르는 컨택트홀의 고애스펙트화를 위해 종래의 프로세스 기술에서는 개구성과 에칭 마스크의 선택비의 확보를 양립시킬 수 없다는 것을 알았다. 그 때문에, 고애스펙트화에 대응한 SAC 및 HARC 가공 기술의 개발이 필수가 되었다.
다음에, 본 발명자들이 행한 실험에 대하여 설명한다.
우선, 금회의 실험에 이용한 에칭 장치에 대하여 설명한다. 금회의 실험에 이용한 산화막 건식 에칭 장치는, 예를 들면 도 1에 도시한 바와 같은 2-주파 여기 RIE 장치(도쿄일렉트론사제의 UNITY-IIS-85DI)(1)이다. 구동 주파수와 바이어스 주파수를 분리함으로써, 플라즈마의 생성 및 해리와 반도체 웨이퍼(2)에 입사되는 이온의 에너지를 독립적으로 제어하는 것이 가능하다. 이 2-주파 여기 RIE 장치의 에칭 리액터의 단면을 도 1에 나타낸다. 상기 종래의 2-주파 여기 RIE 장치(UNITY-II-85DI)에서는 구동 주파수 27㎒, 바이어스 주파수 800㎑이지만, 그것에 대하여 도 1의 2-주파 여기 RIE 장치(1)에서는 각각 60㎒와 2㎒로 최적화를 행하였다. 그것에 의해, 고애스펙트 산화막 에칭 프로세스에 대응하여 보다 저압(∼1㎩)이며 고밀도(∼1011㎝-3)인 플라즈마를 안정적으로 생성할 수 있다. 또 한, 실험을 진행시켜 가는 과정에서 대배기화 개조(터보 분자 펌프 배기 속도 : 1300(l/s)을 2200(l/s)으로 개조)를 행하였다.
계속해서, 금회의 실험에 이용한 시료에 대하여 설명한다. 금회의 고애스펙트 산화막 건식 에칭 기술의 개발에 있어서는 도 2∼도 4에 도시한 바와 같은 시료를 이용하였다.
도 2는 마이크로·로딩 계측 더미의 단면도를 나타내고 있다. 여기서는, 반도체 기판(단결정 실리콘 등으로 이루어지는 반도체 웨이퍼)(2S) 상에 두께 2.0㎛ 정도의 산화막(3a)이 형성되고, 또한 그 위에 두께 400∼800㎚ 정도의 포토레지스트(4a)가 형성되어 있다. 여기서, 산화막(3a)에 개구하려고 하는 홀의 직경은 0.16∼0.6㎛ 정도이다.
도 3은 직경 0.16㎛, 애스펙트비 10의 SAC 또는 직경 0.16㎛, 애스펙트비 10의 HARC에 있어서의 SAC 프로세스의 더미의 단면도를 나타내고 있다. 게이트 절연막(5a)은, 예를 들면 산화실리콘으로 이루어지고, 그 두께는 이 산화실리콘 환산 막 두께로 6㎚ 정도이다. 워드선 WL[게이트 전극(6a)]은, 예를 들면 저저항 폴리실리콘막 상에 질화텅스텐을 통해 텅스텐을 설치하여 이루어지고, 그 위에는 캡막(7a)이 형성되어 있다. 캡막(7a)은, 예를 들면 질화실리콘막으로 이루어진다. 워드선 WL[게이트 전극(6a)], 캡막(7a) 및 워드선 WL로부터 노출되는 반도체 기판(2S)의 표면은 두께가 40∼60㎚ 정도의 얇은 질화실리콘막(8a)으로 피복되어 있다. 이 질화실리콘막(8a) 상에는 산화막(3b)이 피착되어 있다. 인접하는 워드 선 WL[게이트 전극(6a)] 사이의 산화막(3b1)의 저면[산화막(3b1)이 질화실리콘막(8a)에 접하는 면]으로부터 산화막(3b2)의 상면까지의 치수 D1은, 예를 들면 600㎚ 정도이다. 산화막(3b2) 상에는 두께가 50∼200㎚ 정도의 반사 방지막(9a)을 통해 두께가 260㎚ 정도의 포토레지스트막(4b)이 피착되어 있다. 포토레지스트막(4b)은 SAC 프로세스에 의해 홀을 형성하기 위한 마스크이다. 반사 방지막(9a)은 포토레지스트막을 마스크로 하여 이미 에칭 처리가 실시되어 있다.
도 4a 및 도 4b는 직경 0.16㎛, 애스펙트비 10의 SAC 또는 직경 0.16㎛, 애스펙트비 10의 HARC에 있어서의 HARC 프로세스의 더미의 단면도를 나타내고 있다. 반도체 기판(2S) 상에는 두께가 50∼200㎚ 정도의 질화실리콘막(8b)을 통해 두께 2.0㎛ 정도의 산화막(3c)이 피착되어 있다. 산화막(3c) 상에는 두께 200∼300㎚ 정도의 도핑된 폴리실리콘막으로 구성되는 하드 마스크(10a)가 형성되어 있다. 도 4a에 있어서, 하드 마스크(10a)의 개구 치수 D2는 450㎚ 정도이다. 또한, 도 4b에 있어서, 하드 마스크(10a)의 개구 치수 D2는 160㎚ 정도이다. 또, 도 4b는 도 4a의 단면에 대하여 수직인 면이고, 도 4a의 A-A선의 단면도이다.
다음에, 상기 더미를 이용한 SAC 및 HARC 프로세스의 평가 방법에 대하여 설명한다. 금회의 실험에 있어서는, 예를 들면 이하의 제1∼제4에 대하여 평가하였다.
첫번째로, 산화막 에칭에 있어서의 개구성을 판단하는 척도로서 마이크로· 로딩 효과를 측정하였다. 본 실험에서는 에칭을 행하여 0.16㎛와, 0.5㎛의 홀 내의 에칭 깊이를 측정하고, 다음 수학식 1에 따라서 마이크로·로딩 효과를 산출하였다. 수치가 100%에 가까울수록 미소 홀에서의 에칭 레이트의 저하가 적은 것을 나타낸다.
Figure 112001016183992-pat00001
두번째로, 질화실리콘막의 에칭 선택비를 측정하였다. 즉, 산화막 에칭 조건으로 에칭을 행하고, 단면 SEM(Scanning Electron Microscope)을 이용하여 도 5에 나타낸 부분의 치수 D4, D5를 측정하고, 다음 수학식 2에 따라서 산화막(3b)과 게이트 전극(6a)(워드선 WL) 견부의 질화실리콘막(8a)과의 선택비를 산출하였다. 치수 D4는 게이트 전극(6a) 상의 산화막(3b)의 두께이고, 치수 D5는 게이트 전극(6a) 상 견부의 질화실리콘막(8a)의 식각량을 나타내고 있다. 이 에칭 처리시 이용하는 산화막(3b)의 에칭 레이트는 상기 도 1의 2-주파 여기 RIE 장치(UNITY-IIS-85DI)(1)에 조립된 종점 검출기를 이용하여 산출하였다. 구체적으로는, 플라즈마 내의 발광종 중에서 공급 가스와 산화막의 반응 생성물인 SiF를 모니터하고, 홀 바닥의 질화실리콘막(8a)이 노출된 시점에서의 발광 강도 곡선의 저하 시간을 측정하고 있다.
Figure 112001016183992-pat00002
세번째로, HARC 프로세스에 있어서의 하드 마스크의 선택비를 측정하였다. 즉, 도 6에 도시한 바와 같이, 산화막(3c) 에칭을 행할 때의 마스크가 되는 도핑된 폴리실리콘막이 식각량의 치수 D6과, 산화막(3c)의 에칭 깊이 치수 D7을 측정하고, D7로부터 도핑된 폴리실리콘에 대한 선택비를 산출하였다. 또, 하드 마스크(10a1)는 산화막 에칭 처리 후의 상기 도 4의 하드 마스크(10a)의 상태를 나타내고 있다.
네번째로, 에칭 처리시에 있어서의 반도체 웨이퍼(2)의 상면(디바이스면에 상당)의 온도를 측정하였다. 여기서는, 반도체 웨이퍼(2)의 상면에 있어서, 중앙과, 외주와, 이들 사이의 3점에 템퍼러쳐 플레이트(temperature plate)(Wahl사제)를 첨부하고, 그 위에 캡톤(kapton) 테이프로 피복한 것을 각 산화막 에칭 조건의 플라즈마 중에 2분간 노출시키고, 각부에서 측정된 온도의 평균치로 그 온도를 산출하였다.
다음에, 실험 결과 및 검토 결과를 진술한다.
상기한 바와 같이, 직경 0.15㎛ 프로세스 이후의 고애스펙트 산화막 에칭 프로세스에 있어서, 직경 0.18㎛ 프로세스에서 적용한 SAC 및 HARC 프로세스에서는 개구성과 고선택비가 양립할 수 없기 때문에, 고애스펙트화에 대응한 SAC 및 HARC 프로세스의 개발이 한층 더 필요하다. SAC 프로세스에서는 개구성과 홀의 저부에 있는 질화실리콘막과의 선택비의 확보를 양립하는 것이 요구된다. 또한, HARC 프로세스에서는 개구성과 에칭 마스크가 되는 도핑된 폴리실리콘막과의 선택비의 확보의 양립이 요구된다. 그 때문에, SAC 프로세스와 HARC 프로세스에서는 선택비가 요구되는 장소가 홀 바닥과 반도체 웨이퍼의 표면이라는 상위가 있기 때문에 동일한 프로세스를 전혀 적용할 수 없고, 각 프로세스에 있어서의 최적화가 필요해진다. 본 실험에서는, 처음에 SAC 프로세스에 있어서 개구성을 향상시키는 방향을 검토하고, 덧붙여 고질화실리콘 선택비를 실현하는 프로세스의 개발을 행하였다. 다음에, 개구성이 향상된 프로세스를 기초로 하여 HARC 프로세스로의 적용을 검토하고, 도핑된 폴리실리콘막과의 선택비의 확보가 가능한 프로세스의 개발을 행하였다.
우선, SAC 프로세스의 기초적인 검토 결과를 설명한다.
본 실험에서 이용한 C5F8과 같은 플루오르카본계의 가스의 경우, 플라즈마 중에서의 해리에 의해서 생성된 CFx 래디컬(주로 CF2 래디컬)이 홀 바닥의 산화막(산화실리콘막) 상에 폴리머층으로서 피착된다. 거기에 입사한 이온이 그 폴리머층을 투과하여 산화막과 폴리머층의 계면에 에너지를 공급함으로써 화학 반응이 발생하여 산화막 에칭이 진행된다. 또한, 산화막 상에 피착되는 폴리머층이 산화막 중에 존재하는 O(산소)와의 반응에 의해서 CO 혹은 COFx로서 제거되는 데 반하여, 질화실리콘막 상의 폴리머층은 기초막(질화실리콘막)으로부터의 산소의 공급이 없기 때문에 산화막 상보다도 폴리머층이 두꺼워져 질화실리콘막은 에칭이 진행되기 어렵다. 그 때문에, CFx 래디컬 플럭스가 증가되면 산화막 상에서는 반응이 촉진되어 에칭 레이트는 증가되지만 질화실리콘막의 에칭 레이트는 그만큼 변화되지 않는다. 그러나, 홀 바닥에 도달하는 CFx 래디컬 플럭스가 과잉이면 산화막 상에도 이온이 투 과할 수 없을 정도로 폴리머층이 두꺼워져 에칭의 진행이 느려진다. 따라서, 개구성의 향상 및 고질화실리콘 선택비를 실현시키기 위해서는, 산화막 상과 질화실리콘막 상의 폴리머층의 두께를 결정하는 CFx 래디컬의 생성과 입사 이온 플럭스 및 이온 에너지를 적절하게 제어할 필요가 있다.
본 실험에서는 압력, 가스 유량을 파라미터로서 마이크로·로딩 효과, 테이퍼각 및 질화실리콘 선택비의 측정을 행하고, 개구성과 고선택비를 실현하는 방향을 검토하여 그 기구의 해명을 행하였다.
압력 2.66㎩에 있어서, C5F8/O2비(=8/9)를 일정하게 유지한 채로 첨가량을 C5F8/O2=8/9, 16/18㎤/min으로 증가시켜 아르곤 가스 유량 400-800㎤/min에서 마이크로·로딩 효과를 측정하였다. 결과를 도 7에 나타낸다. 아르곤 가스 유량 400㎤/min의 경우에는 C5F8/O2 가스 유량의 증가에 의해서 홀 바닥에 도달하는 CFx 래디컬 생성이 과잉이 되고, 산화막 상에 과잉된 폴리머층이 형성되기 때문에, 마이크로·로딩 효과는 커진다. 아르곤 가스 유량을 600,800㎤/min으로 증가시켜 가면, 체재 시간의 감소에 의해서 과잉된 폴리머층의 형성이 억제되고, 압력 2.66㎩, C5F8/O2/Ar=16/18/800㎤/min으로 함으로써 마이크로·로딩 효과가 98%까지 개선되었다. 이것으로부터 마이크로·로딩 효과는 체재 시간에 크게 의존하고 있고, 체재 시간이 짧은 영역에서 CFx 래디컬 공급량의 최적화를 행하면 개선할 수 있는 것을 알았다.
다음에, 테이퍼각 향상에 대하여 검토한 결과를 설명한다.
마이크로·로딩 효과의 측정과 마찬가지로, 압력 2.66㎩에 있어서 아르곤 가스 유량을 파라미터로서 직경 0.16㎛, 애스펙트비 10의 SAC 또는 직경 0.16㎛, 애스펙트비 10의 HARC에 있어서의 SAC 프로세스의 더미를 산화막 에칭했을 때의 테이퍼각 및 게이트 전극 상의 견부에 있어서의 질화실리콘 선택비를 각각 도 8a 및 도 8b에 나타낸다. C5F8/O2=8/9, 16/18㎤/min으로 하고, 에칭 시간 경과 후, 10% 오버 에칭 처리를 실시한 것이다.
C5F8/O2의 가스 유량을 16/18㎤/min으로 하여 아르곤 가스 유량을 증가시키면(도 8a, 8b), 고질화실리콘 선택비와 테이퍼각의 수직성을 양립시키는 결과가 얻어졌다. 이것은 C5F8/O2=8/9㎤/min의 경우에 질화실리콘 선택비가 아르곤 가스 유량 증가에 따라서 감소하는 결과와는 역의 경향이다. 이 결과로부터 테이퍼각은 압력의 저하와 아르곤 가스 유량의 증가에 의해 체재 시간을 짧게 하면, 보다 수직에 가까워지는 것을 알았고, 또한 C5F8 가스 유량을 증가시킴으로써 마이크로·로딩 효과의 개선(98%), 수직에 가까운 테이퍼각(89°) 및 고질화실리콘 선택비(8.8)를 동시에 만족시킬 수 있는 것을 알았다.
다음에, 저압, 대유량 조건의 에칭 기구의 해석에 대하여 설명한다.
지금까지의 검토에 의해서, 저압력·대유량 조건으로 하여 체재 시간이 짧아진 상태에서 C5F8과 O2 가스 유량을 증가시키면 개구성, 수직 형상 및 고질화실리콘 선택비를 동시에 만족시킬 수 있는 것을 알았다. 여기서는, 그 에칭 기구를 해석하였다.
도 9에 지금까지 측정한 마이크로·로딩 효과(a), 테이퍼각(b) 및 질화실리콘 선택비(c)의 체재 시간 의존성을 나타낸다. C5F8과 O2와의 가스 유량에 관계없이 체재 시간이 짧은 영역에서 마이크로·로딩 효과는 적고(도 9a 참조), 테이퍼각은 수직에 가까워져 있다(도 9b 참조). 체재 시간이 길어지면 C5F8의 해리가 촉진되어 C 래디컬이나 CFx 래디컬 밀도가 증가된다. 그 결과, 홀 바닥의 산화막 상에는 과잉된 폴리머층이 형성되고, 홀 바닥에 도달할 수 있는 이온이 적은 고애스펙트의 홀에서는 에칭 레이트가 감소하여 마이크로·로딩 효과가 커진다. 또한 C 래디컬은 흡착 확률이 높고, 홀 상부의 측벽에 부착되기 때문에, 테이퍼각이 악화된다고 생각된다. 질화실리콘 선택비에 관해서는, C5F8/O2=8/9㎤/min의 경우에는 측정 영역에 있어서 체재 시간의 증가에 따라서 증가되고 있지만, 16/18㎤/min의 경우에는 체재 시간의 증가에 따라서 선택비는 저하되고 있다(도 9c 참조).
다음에, 이 상위가 생기는 기구를 검토하였다. 도 10a 내지 10f에 직경 0.16㎛, 애스펙트비 10의 SAC 프로세스를 이용한 프로세스에 있어서 C5F8/O2=8/9㎤/min(도 10a 내지 도 10c)와, 16/18㎤/min(도 10d 내지 도 10f)와의 경우의 산화막 에칭 레이트(도 10a 및 도 10d), 게이트 전극 상의 견부의 질화실리콘 에칭 레이트(도 10b 내지 도 10e) 및 질화실리콘 선택비의 체재 시간(도 10c 및 도 10f) 의존성을 나타낸다. 또한, 도 11a 내지 도 11c에 에칭 처리시에 있어서의 산화막 및 질화실리콘막의 에칭 모델을 나타낸다. 도 11a는 래디컬 공급 부족, 도 11b는 래디컬 공급 적정, 도 11c는 래디컬 공급 과잉을 각각 나타내고 있다.
C5F8/O2=8/9㎤/min의 경우에는 체재 시간이 ∼8㎳에서 질화실리콘 선택비가 최대가 되고, C5F8/O2=16/18㎤/min의 경우에는 ∼3㎳에서 최대가 된다(도 10c 및 도 10f의 영역 Ⅱ). C5F8/O2=8/9㎤/min의 경우, 도 10a 내지 도 10c에 나타내는 영역 I에서는 체재 시간이 짧기 때문에 홀 바닥에 도달하는 CFx 래디컬이 적고, 또한 아르곤 가스의 비율이 높기 때문에 아르곤 가스가 전리되어 생성되는 이온 밀도가 높은 상태에 있다고 생각된다. 이 경우, 산화막 상의 폴리머층은 얇고 산화막의 에칭은 에칭제가 되는 CFx 래디컬의 공급량에 율속되며, 질화실리콘막 상의 폴리머층도 얇아 이온이 충분히 투과할 수 있기 때문에 질화실리콘막도 에칭되기 쉬운 상태라고 생각된다(도 11a).
이 상태로부터 체재 시간이 증가함(도 10의 영역 Ⅱ)함에 따라 CFx 래디컬 플럭스가 증가되어 폴리머층의 형성이 촉진된다. 산화막 상에서는 폴리머층 중의 탄소(C)나 CFx가 산화막 중의 산소(O)와 반응하여 제거되기 때문에, 폴리머층은 두꺼워지지 않고, 이온이 폴리머층을 투과하여 직접 산화막 계면에 도달할 수 있을 정도의 막 두께로 되어 있다고 생각된다. 그것에 대하여, 질화실리콘막 상에는 질화실리콘으로부터의 산소(O)의 공급이 없이 때문에 폴리머층의 제거 효과가 적고, 이온의 투과 거리 이상으로 두꺼운 폴리머층이 형성되어 있다고 생각된다. 그 때문에, 질화실리콘의 에칭 레이트는 체재 시간이 증가되어 CFx 래디컬의 공급량이 증가되어도 거의 변화되지 않는다(도 11b). 그 결과, 질화실리콘 선택비가 향상되고 있다고 생각된다. 또한, 체재 시간이 긴 영역(도 10 Ⅲ)이 되면, CFx 래디컬 공급량이 과잉 상태가 되어 산화막 상에도 이온이 투과할 수 있는 막 두께 이상의 폴리머층이 형성되기 때문에, 산화막의 에칭 레이트가 저하되고, 질화실리콘 선택비가 낮아진다(도 11c). 도 10d 내지 도 10f에 나타내는 C5F8/O2=16/18㎤/min의 경우에는 질화실리콘 선택비의 피크가 체재 시간이 짧은 방향으로 시프트되고 있다. C5F8/O2=8/9㎤/min의 경우와 달리 체재 시간이 3㎳에 있어서 산화막 에칭 레이트가 빨라지고, 질화실리콘 에칭 레이트가 느려지고 있다. 이것은 C5F8 유량을 증가시킴으로써 C5F8이 해리되어 생성되는 CFx 래디컬 밀도가 증가되고, 체재 시간이 짧은 영역에서 홀 바닥에 공급되는 CFx 래디컬 플럭스가 C5F8/O2=8/9㎤/min의 경우의 영역 Ⅱ에 있어서의 CFx 래디컬 플럭스와 동등해지기 때문이다라고 생각된다. 이에 따라, C5F8의 과잉된 해리가 억제되어 마이크로·로딩 효과가 적고, 테이퍼각이 수직 형상으로 되어 있는 체재 시간이 짧은 영역에서 고질화실리콘 선택비가 실현되고 있다고 생각된다.
이상의 결과로부터 0.15㎛ 프로세스 이후의 고애스펙트비 산화막 에칭에 있 어서는 저압력이며 대유량의 가스 조건이 필수이고, 0.15㎛ 프로세스의 개발로부터 UNITY-IIS85-DI의 터보 분자 펌프의 배기 속도를 1300(l/s)으로부터 2200(l/s)으로 변경하고, 압력 2.66㎩에 있어서 가스 유량 900㎤/min라도 충분히 배기가 가능해져 안정적으로 에칭 프로세스를 행할 수 있게 되었다.
다음에, 에칭 처리시의 반도체 웨이퍼 상면의 온도 의존성에 대하여 설명한다.
질화실리콘 선택비를 향상시키는 수단으로서 질화실리콘막 상에 보호막이 되는 폴리머층을 두껍게 피착시키는 방법이 있다. 반도체 웨이퍼의 온도를 높게 하였을 때의 질화실리콘 선택비를 조사하였다. 그 결과, 반도체 웨이퍼의 온도 상승에 따라서 질화실리콘 선택비는 증가하고, 반도체 웨이퍼의 온도가 123℃에서 표준 조건(반도체 웨이퍼의 온도가 68℃)의 7.7로부터 16.1로 2배의 선택비를 실현하였다(도 12). 또, 반도체 웨이퍼의 온도가 90℃에서 선택비는 9.5, 반도체 웨이퍼의 온도가 112℃에서 선택비는 13.2가 얻어졌다.
이 기구는 반도체 웨이퍼의 온도가 상승됨으로써, CFx 래디컬의 흡착 확률이 감소되어 홀 상부에서 측벽에 피착되기 어려워지고, 홀 바닥까지 수송되어 질화실리콘막 상에서의 피착량이 증가된다고 생각된다. 여기서, 우려되는 것은 반도체 웨이퍼의 온도가 상승되어 CFx 래디컬이 홀 바닥으로 수송되는 양이 증가되어 산화막의 개구성이 악화되는 것이다.
그래서, 마이크로·로딩 효과의 반도체 웨이퍼 온도 의존성을 확인하였다(도 12). 반도체 웨이퍼 온도의 상승에 대하여 마이크로·로딩 효과의 증대는 나타나지 않아 실용상 문제가 없다라고 할 수 있다. 또한, 반도체 웨이퍼의 온도 123℃는 포토레지스트의 융해의 면으로부터도 문제가 없다고 생각된다. 이상의 점으로부터, 에칭 처리시에 있어서 반도체 웨이퍼의 온도를 상승시키는 것은 질화실리콘 선택비의 향상에 매우 유효한 수단이고, SAC 프로세스에는 반도체 웨이퍼의 온도 123℃를 적용하였다.
금회 개발한 조건은, 예를 들면 직경 0.16㎛, 애스펙트비가 10인 SAC 프로세스를 실현하고 있지만, 컨택트홀 에칭에 있어서 치명적인 불량이 되는 비개구를 막기 위해서, 개구성의 확인을 행하였다. 샘플로서, SAC 프로세스에 있어서의 더미의 게이트 전극 상에 피착하는 산화막의 막 두께를 변경하여 애스펙트비를 13으로 한 것을 이용하였다. 그 결과, 개구성과 테이퍼각에 관해서는 문제없이 가공할 수 있다.
지금까지의 검토로부터, 예를 들면 직경 0.16㎛, 애스펙트비 10의 SAC 프로세스 조건의 일례를 도 13에 나타낸다. 본 공정에서는 산화막 에칭 후, 질화실리콘막 상의 폴리머층을 제거하기 위한 후 처리 및 질화실리콘 에칭을 행하고 있다.
SAC 프로세스에 있어서 특히 문제가 되는 것은 SAC 프로세스에 의해 형성된 컨택트홀과 게이트 전극(워드선)과의 쇼트이고, 그 컨택트홀과 게이트 전극과의 쇼트 마진을 직경 0.16㎛, 애스펙트비 10의 SAC 프로세스와 직경 0.18㎛, 애스펙트비 7의 SAC 프로세스와 비교하였다. 직경 0.18㎛, 애스펙트비 7의 SAC 프로세스 조건에서는 쇼트 마진은 27㎚로 적다. 그것에 대하고, 상기 직경 0.16㎛, 애스펙트비 10의 SAC 프로세스 적용 조건의 경우, 산화막 에칭에 있어서의 질화실리콘막의 식각량을 저감함으로써, 직경 0.18㎛, 애스펙트비 7의 SAC 프로세스 조건에 대하여 ∼10㎚의 쇼트 마진의 증가를 실현하였다. 이 결과로부터 본 조건의 SAC 프로세스는 쇼트 마진이 충분히 확보되어 양산 가능한 레벨에 있다고 할 수 있다.
고애스펙트 SAC 프로세스에 있어서는 저압력이며 대유량인 조건에서는 고질화실리콘 선택비를 확보하는 것이 곤란하고, 주로 C4F8인 C/F비가 낮은 플루오르카본계의 가스에 CH2F2를 첨가하여 사용하는 등의 화학 반응의 면에서 대응해 왔다. 본 실험에서는 0.18㎛ 프로세스에 적용한 C5F8을 그대로 이용하여 반응계를 바꾸지 않고, 더구나 곤란했었던 저압력, 대유량 조건에 있어서 고질화실리콘 선택비를 확보할 수 있는 프로세스를 구축하였다. 이것은 금후 한층 더 설계 룰이 미세화됨에 따라서 고애스펙트화해 가는 산화막 에칭 프로세스에 있어서 유효한 기술이고, 고성능이며, 또한, 신뢰성이 높은 반도체 집적 회로 장치를 제공할 수 있다고 생각된다.
다음에, 이상과 같은 SAC 프로세스의 검토 결과에 계속해서, HARC 프로세스의 검토 결과에 대하여 설명한다.
HARC 프로세스(정보 축적용 용량 소자의 하부 전극이 형성되는 홀)는 애스펙트비가 ∼13(예를 들면 깊이 2.0㎛/직경 0.16㎛)인 가공이 요구됨과 동시에, 0.16㎛라는 좁은 피치에 있어서 에칭 마스크의 하드 마스크(도핑된 폴리실리콘)와의 선택비를 확보해야 한다. 그 때문에, SAC 프로세스와 마찬가지로 반도체 웨이퍼 온 도를 상승시키는 방법에서는 반도체 웨이퍼의 상면의 CFx 래디컬 피착량이 감소하고, 도핑된 폴리실리콘 선택비는 오히려 저하된다. 그래서, HARC 프로세스에서는 SAC 프로세스와는 다른 프로세스 조건의 최적화를 행하였다.
깊이 2.0㎛의 컨택트홀을 가공하기 위해서는 홀 바닥에 충분한 에너지를 갖는 이온 플럭스의 공급이 필요하고, 고플라즈마 밀도가 요구된다. 또한, 도핑된 폴리실리콘 선택비의 향상을 위해서는 산화막 에칭 레이트를 증가시키는 방법과, 도핑된 폴리실리콘 자신의 식각량을 저하시키는 방법 두개가 있지만, 금회는 C5F8과 O2 가스 유량을 증가시켜 CFx 래디컬 공급량을 증가시켜, 산화막 에칭 레이트를 향상시키는 방법을 취하였다.
다음에, 상기한 바와 같은 HARC 프로세스에 의한 가공 형상에 대하여 설명한다.
지금까지의 검토로부터 결정된 조건의 개구성의 마진을 평가하기 위해서, 산화막의 막 두께를 3.0㎛로 하여 평가하였다. 그 결과, 애스펙트비 ∼17(깊이 3.1/직경 0.18㎛)의 컨택트홀의 형성을 실현하고 있다. 따라서, 애스펙트비 ∼13(깊이 2.0/직경 0.16㎛)의 HARC 프로세스에 대하여, 본 조건은 개구성에 관한 마진이 있다고 판단하였다. 여러 가지의 검토로부터, 직경 0.16㎛, 애스펙트비 13의 HARC 프로세스의 조건의 일례로서 도 14와 같이 하였다.
직경 0.18㎛, 애스펙트비 7의 SAC 또는 직경 0.18㎛, 애스펙트비 9의 HARC 에 있어서의 HARC 프로세스의 조건에 있어서 저스트(just)·에칭에서 멈춘 단계에 서 도핑된 폴리실리콘이 지나치게 깎여져 있고, 특히 반도체 웨이퍼의 주변에서는 도핑된 폴리실리콘이 거의 없어져 홀 상부에서 산화막이 에칭되어 홀이 넓어지게 된다. 홀 바닥에서 가늘어지는 형상을 개선하기 위해서, 오버 에칭이 필요하지만 도핑된 폴리실리콘의 잔막이 부족하다. 그것에 대하고, 직경 0.16㎛, 애스펙트비 10의 SAC 또는 직경 0.16㎛, 애스펙트비 10의 HARC에 적용한 조건의 경우, 직경 0.18㎛, 애스펙트비 7의 SAC 또는 직경 0.18㎛, 애스펙트비 9의 HARC의 조건의 경우와 비교하여 수직 가공성도 좋고(테이퍼각 87.5°를 89°로 할 수 있음), 또한, 견부의 도핑된 폴리실리콘 선택비도 향상되어 있고(8을 11로 할 수 있음), 또한 치수 편이도 적게 가공할 수 있다(69㎜를 27㎜로 할 수 있음).
다음에, 최소 가공 치수가 0.16㎛ 정도인 SAC 및 HARC 프로세스에 본 발명을 적용한 경우를 일례로서 설명한다.
우선, 본 실시예에서 이용한 에칭 장치를 도 15에 의해서 설명한다. 이 에칭 장치는 상기 도 1에 도시한 2-주파 여기 RIE 장치(1)와 동일한 장치이다. 2-주파 여기 RIE 장치(1)의 에칭 처리실을 형성하는 챔버(1a)는, 예를 들면 원통 형상으로 형성된 알루미늄으로 이루어지고, 그 표면에는 알루마이트 처리(양극 산화 처리)가 실시되어 있다. 이 챔버(1a)는 접지되어 있다. 이 챔버(1a)의 저부에는 세라믹 등과 같은 절연판을 통해 대략 원주형의 서셉터 지지대가 설치되고 있고, 또한, 그 위에는 하부 전극을 구성하는 서셉터(1b)가 설치되어 있다.
상기 서셉터 지지대의 내부에는 냉각실이 설치되어 있고, 이 냉각실에는, 예를 들면 액체 질소 등과 같은 냉매가 도입되어 순환되며, 그 냉열이 서셉터(1b)를 통해 반도체 웨이퍼(2)에 전도됨으로써, 반도체 웨이퍼(2)의 주면(상기 디바이스면에 상당)이 원하는 온도로 제어되고 있다.
서셉터(1b)는 그 상면 중앙이 볼록형인 원판형으로 형성되고, 그 위에 반도체 웨이퍼(2)와 평면 형상이 대략 동형인 정전 척(1c)이 설치되어 있다. 반도체 웨이퍼(2)는 이 정전 척(1c)의 절연재 사이에 개재된 전극에 소정의 직류 전압이 인가됨으로써, 예를 들면 쿨롱(coulomb)력에 의해서 정전 흡착된다. 상기 절연판, 서셉터 지지대, 서셉터(1b), 또한 정전 척(1c)에는 반도체 웨이퍼(2)의 이면에, 예를 들면 헬륨(He) 가스 등과 같은 전열 매체체를 공급하기 위한 가스 통로가 형성되어 있고, 그 전열 매체체를 통해 서셉터(1b)의 냉열이 반도체 웨이퍼(2)에 전달되어 반도체 웨이퍼(2)가 소정의 온도로 유지되도록 되어 있다. 상기 서셉터(1b)의 상면 주연부에는 정전 척(1c) 상의 반도체 웨이퍼(2)를 둘러싸도록 환형(環形)의 포커스 링이 배치되어 있다. 이 포커스 링은 반도체 웨이퍼(2)와 동일 재료의 실리콘 등으로 이루어지고, 반도체 웨이퍼(2)의 주면 내의 에칭의 균일성을 향상시키는 기능을 갖고 있다.
서셉터(1b) 상측에는 이 서셉터(1b)와 평행하게 대향하여 상부 전극(1d)이 설치되어 있다. 이 상부 전극(1d)은 절연재를 통해서 챔버(1a) 상부에 지지되어 있고, 전극판(1d1)과, 이것을 지지하는 전극 지지체(1d2)를 갖고 있다. 전극판(1d1)은, 예를 들면 실리콘, 탄화실리콘(SiC) 또는 비정질 카본으로 이루어지고, 서셉터(1b)의 대향면에 배치되어 다수의 홀(1d3)을 갖고 있다. 또한, 전극 지 지체(1d2)는, 예를 들면 알루미늄으로 이루어지고, 그 표면은 알루마이트 처리가 실시되어 있다. 이 에칭 장치에서는 서셉터(1b)(하부 전극)와 상부 전극(1d)과의 간격(이하, 전극 간격이라고 함)을, 예를 들면 17㎜∼60㎜의 범위에서 변경할 수 있도록 되어 있다. 또, 전극판(1d1)의 재료로서는 상기 재료 중에서도 스카벤징(scavenging)이 가능한 실리콘을 이용하는 것이 바람직하다.
상부 전극(1d)에 있어서의 전극 지지체(1d2)의 중앙에는 가스 도입구가 설치되고, 그 가스 도입구에는 가스 공급관이 접속되어 있고, 또한 그 가스 공급관에는 밸브 및 상기 매스플로우 컨트롤러를 통해 처리 가스 공급원이 기계적으로 접속되어 있다. 이 처리 가스 공급원으로부터 에칭 가스가 공급된다. 이 챔버(1a)의 일부에는 가스 배기관(1e)이 설치되어 있다. 이 가스 배기관(1e)은, 예를 들면 터보 분자 펌프 등과 같은 진공 펌프가 구비되어 있고, 이에 따라, 챔버(1a) 내를 소정의 감압 분위기(예를 들면 1∼13.3㎩)까지 진공 가능하도록 구성되어 있다. 진공 펌프의 배기 속도는, 예를 들면 2200(L/s)이고, 대배기화가 가능하게 되어 있다. 또한, 챔버(1a)의 측벽에는 게이트 밸브가 설치되어 있다. 반도체 웨이퍼(2)는 그 게이트 밸브를 연 상태에서 챔버(1a)와, 그것에 인접하는 로드로크 챔버 사이에서 반송되도록 되어 있다.
상부 전극(1d)에는, 제1 고주파 전원(1f)이 정합기 및 고역 통과 필터 HPF를 통해 전기적으로 접속되어 있다. 이 제1 고주파 전원(1f)은, 예를 들면 50∼150㎒ 범위의 주파수 설정이 가능해지고, 이와 같이 높은 주파수의 전압을 인가함으로써 챔버(1a) 내에 바람직한 해리 상태에서, 또한, 고밀도의 플라즈마를 형성할 수 있고, 종래보다도 저압 조건 하에서의 플라즈마 에칭 처리가 가능하게 되어 있다. 이 제1 고주파 전원(1f)의 주파수는, 예를 들면 50∼80㎒가 바람직하고, 전형적으로는 60㎒ 또는 그 근방의 조건이 채용된다.
하부 전극으로서의 서셉터(1b)에는 제2 고주파 전원(1g)이 저역 통과 필터 LPF 및 정합기를 통해 전기적으로 접속되어 있다. 이 제2 고주파 전압원(1g)은, 예를 들면 1∼4㎒의 범위의 주파수 설정이 가능해지고, 이러한 범위의 주파수의 전압을 인가함으로써 반도체 웨이퍼(2)에 대하여 손상을 제공하지 않고 적절한 이온 작용을 제공할 수 있다. 이 제2 고주파 전원(1g)의 주파수는, 예를 들면 1∼3㎒가 바람직하고, 전형적으로는 2㎒ 또는 그 근방의 조건이 채용된다.
이 2-주파 여기 RIE 장치(1)에 있어서, 본 명세서에 개시되는 처리 압력은, 상기한 바와 같이, 예를 들면 바라톤 진공계에 의해서 측정되고 있다. 이 바라톤 진공계는 챔버(1a) 내의 측벽에 설치되고, 상하 전극으로부터 약간 떨어져 있다. 이 때문에, 상기 처리 압력은 상호 대향하는 상부 전극(1d)과, 서셉터(1b)(하부 전극) 사이의 압력과 엄밀하게는 다르다. 단, 에칭 장치는 상기 RIE 장치를 이용하는 것에 한정되는 것이 아니라 여러 가지 변경 가능하고, 다른 평행 평판형의 에칭 장치를 이용하는 경우에 있어서도 본 발명을 적용하는 것이 가능하다.
다음에, 상기 DRAM의 제조 방법의 일례를 설명한다. 도 16은 DRAM의 제조 공정 중에 있어서의 반도체 웨이퍼(2)의 평면도를 나타내고 있다. 반도체 웨이퍼(2)는, 예를 들면 실지로 평면 원 형상으로 형성되어 있고, 그 외주의 일부 에는 위치 정렬 등에 이용되는 노치(2a)가 설치되어 있다. 반도체 웨이퍼(2)의 직경은, 예를 들면 200㎜ 정도이다. 단, 반도체 웨이퍼(2)의 직경은 이것에 한정되는 것이 아니라 여러 가지 변경 가능하고, 예를 들면 직경 300㎜의 반도체 웨이퍼를 이용하는 것도 가능한다. 반도체 웨이퍼(2)의 직경을 변화시킨 경우에, 상기 플라즈마 용적 또는 챔버 용적이 변할 때는 그것에 따라서 상기 체재 시간도 변하기 때문에, 산화막 에칭 조건도 변하는 경우가 생긴다. 또, 도 16에 있어서는, 반도체 웨이퍼(2)에 가상적으로 X축과 이것에 수직인 Y축[상기 노치(2a) 상을 통과하도록 배치]을 적용시키고 있다. 도 17 이후의 반도체 웨이퍼(2)의 주요부 단면도에 있어서, X, X로 붙이고 있는 것은, 이 도 16의 X축 방향을 따른 단면도를 나타내고, Y, Y로 붙이고 있는 것은 도 16의 Y축 방향을 따른 단면도를 나타내고 있다.
도 17 및 도 18은 본 실시예의 DRAM의 제조 공정 중에 있어서의 반도체 웨이퍼(2)의 메모리 셀 영역에 있어서의 상기 X, X 및 Y, Y의 주요부 단면도를 나타내고 있다. 우선, 예를 들면 p형으로 비저항이 10Ω㎝ 정도의 단결정 실리콘으로 이루어지는 반도체 기판(2S)(이 단계에서는 평면이 대략 원 형상인 반도체 웨이퍼(2))의 주면에 분리부(11)를 형성한 후, 반도체 기판(2S)에 p웰 PW를 형성한다. 분리부(11)는 소자 분리 영역의 반도체 기판(2S)을 건식 에칭하여 홈을 형성한 후, 홈의 내부를 포함하는 반도체 기판(2S) 상에 CVD(Chemical Vapor Deposition)법으로 산화실리콘막 등으로 이루어지는 절연막을 피착하고, 계속해서, 그 절연막을 화학 기계 연마(Chemical Mechanical Polishing ; CMP)법으로 연마하여 홈의 내부에 남김으로써 형성된다(트렌치 분리). 또한, p웰 PW는 반도체 기판(2S)에, 예를 들면 붕소(B) 등과 같은 불순물을 이온 주입하고, 계속해서 반도체 기판(2S)을 어닐링(열 처리)하여 그 불순물을 확산시킴으로써 형성한다.
계속해서, p웰 PW의 표면을 불산(HF)계의 세정액을 사용하여 세정한 후, 반도체 기판(2S)을 웨트 산화하여 p웰 PW의 표면에 청정한 게이트 절연막(5b)을 형성한다. 이 게이트 절연막(5b)은, 예를 들면 산화실리콘으로 이루어지고, 그 두께는 이 산화실리콘 환산 막 두께로, 예를 들면 6㎚ 정도이다.
이 게이트 절연막(5b)은 산화실리콘막 대신에 산질화실리콘막으로 구성해도 좋다. 즉, 산질화실리콘막은 산화실리콘막에 비해 막 중에 있어서의 계면 준위의 발생을 억제하거나, 전자 트랩을 저감하는 효과가 높기 때문에, 게이트 절연막(5b)을 산질화실리콘막으로 함으로써, 게이트 절연막(5b)의 핫 캐리어 내성을 향상시킬 수 있고, 절연 내성을 향상시킬 수 있다. 산질화실리콘막을 형성하기 위해서는, 예를 들면 반도체 기판(2S)을 NO, NO2 또는 NH3이라는 질소 포함 가스 분위기 중에서 열 처리하면 좋다. 또한, 산화실리콘으로 이루어지는 게이트 절연막(5b)을 형성한 후, 반도체 기판(2S)을 상기한 질소 포함 가스 분위기 중에서 열 처리하고, 게이트 절연막(5b)과 반도체 기판(2S)과의 계면에 질소를 편석시킴으로써도, 상기와 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막(5b)을, 예를 들면 질화실리콘막 혹은 산화실리콘막과 질화실리콘막과의 복합 절연막으로 형성해도 좋다. 산화실리콘으로 이루어지는 게이트 절연막(5b)이 이산화실리콘 환산 막 두께로 5㎚ 미만, 특히 3㎚ 미만까지 얇 아지면, 직접 터널 전류의 발생이나 스트레스 기인의 핫 캐리어 등에 의한 절연 내압의 저하가 현재화된다. 질화실리콘막은 산화실리콘막보다도 유전률이 높기 때문에 그 실제의 막 두께를 이산화실리콘 환산 막 두께보다도 두껍게 할 수 있다. 즉, 질화실리콘막을 갖는 경우에는 물리적으로 두껍더라도 상대적으로 얇은 이산화실리콘막과 동등한 용량을 얻을 수 있다. 따라서, 게이트 절연막(5b)을 단일의 질화실리콘막 혹은 그것과 산화실리콘과의 복합막으로 구성함으로써, 그 실효 막 두께를 산화실리콘막으로 구성된 게이트 절연막보다도 두껍게 할 수 있기 때문에, 터널 누설 전류의 발생이나 핫 캐리어에 의한 절연 내압의 저하를 개선할 수 있다.
그 후, 게이트 절연막(5b) 상에 게이트 전극(6b)(워드선 WL)을 형성하고, 계속해서 게이트 전극(6b)의 양측의 p웰 PW에 저불순물 농도의 n형 반도체 영역(12a, 12b)을 형성한다. 이 게이트 전극(6b)(워드선 WL)은, 예를 들면 인 등의 불순물을 도핑한 다결정 실리콘막을 반도체 기판(1) 상에 CVD법으로 피착하고, 계속해서 그 상부에 WN(질화 텅스텐)막과 W(텅스텐)막을 스퍼터링법으로 피착하고, 또한 그 상부에 질화실리콘막 등으로 이루어지는 캡막(7b)을 CVD법으로 피착한 후, 포토레지스트막을 마스크로 하여 이들의 막을 건식 에칭함으로써 형성한다. 이 게이트 전극(6b)을 구성하는 다결정 실리콘막의 두께는, 예를 들면 50∼100㎚ 정도이고, 질화 텅스텐막의 두께는, 예를 들면 수㎚ 정도, 텅스텐막의 두께는, 예를 들면 50∼100㎚ 정도이다. 또한, 캡막(7b)은 두께 200㎚ 정도의 질화실리콘막을 피착하여 이루어진다. 또한, n형 반도체 영역(12a, 12b)은 p웰 PW에, 예를 들면 비소(As) 등과 같은 불순물을 이온 주입하여 형성한다.
계속해서, 반도체 기판(2S) 상에 CVD법으로 질화실리콘막 등으로 이루어지는 절연막(8c)을 저압 CVD법 등에 의해 두께 40∼60㎚ 정도 피착한다. 이 단계에서 절연막(8c)은 상호 인접하는 워드선 WL 사이를 매립하지 않은 상태에서, 반도체 기판(2S)의 주면, 게이트 전극(5b)의 측면 및 캡막(7b)의 표면(상면 및 측면)을 피복하고 있다. 계속해서, 그 위에 산화막(3d)을 피착한다. 그 상면을 화학 기계 연마법으로 평탄화한다. 이와 같이 하여 산화막(3d)을 형성한다. 산화막(3d)의 두께를 나타내는 치수 D1은 상기와 동일하게, 예를 들면 600㎚ 정도이다.
계속해서, 산화막(3d) 상에, 예를 들면 두께 50∼200㎚ 정도의 반사 방지막(9b)을 회전 도포법 등에 의해서 피착한 후, 그 위에, 예를 들면 두께 400∼800㎚ 정도의 포토레지스트막(4c)을 회전 도포법 등에 의해서 피착한다. 포토레지스트막(4c)은 컨택트홀 형성용의 마스크막이고, 그 개구부로부터 컨택트홀 형성 영역이 노출되고, 그 이외가 피복되도록 상기 피착 처리 후에 통상의 노광 처리에 의해서 패터닝되어 있다. 포토레지스트막(4c)의 개구부의 치수 D8a, D8b 및 그 개구부의 인접 간격의 치수 D8c는 예를 들면 160㎚ 정도이다.
그 후, 도 19 및 도 20에 도시한 바와 같이, 상기한 포토레지스트막(4c)을 마스크로 하여 반사 방지막(9b)을 에칭 제거한다. 에칭 장치는, 예를 들면 2-주파 여기평행 평판형 RIE 장치를 이용하였다.
계속해서, 본 발명의 SAC 프로세스를 이용하여, 도 21 및 도 22에 도시한 바와 같이, 포토레지스트막(4c)을 에칭 마스크로 하여 거기에서 노출되는 산화막(3d) 부분을 에칭 제거한다. 이에 따라, 컨택트홀(14a, 14b)을 형성한다. 단, 이 에칭 처리 후의 단계에서는 컨택트홀(14a, 14b)의 저부에 절연막(8c)이 에칭 스토퍼로서 남겨지고, 컨택트홀(14a, 14b)은 완전하게는 형성되어 있지 않다. 이 컨택트홀(14a, 14b)의 하부의 직경은, 예를 들면 60㎚ 정도이다. 따라서, 이 컨택트홀(14a, 14b)의 애스펙트비는 상기 산화막(3d)의 두께의 치수 D1(도 17 참조)이 600㎚이기 때문에, 깊이 600/폭 60=10 정도이다. 이 컨택트홀(14a, 14b) 내에 있어서의 산화막(3d)의 표면[컨택트홀(14a, 14b)의 저면 및 측면(내면)]에는 얇은 폴리머층(15)이 피착되어 있고, 그 산화막(3d)의 표면이 피복되어 있다.
이 SAC 프로세스시의 에칭 조건은, 예를 들면 다음과 같다. 에칭 장치는 상기 도 15에 도시한 2-주파 여기 RIE 장치(1)를 이용하였다. 에칭 처리시의 챔버 내의 처리 압력은, 예를 들면 2.66㎩ 정도, 고주파 파워는, 예를 들면 상부 전극/하부 전극=800/700W 정도, 에칭 가스는, 예를 들면 C5F8/O2/Ar=16/18/800㎤/min 정도, 전극 온도는, 예를 들면 상부 전극/하부 전극=60/20℃ 정도, 전극 간격은, 예를 들면 21㎜ 정도이다. 에칭 시간은 플라즈마로부터의 발광 중 λ=440㎚(불화실리콘(SiF))를 관측하고, 파형의 하강을 산화실리콘막의 에칭이 종료된 시간으로서 오버·에칭 처리를 10% 실시하였다.
이 경우, 플라즈마 내 체재 시간은, 예를 들면 2.11㎳ 정도, 챔버 내 체재 시간으로 나타내면, 예를 들면 142.13㎳ 정도이다. C5F8 분압은, 예를 들면 0.05㎩이다. 또한, 가스 유량비(O2/C5F8)는, 예를 들면 1.125이다. 또한, (C 5F8+O2)/Ar은, 예를 들면 0.0425 정도이다. 또한, 플라즈마 밀도는, 예를 들면 1011/㎤의 전반(前半) 정도이다.
또한, 에칭 처리 중에 있어서의 반도체 기판(2S)의 온도는 에칭 장치의 서셉터(1b)(도 15 참조)에 설치된 가스 통로로부터 공급되는 헬륨(He)의 압력과 유량 또는 정전 전압의 설정에 의해, 예를 들면 120℃ 정도로 설정되어 있다. 이 반도체 기판(2S)의 온도는 에칭 처리 중의 반도체 기판(2S)의 주면의 온도이고, 열은 주로 플라즈마로부터 공급된다. 이 온도는, 상기한 바와 같이, 반도체 웨이퍼(2)의 주면 상의 중앙, 외주 및 이들 사이의 3점에 온도 측정용의 템퍼러쳐 플레이트를 접착하여 3점의 측정 온도를 평균함으로써 얻어진 것이다.
에칭 종료 후, 질화실리콘막에 대한 산화실리콘막의 선택비를 산출하였다. 여기서 선택비는, 도 23에 예시된 바와 같이 에칭된 경우에, [산화실리콘막(산화막(3d))의 에칭 레이트]/[게이트 전극(6b) 상의 견부의 질화실리콘막(절연막(8c))의 에칭 레이트]이다. 게이트 전극(6b) 상의 견부의 질화실리콘막의 에칭 레이트는 도 23에 도시한 수직 방향의 식각이 최대 부분의 식각 치수 D9를 기초로 하여 산출하였다. 그 결과, 비교예의 상기 선택비가 7인데 반하여, 본 실시예의 상기 선택비는 16.1이었다. 이 결과로부터 저압력, 에칭 가스의 대유량화 및 반도체 기판(2S)의 온도의 고온화에 의해 선택비가 2배로 향상되었다. 즉, 본 실시예에 따르면, 애스펙트비가 높은 컨택트홀(14a, 14b)을 선택비를 충분하게 확보한 상태에서 양호하게 개구시키는 것이 가능해진다. 따라서, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능해진다. 또, 미세화를 추진할 수 있기 때문에, DRAM의 성능 및 집적도의 향상을 추진시키는 것이 가능해진다. 또, 도 23은 도 21의 주요부 확대 단면도이다. 도 23에 있어서는, 도면을 보기 쉽게 하기 위해서, 도 21에 도시한 n형 반도체 영역(12a, 12b), 폴리머층(15), 반사 방지막(9b) 및 포토레지스트막(4c) 등을 도시하고 있지 않다.
계속해서, 상기 산화막의 에칭 처리 후, 진공 상태를 깨뜨리지 않고 연속하여 상기 폴리머층(15)을 제거한다. 이에 따라, 도 24 및 도 25에 도시한 바와 같이, 컨택트홀(14a, 14b) 내의 표면(측면 및 저면)으로부터 산화막(3d)을 노출시킨다. 이 때의 처리 조건은 폴리머층만이 제거되고, 포토레지스트막이 제거되지 않는 조건으로 하고 있다.
그 후, 진공 상태를 깨뜨리지 않고서 연속하여 포토레지스트막(4c)을 에칭 마스크로 하여, 컨택트홀(14a, 14b)의 저부의 절연막(8c)을 에칭 제거한다. 이에 따라, 도 26 및 도 27에 도시한 바와 같이, 컨택트홀(14a, 14b)의 저면으로부터 반도체 기판(2S)의 주면의 일부[n형 반도체 영역(12a, 12b)]를 노출시켜 컨택트홀(14a, 14b)을 완성한다. 에칭 장치는 상기 산화막 에칭 및 그 후의 처리에 이용한 도 15의 2-주파 여기 RIE 장치(1)를 이용하였다.
이 결과, 상기 산화막(3d)의 에칭 조건(SAC 프로세스)을 채용한 경우에는, 게이트 전극(6b)과 컨택트홀(14a, 14b)과의 쇼트 마진은 비교예가 ∼30㎚ 정도인 데 대하여, 예를 들면 ∼40㎚ 정도로 향상시킬 수 있었다. 이 쇼트 마진은 게이트 전극(6b)과 컨택트홀(14a, 14b) 내에 매립되는 도체막과의 전기적 및 물리적인 분 리가 보상될 정도로 확보되어 있는 것이 바람직하고, 일반적으로는 30㎚∼40㎚ 정도 필요로 되고 있다. 본 실시예에 있어서는, 쇼트 마진을 ∼40㎚ 정도로 향상시킬 수 있기 때문에, 상기 일반적인 요구를 만족시키고 있다. 물론, 컨택트홀(14a, 14b)이 완전하게 개구되어 있지 않다고 하는 문제점도 생기지 않는다. 따라서, 고집적이며 고성능인 DRAM의 수율 및 신뢰성을 향상시키는 것이 가능해진다. 이 쇼트 마진은 도 28에 예시되는 게이트 전극(6b)과, 컨택트홀(14a, 14b)과의 거리가 최소인 부분의 치수 D10을 측정하였다. 또, 도 28은 도 26의 주요부 확대 단면도이다. 도 28에 있어서는, 도면을 보기 쉽게 하기 위해서, 반사 방지막 및 포토레지스트막 등의 각부를 도시하지 않는다.
계속해서, 포토레지스트막(4c) 및 반사 방지막(9a)을 애싱 처리에 의해서 제거한 후, 반도체 기판(2S)의 주면 상에, 예를 들면 n형의 도핑된 폴리실리콘막을 CVD법 등에 의해서 피착하고, 또한, 그 도핑된 폴리실리콘막을 CMP법 등에 의해서 연마함으로써, 도 29 및 도 30에 도시한 바와 같이, 컨택트홀(14a, 14b) 내에 도핑된 폴리실리콘으로 형성되는 플러그(16a, 16b)를 형성한다. 계속해서, 반도체 기판(2S)에 대하여 열 처리를 실시함으로써, 플러그(16a, 16b) 중의 불순물(예를 들면 인 또는 비소)을 반도체 기판(2S)으로 확산시킨다. 이에 따라, 반도체 기판(2S)에 n+형 반도체 영역(12c)을 소스·드레인용의 n형 반도체 영역(12a, 12b)에 중첩되도록 자기 정합적으로 형성한다. 여기까지의 공정에 의해 반도체 기판(2S)에 메모리 셀 선택 MISQs를 완성한다.
계속해서, 도 31 및 도 32에 도시한 바와 같이, 산화막(3d) 및 플러그(16a, 16b) 상에, 예를 들면 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해서 산화실리콘막으로 이루어지는 절연막(17)을 피착한다. 그 후, 그 절연막(17)에 플러그(16a)의 일부가 노출되는 관통 홀을 천공한 후, 그 관통 홀 내 및 절연막(17) 상에, 예를 들면 텅스텐 등과 같은 금속막을 스퍼터링법 또는 CVD법 혹은 그 양방을 이용하여 피착하고, 또한, 그 금속막을 관통 홀 내에만 남겨지도록 CMP법 등에 의해서 연마한다. 이에 따라, 관통 홀 내에 플러그를 형성한다. 이 플러그는 플러그(16a)와 전기적으로 접속되어 있다.
계속해서, 그 절연막(17) 상에, 예를 들면 두께 50㎚ 정도의 질화실리콘으로 이루어지는 절연막(18)을 CVD법 등에 의해서 피착한 후에, 그 위에, 예를 들면 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해서 산화실리콘으로 이루어지는 절연막(19)을 피착한다. 계속해서, 그 절연막(18, 19)에 비트선 형성용의 홈을 형성한 후, 그 홈 내 및 절연막(19) 상에, 예를 들면 텅스텐 등과 같은 금속막을 스퍼터링법 등에 의해서 피착하고, 또한, 그 금속막을 상기 홈 내에만 남겨지도록 CMP법 등에 의해서 연마한다. 이에 따라, 비트선 형성용의 홈 내에 텅스텐 등으로 이루어지는 매립 비트선 BL을 형성한다. 이 비트선 BL은 상기 절연막(17)에 천공된 관통 홀 내의 플러그를 통해 플러그(16a)와 전기적으로 접속되고, 메모리 셀 선택 MISQs의 한쪽의 n형 반도체 영역(12a), n+형 반도체 영역(12c)과 전기적으로 접속되어 있다. 그 후, 절연막(19) 및 매립 비트선 BL 상에, 예를 들면 질화실리콘으로 이루 어지는 절연막(20)을 플라즈마 CVD법 등에 의해서 100㎚ 정도의 두께로 피착한다.
계속해서, 절연막(17∼20)에 플러그(16b)의 상면이 노출되는 관통 홀(21)을 포토리소그래피 기술 및 건식 에칭 기술에 의해서 천공한다. 관통 홀(21)은, 예를 들면 실지로 평면 타원형으로 형성되어 있다. 계속해서, 관통 홀(21) 내 및 절연막(20) 상에, 예를 들면 도핑된 폴리실리콘막을 CVD법 등에 의해서 피착한 후, 이것을 관통 홀(21) 내에만 남겨지도록 CMP법 등에 의해서 연마한다. 이에 따라, 관통 홀(21) 내에 도핑된 폴리실리콘막으로 이루어지는 플러그(22a)를 형성한다. 플러그(22a)는 플러그(16b)와 전기적으로 접속되어 있다.
계속해서, 절연막(20) 상에, 예를 들면 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해서 산화실리콘막으로 이루어지는 절연막(3e)(상기 산화막에 상당)을, 예를 들면 2㎛ 정도의 두께로 피착한다. 그 후, 절연막(3e) 상에, 예를 들면 도핑된 폴리실리콘막 등으로 이루어지는 마스크 형성막(10)을 CVD법 등에 의해서 두께 200∼300㎚ 정도 피착한다. 마스크 형성막(10)의 구성 재료를 도핑된 폴리실리콘으로 함으로써, 오염을 저감할 수 있고, 또한, 가공을 용이하게 할 수 있다. 마스크 형성막(10)의 재료로서, 예를 들면 텅스텐 등과 같은 금속막을 이용할 수도 있다. 이 경우, 단단하여 깎기 어렵고, 또한, 다른 재료와의 선택비를 취하기 쉽기 때문에 산화막의 가공 정밀도를 향상시킬 수 있다.
계속해서, 마스크 형성막(10) 상에, 예를 들면 두께 50∼200㎚ 정도의 반사 방지막(9c) 및 두께 400∼800㎚ 정도의 포토레지스트막(4d)을 하층으로부터 순서적으로 회전 도포법 등에 의해서 피착한다. 포토레지스트막(4d)은 정보 축적용 용량 소자의 하부 전극을 형성하기 위한 캐패시터 홀 형성용의 마스크막이고, 캐패시터 홀 형성 영역이 노출되고, 그 이외가 피복되도록 상기 피착 처리 후에 통상의 노광 처리에 의해서 패터닝되어 있다. 도 33은 이 단계의 반도체 웨이퍼(2)의 주요부 평면도를 나타내고 있다. 도 33에서는 도면을 보기 쉽게 하기 위해서, 포토레지스트막(4d)에 상대적으로 짙은 음영의 해칭을 붙이고, 반사 방지막(9c)에 상대적으로 연한 음영의 해칭을 붙인다. 도 33에 있어서, 캐패시터 홀 형성용의 개구부에 있어서의 길이 방향의 치수 D11은 예를 들면 450㎚ 정도, 그 폭 방향의 치수 D12는 예를 들면 160㎚ 정도, 인접하는 캐패시터 홀 형성용의 개구부의 인접 치수 D13, D14는, 예를 들면 160㎚ 정도이다.
계속해서, 도 34 및 도 35에 도시한 바와 같이, 상기한 포토레지스트막(4d)을 마스크로 하여 반사 방지막(9c)을 에칭 제거한다. 이 때의 에칭 조건은, 예를 들면 다음과 같다. 즉, 에칭 장치는, 예를 들면 상기 반사 방지막(9b)의 에칭 처리시 사용한 것과 동일한 에칭 장치를 이용하였다. 처리 압력, 전극 온도, 전극 간격 및 에칭 시간은, 예를 들면 상기 반사 방지막(9b)의 에칭 처리시의 조건과 동일하다.
그 후, 포토레지스트막(4d)을 에칭 마스크로 하여 거기로부터 노출되는 도핑된 폴리실리콘막을 에칭 제거함으로써, 도 36 및 도 37에 도시한 바와 같이, 하드 마스크(10b)를 패턴 형성한다.
계속해서, 포토레지스트막(4d)을 도 38 및 도 39에 도시한 바와 같이 애싱 처리 등에 의해서 제거한다. 도 40은 이 단계의 반도체 웨이퍼(2)의 주요부 평면도이다. 도 40에 있어서는 도면을 보기 쉽게 하기 위해서 하드 마스크(10b)에 음영의 해칭을 붙인다. 하드 마스크(10b)에는 둥근 모서리를 갖는 평면 사각형의 복수의 개구부가 규칙적으로 배열되어 형성되어 있다. 그 개구부에는 절연막(3e)이 노출되어 있다. 이 개구부로부터 노출되는 부분에 캐패시터 홀이 형성된다.
계속해서, 본 발명의 HARC 프로세스를 이용하여, 도 41 및 도 42에 도시한 바와 같이, 하드 마스크(10b)를 에칭 마스크로 하여 거기로부터 노출되는 절연막(3e) 부분을 에칭 제거한다. 이에 따라, 캐패시터 홀(23)을 형성한다. 캐패시터 홀(23)의 애스펙트비는, 예를 들면 13이다[절연막(3e)의 두께 2000㎚/폭160㎚]. 이 에칭 처리 후의 하드 마스크(10b)는 그 상부가 에칭 처리 전에 비해 깎여져 있다. 그리고, 하드 마스크(10b)는 그 두께가 캐패시터 홀(23)에 가까워짐에 따라서 얇아지도록 깎여져 있다. 도 43은 이 처리 후의 반도체 웨이퍼(2)의 주요부 평면도를 나타내고 있다. 도 43에 있어서는 도면을 보기 쉽게 하기 위해서, 하드 마스크(10b)에 짙은 음영의 해칭을 붙인다. 캐패시터 홀(23)의 저면으로부터는 플러그(22) 상부 및 절연막(20)이 노출되어 있다.
이 HARC 프로세스시의 에칭 조건은, 예를 들면 다음과 같다. 에칭 장치는 상기 도 15에 나타낸 2-주파 여기 RIE 장치(1)를 이용하였다. 에칭 처리시의 챔버 내의 처리 압력은, 예를 들면 2.66㎩ 정도, 고주파 파워는, 예를 들면 상부 전극/하부 전극=1800/1500W 정도, 에칭 가스는, 예를 들면 C5F8/O/Ar=24/28/700㎤/min 정 도, 전극 온도는, 예를 들면 상부 전극/하부 전극=60/20℃ 정도, 전극 간격은, 예를 들면 19㎜ 정도이다. 에칭 시간은 플라즈마로부터의 발광 중, 질화탄소(CN)를 관측하고, 기초의 질화실리콘 등으로 이루어지는 절연막(20)이 노출되었을 때의 파형의 상승을 산화실리콘막[절연막(3e)]의 에칭이 종료된 시간으로서 오버·에칭 처리를 30% 실시하였다.
이 경우, 플라즈마 내 체재 시간은, 예를 들면 2.34㎳ 정도, 챔버 내 체재 시간으로 나타내면, 예를 들면 157.63㎳ 정도이다. C5F8 분압은, 예를 들면 0.09㎩이다. 또한, 가스 유량비(O2/C5F)는, 예를 들면 1.167이다. 또한, (C5F 8+O2)/Ar은 예를 들면 0.0743 정도이다. 또한, 플라즈마 밀도는, 예를 들면 5×1011/㎤의 전반 정도이다.
상기한 HARC 프로세스 조건에 있어서, 고주파 파워를 SAC 프로세스의 경우보다도 상승시키고 있는 것은 애스펙트비가 SAC 프로세스의 경우보다도 높기 때문에, 깊은 홀 바닥에서도 양호한 에칭 처리가 행해지도록 보다 플라즈마 밀도를 높일 필요성이 있었기 때문이다. 또한, C5F8/O2의 유량을 SAC 프로세스의 경우보다도 올리고 있는 것도 애스펙트비가 SAC 프로세스의 경우보다도 높기 때문에, 깊은 홀 바닥까지 에칭 가스가 양호하게 공급되도록 하기 위해서이다. 또한, 전극 간격을 짧게 하고 있는 것은 반도체 웨이퍼(2)의 주면 내에 있어서의 에칭의 균일성을 향상시키기 위해서이다.
이러한 에칭 종료 후, 폴리실리콘막에 대한 산화실리콘막의 선택비를 산출하 였다. 여기서 선택비는, 도 44에 예시한 바와 같이 에칭된 경우에, [산화실리콘막(산화막(3e)의 에칭 레이트]/[폴리실리콘막(하드 마스크(10b))의 견부의 에칭 레이트]이다. 폴리실리콘막[하드 마스크(10b)]의 견부의 에칭 레이트는 도 44에 도시한 식각이 최대인 부분의 치수 D15를 기초로 하여 산출하였다. 그 결과, 애스펙트비가 13인 캐패시터 홀(23)을 테이퍼각이 89°로 개구하고, 비교예의 상기 선택비가 8인데 반하여, 본 실시예의 상기 선택비는 11이었다. 이 결과로부터 저압력, 에칭 가스의 대유량화에 의해 개구성을 확보한 상태 그대로 선택비를 향상시킬 수 있었다. 따라서, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능해진다. 또, 캐패시터 홀(23)의 미세화 및 그것에 의한 고집적화를 추진할 수 있기 때문에, DRAM의 성능 향상을 추진시키는 것이 가능해진다.
도 45 및 도 46은 캐패시터 홀(23) 내에 정보 축적용 용량 소자(24)를 형성했을 때의 단면도를 나타내고 있다. 정보 축적용 용량 소자(24)는 하부 전극(24a)과, 그 표면에 형성된 용량 절연막(24b)과, 플레이트 전극(24c)을 갖고 있다. 하부 전극(24a)은, 예를 들면 도핑된 폴리실리콘막으로 이루어지고, 플러그(22a, 16b)를 통하여 메모리 셀 선택 MISQs의 한쪽의 n형 반도체 영역(12b), n+형 반도체 영역(12c)과 전기적으로 접속되어 있다. 용량 절연막(24b)은, 예를 들면 질화실리콘막, 질화실리콘막과 산화실리콘막과의 적층막 혹은 산화탄탈(TaO5) 등으로 이루어진다. 플레이트 전극(24c)은 티탄니트라이드 등과 같은 금속막으로 이루어진다.
그런데, 이상의 본 실시예에 있어서의 SAC 및 HARC 프로세스의 각종 에칭 조 건은 본 발명자들이 행한 것 중에서 가장 양호한 조건의 조합의 일례이다. 상기 각종 조건은 한쪽의 값을 변화시키면 다른쪽의 값도 변하되도록 상호 밀접한 관계에 있는 것이고, 상기한 것에 한정되는 것이 아니라 여러 가지 변경 가능하다.
그래서, 상기 SAC 및 HARC 프로세스의 각종 에칭 조건에 대하여, 본 발명자들의 검토 결과에 대하여 설명한다. 우선, 체재 시간에 대하여 설명한다. 플라즈마 내 체재 시간은, 예를 들면 1∼10㎳ 정도(챔버 내 체재 시간으로 하면, 예를 들면 50∼700㎳ 정도), 또는, 플라즈마 내 체재 시간은, 예를 들면 1∼5㎳ 정도(챔버 내 체재 시간으로 하면, 예를 들면 50∼350㎚ 정도), 바람직하게는 플라즈마 내 체재 시간은, 예를 들면 2∼4㎳ 정도(챔버 내 체재 시간으로 하면, 예를 들면 100∼200㎳ 정도)이다.
다음에, 에칭 처리시의 압력에 대하여 설명한다. 에칭 처리에 있어서, 이온, 전자 및 가스 원자의 평균 자유 공정(다른 원자와 1회 충돌하고 나서 다음에 충돌하기까지 이동 가능한 거리)은 처리 압력에 의해서 변화된다. 충돌이 많을수록 궤도는 랜덤하게 된다. 고애스펙트비의 컨택트홀을 가공할 때는 이온이 반도체 웨이퍼의 주면에 대하여 수직으로 입사하는 것이 요구된다. 그를 위해서는 이온의 평균 자유 공정이 길고, 충돌에 의한 산란이 없는 것이 필요해지고, 저압력에서의 처리가 바람직하다. 그러나, 압력이 너무 낮아지면, 충돌이 적기 때문에 전자가 확산에 의해서 플라즈마로부터 도피하기 때문에, 전자 밀도(플라즈마 밀도)가 낮아지게 된다. 그 결과, 플라즈마를 유지하기 어렵게 됨과 함께, 가스 분자의 해리의 감소 및 에칭의 진행에 요하는 에너지를 공급하는 이온의 감소가 생기고, 산화막의 에칭 레이트가 저하된다. 또한, 이온의 평균 자유 공정이 길어짐으로써 이온이 갖는 에너지가 지나치게 높아지게 되기 때문에, 에칭 마스크(주로 포토레지스트막)나 질화실리콘막과의 선택비가 저하된다. 한편, 압력이 지나치게 높은 경우에는, 상술한 바와 같이, 이온의 입사 방향이 동일해지지 않기 때문에, 고애스펙트비의 컨택트홀의 홀 바닥까지 이온이 도달할 수 없어 에너지를 공급할 수 없기 때문에 에칭이 스톱하거나, 가공 형상이 열화된다. 이상으로부터, 상기한 체재 시간을 실현하기 위해서는, 에칭 처리시의 처리 압력을, 예를 들면 0.7∼7㎩ 정도, 바람직하게는, 예를 들면 1.3∼4㎩ 정도로 하는 것이 바람직하다.
다음에, 가스 유량에 대하여 설명한다. 희석 가스 양에 의해서 가스 분자의 해리, 해리에 의해 생성된 에칭제 및 반응 생성물의 플라즈마 중에서의 체재 시간이 제어된다. 아르곤 가스 유량이 지나치게 작아지는 경우에는 체재 시간이 지나치게 길어지게 되어 과잉된 해리와 과잉된 에칭제(CxFy)의 공급이 발생하고, 산화막 상에 과잉된 피착물이 생성된 결과, 에칭이 진행되기 어려워져 에칭이 중단되는 경우도 있다. 한편, 아르곤 가스가 너무 많은 경우에는 체재 시간이 지나치게 짧아지게 되어 해리 부족과 에칭제 공급 부족이 생기고, 산화막 상에서는 에칭제 공급 부족에 의한 에칭 레이트의 저하, 질화실리콘막 상에서는 피착물의 부족에 의한 에칭 레이트의 증가(선택성이 손상됨)가 생기게 된다. 이상으로부터, 상기한 체재 시간을 실현하기 위해서는, 아르곤 가스(희석 가스)의 유량을, 예를 들면 200∼1000㎤/min 정도, 바람직하게는, 예를 들면 400∼800㎤/min 정도로 하는 것이 바람직하다. 에칭 가스가 대유량인 경우, 특히, 에칭 가스 유량의 대부분은 희석 가스(예를 들면 아르곤 가스)이기 때문에 대유량을 에칭 가스 중에서의 희석 가스의 유량으로 표현할 수도 있다.
다음에, C5F8 분압에 대하여 설명한다. C5F8 분압이 지나치게 낮은 경우, C5F8의 해리에 의한 CxFy(주로 CF2)의 생성량이 부족하기 때문에, 반응 모델(도 11 의 (a) 참조)로 나타낸 영역 I와 같이 산화막(SiO2)(3) 상에서는 에칭제의 공급량 부족해져 에칭 레이트가 낮고, 질화실리콘막(8) 상에서는 체적막이 얇기 때문에 에칭 레이트가 높아지게 된다. 그 결과, 질화실리콘 선택비가 낮아지게 된다. 한편, C5F8 분압이 너무 높는 경우, C5F8의 해리에 의한 Cx Fy의 생성량이 과잉되어 반응 모델에 있어서의 영역 Ⅲ(도 11의 (c) 참조)과 같이 산화막(3) 상에도 피착막이 두꺼워져 이온이 투과할 수 없기 때문에 에칭 레이트가 저하된다. 그 결과, 질화실리콘 선택비가 저하된다. 이상의 것을 고려하면, C5F8 분압은, 예를 들면 0.02∼0.2㎩ 정도(상기 SAC 프로세스에서 바람직한 범위), 또는, 예를 들면 0.04∼0.1㎩ 정도, 혹은, 예를 들면 0.04∼0.08㎩ 정도로 하는 것이 바람직하다.
다음에, 가스 유량비(O2/C5F8)에 대하여 설명한다. 에칭 가스 중의 산소(O 2)는 피에칭막 표면 상의 피착막의 생성을 억제하는 기능을 갖고 있다. 그 때문에, 산화막(SiO2)의 개구성의 향상, 홀의 수직 형상의 실현에 기여하지만, 질화실리콘막 상에 있어서도 에칭을 억제하는 피착막을 제거하기 때문에, 질화실리콘 선택비의 저하에 연결된다. 이 가스 유량비가 지나치게 작은(O2 가스 유량이 상대적으로 적음) 경우, 피착막의 생성의 억제의 효과가 적어지고, 산화막 상에서도 피착막이 두꺼워져 에칭이 진행되지 않게 된다. 또한, 홀의 측벽의 피착막도 제거되기 어려워지기 때문에, 형상이 열화된다. 한편, 상기 가스 유량비가 지나치게 큰 경우, 질화실리콘막 상의 피착막이 얇아지게 되어 질화실리콘막의 에칭이 진행된다. 그 결과, 질화실리콘 선택비가 저하된다. 이상의 것을 고려하기 때문에 가스 유량비(O2/C5F8)는, 예를 들면 다른 조건 요소를 고안함으로써 0.5∼2, 또는, 예를 들면 0.8∼1.5(상기 SAC 및 HARC 프로세스의 양방을 포함하는 범위), 바람직하게는, 예를 들면 1∼1.2로 하는 것이 바람직하다.
다음에, 플라즈마 밀도에 대하여 설명한다. 플라즈마 밀도가 너무 낮은 경우, 에칭 가스의 해리에 의한 에칭제(CxFy)의 생성량이 부족하고, 또한, 에칭제와 피에칭막(산화막(SiO2))의 반응에 요하는 에너지를 공급하는 이온의 공급량이 부족하다. 그 결과, 피에칭막(산화막(SiO2))의 에칭 레이트가 낮아져 에칭이 중단되는 경우도 있다. 한편, 플라즈마 밀도가 너무 높은 경우, 에칭 가스가 과잉 해리되어 피에칭막(산화막(SiO2)) 상의 피착막이 너무 두꺼워지기 때문에, 에칭이 진행되지 않게 된다.
에칭 가스가 해리되어 에칭제가 되기 위해서는, CxFy와 같이 탄소(C)와 불소(F)가 결합한 분자인 것이 필요하다. 해리가 지나치게 진행되면, 탄소, 불소 단체로 되고, 단체에서는 산화막(SiO2)의 에칭은 진행되지 않는다.
예 : SiO2+2CF2+SiF4+2CO
이상의 것을 고려하면, 플라즈마 밀도는 예를 들면 1010∼1013/㎤ 정도, 또한, 바람직하게는, 예를 들면 1010∼1012/㎤ 정도, 혹은, 5×1010∼5×1011/㎤ 정도로 하는 것이 바람직하다.
다음에, 에칭 장치의 전극 간격에 대하여 설명한다. 이 전극 간격은 상기 플라즈마 밀도를 제어하는 기능을 갖고 있다. 예를 들면 전극 간격이 40㎜ 이상이 되면, 플라즈마 밀도 및 플라즈마의 균일성이 저하된다. 그래서, 상기한 플라즈마 밀도를 고려하면, 상기 전극 간격은, 예를 들면 17∼30㎜ 정도가 플라즈마 밀도 및 균일성의 면에서 바람직하다.
다음에, 에칭 처리 중에 있어서의 반도체 웨이퍼(2)의 온도에 대하여 설명한다. 반도체 웨이퍼(2)의 온도가 높을 수록 C5F8이 해리되어 생성된 CxF y의 흡착 확률이 저하되고, 홀 상부에서 흡착되지 않고서 홀의 저부로까지 수송된다. 그 때문에, SAC 프로세스에 있어서는 홀[컨택트홀(14a, 14b)]의 저부의 질화실리콘막[절연막(8c)] 상의 피착막이 두꺼워지고, 그 질화실리콘막의 에칭이 진행되지 않게 되기 때문에, 선택비가 향상된다. 한편, 홀 저부의 산화막(SiO2) 상에 있어서도 반도체 웨이퍼(2)의 온도의 상승에 따라서 피착막이 되는 CxFy의 공급량이 증가된다. 그 때문에, 반도체 웨이퍼(2)의 온도가 너무 높아지면, 산화막(SiO2) 상의 피착막이 지나치게 두꺼워져 에칭 레이트가 저하되고, 질화실리콘 선택비의 저하, 경우에 따라서는 에칭이 스톱한다. 또한, 반도체 웨이퍼(2)의 온도가 너무 높아지면, 포토레지스트 마스크가 융해될 우려가 있고, 그 경우, 포토레지스트막의 패턴 형상이 무너져 포토레지스트막의 인화라는 문제점이 생긴다. 또한, 반도체 웨이퍼(2)의 온도가 지나치게 낮으면, 질화실리콘 선택비가 저하되게 된다.
이상의 것을 고려하면, 에칭 처리 중의 반도체 웨이퍼(2)의 온도는, 예를 들면 30∼180℃, 또는, 예를 들면 60∼140℃, 혹은 바람직하게는, 예를 들면 100∼130℃ 이다.
다음에, 에칭 가스에 대하여 설명한다. 플루오르카본계의 가스는 포화형과 불포화형으로 분류할 수 있다. 포화형은 탄소(C) 원자가 전부 단결합의 것이고, 에칭 가스로서, 예를 들면 CF4, CHF3, CH2F2, CH3F, C2F6, C3F8, C4F8을 이용할 수 있다. 또한, 불포화형은 탄소(C) 원자가 이중 혹은 삼중 결합을 갖는 것으로, 에칭 가스로서, 예를 들면 C5F8 또는 C4F6을 이용할 수 있다.
상기 본 실시예에 있어서, 주 반응 가스로서 C5F8을 채용한 것은, 예를 들면 다음의 이유 때문이다. 우선, 탄소의 수가 많을 수록 피착물(CxFy)의 피착성을 양호하게 할 수 있어 질화실리콘 선택비를 향상시킬 수 있기 때문이다. 또한, 그 질화실리콘 선택비와 홀의 수직 형상(홀의 측벽의 보호성을 피착막(CxFy)에 의해 향상 시킬 수 있음)을 향상시킬 수 있어 에칭 반응과 피착 반응과의 밸런스가 좋다. 또한, 포토레지스트막 상에 피착막(CxFy)이 피착됨으로써 포토레지스트막의 보호성을 향상시킬 수 있기 때문에, 홀의 가공 형상 및 가공 치수를 향상시킬 수 있기 때문이다. 또한, C5F8 가스는 지구 온난화 포텐셜(GWP)(90∼100), 대기 중에서의 수명(1년)이 CF4(GWP ; 6500, 수명 ; 50000년), C4F8(GWP ; 870, 수명 ; 3200년) 등과 비교하여 매우 낮다. 더구나, 가연성, 폭발성, 독성의 면에서도 특히 문제가 되지는 않는다. 단, C5F8을 이용하지 않고서, 상기한 CF4, CHF3, CH2F2, C4F8을 첨가해도 좋다. 즉, 불소(F)를 갖는 가스를 첨가함으로써, 상기한 피착물(CxFy)을 제거하여 피착성을 억제하는 것이 가능해진다.
또한, 희석 가스는 플라즈마 중에서 전리되어 이온이 되어 에칭제와 피에칭막의 반응을 촉진시키는 것 외에, 에칭 가스 중의 반응 가스 농도를 희석하여 과잉된 에칭 및 피착 반응이 생기지 않도록 하는 기능을 갖고 있다. 희석 가스로서 아르곤 가스를 사용한 것은 불활성 가스이기 때문에 화학 반응에 의해서 다른 가스와의 반응 생성물을 발생시키지 않기 때문이다. 또한, 아르곤 가스에 헬륨 가스 등을 첨가함으로써 반응을 제어하는 것도 가능하다. 또한, 아르곤 가스 대신에 헬륨 가스 등의 불활성 가스를 이용할 수도 있다.
이와 같이 본 실시예에 따르면, 예를 들면 이하의 효과가 얻어진다.
(1). 저압력, 아르곤 가스 유량을 대유량(>800㎤/min)으로 한 체재 시간이 짧은 영역에 있어서 산화막의 에칭 처리를 실시함으로써, 개구성(예를 들면 마이크로·로딩 효과 98%), 테이퍼각(예를 들면 89°) 및 고질화실리콘 선택비를 동시에 실현할 수 있는 것이 가능해진다.
(2). SAC 프로세스에 있어서, 상기한 에칭 조건을 기초로 에칭 처리 중에 있어서의 반도체 웨이퍼(2)의 온도를 상승시킴으로써, 애스펙트비(예를 들면 13)의 개구성과, 고질화실리콘 선택비(예를 들면 16.1)를 실현하는 것이 가능해진다.
(3). 상기 (2)에 의해, SAC 프로세스에 있어서의 쇼트 마진을 확대하는 것이 가능해진다.
(4). HARC 프로세스에 있어서, 상기 에칭 조건을 기초로 고주파 파워, 전극 간격, C5F8 가스 유량 및 반도체 웨이퍼의 온도 등의 최적화를 행함으로써, 애스펙트비가 예를 들면 17인 개구와, 도핑된 폴리실리콘 선택비(예를 들면 11) 및 테이퍼각(예를 들면 89°)을 실현하는 것이 가능해진다.
(5). 상기 (1), (2), (3) 또는 (4)에 의해, DRAM의 수율을 향상시키는 것이 가능해진다.
(6). 상기 (1), (2), (3) 또는 (4)에 의해, DRAM의 신뢰성을 향상시키는 것이 가능해진다.
(7). 상기 (1), (2), (3) 또는 (4)에 의해, DRAM의 양산성을 향상시키는 것이 가능해진다.
(8). 상기 (1), (2), (3) 또는 (4)에 의해, DRAM의 성능을 향상시키는 것이 가능해진다.
(9). 상기 (1), (2), (3) 또는 (4)에 의해, DRAM의 용량을 향상시키는 것이 가능해진다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러 가지 변경 가능한 것은 물론이다.
또한, 이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용 분야인 DRAM에 적용한 경우에 대해 설명하였지만, 그것에 한정되는 것이 아니라, 예를 들면 SRAM(Static Random Access Memory) 또는 플래시 메모리 (EEPROM ; Electric Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 갖는 반도체 집적 회로 장치의 제조 방법, CMIS(Complementary MIS : 상보형 전계 효과 트랜지스터) 회로를 갖는 반도체 집적 회로 장치의 제조 방법 또는 마이크로 프로세서 등과 같은 논리 회로를 갖는 반도체 집적 회로 장치의 제조 방법, 혹은 메모리 회로와 논리 회로를 동일 반도체 기판에 설치하고 있는 혼재형의 반도체 집적 회로 장치의 제조 방법에도 적용할 수 있다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
(1). 본 발명에 따르면, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로 써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 가공할 때, 저압화 및 에칭 가스의 대유량화에 의해 에칭 가스의 에칭 처리실 내 체재 시간을 질화실리콘계의 절연막에 대한 선택성이 향상되는 영역에 설정한 상태에서 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막의 개구성 및 질화막에 대한 선택성을 향상시키는 것이 가능해진다.
(2). 본 발명에 따르면, 반도체 기판에 대하여, 플루오르카본계의 가스, 산소 및 희석 가스를 갖는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 반도체 기판 상의 산화실리콘계의 절연막을 그 산화실리콘계의 절연막 상에 형성된 하드 마스크를 에칭 마스크로 하여 가공할 때, 저압화 및 에칭 가스의 대유량화에 의해 에칭 가스의 에칭 처리실 내 체재 시간을 상기 하드 마스크에 대한 선택성이 향상되는 영역에 설정한 상태에서 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막의 개구성 및 질화막에 대한 선택성을 향상시키는 것이 가능해진다.

Claims (40)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 도핑된 폴리실리콘 플러그를 노출하도록 패터닝된 질화실리콘계의 절연막을 피착하는 공정,
    (b) 상기 질화실리콘계의 절연막 상에 산화실리콘계의 절연막을 피착하는 공정,
    (c) 상기 산화 실리콘계의 절연막 상에 하드 마스크를 형성하는 공정,
    (d) 상기 반도체 기판에 대하여, 상기 하드 마스크를 에칭 마스크로 하여 플루오르카본계의 가스, 산소 및 희석 가스를 포함하는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘계의 절연막을 가공하고 상기 도핑된 폴리실리콘 플러그의 상면이 노출하도록 상기 패터닝된 질화 실리콘계의 절연막까지 도달하는 홀을 형성하는 공정을 포함하고,
    상기 에칭 가스의 에칭 처리실 내 체재 시간이 50∼700㎳인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력이 0.7∼7㎩인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 200∼1000㎤/min인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 700㎤/min 이상인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력이 1.3∼4㎩이고, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 700㎤/min 이상인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 희석 가스의 유량이 상기 플루오르카본계의 가스 및 산소의 유량보다도 많은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 플라즈마 에칭 처리 중의 플라즈마 밀도가 1×1010∼1×1013/㎤인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 플라즈마 에칭 처리 중의 플라즈마 밀도가 1×1010∼1×1012/㎤인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 플루오르카본계의 가스가 C5F8이고, 상기 희석 가스가 아르곤인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 아르곤 가스의 유량이 200∼1000㎤/min인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 아르곤 가스의 유량이 400∼800㎤/min인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 산소와 C5F8의 가스 유량비(산소/C5F8)가 0.8∼1.5인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 산소와 C5F8의 가스 유량비(산소/C5F8)가 1∼1.2인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 C5F8의 분압이 0.02∼0.2㎩인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 C5F8의 분압이 0.04∼0.1㎩인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 도핑된 폴리실리콘 플러그를 노출하도록 패터닝된 질화실리콘막을 피착하고, 상기 질화실리콘막 상에 산화실리콘막을 피착하는 공정,
    (b) 상기 산화실리콘막 상에 하드 마스크를 형성하는 공정,
    (c) 상기 반도체 기판에 대하여, 상기 하드 마스크를 에칭 마스크로 하여 플루오르카본계의 가스, 산소 및 희석 가스를 포함하는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘막을 가공하고, 상기 도핑된 폴리실리콘 플러그의 상면이 노출하도록 상기 패터닝된 질화실리콘막까지 도달하는 홀을 형성하는 공정을 포함하고,
    상기 에칭 가스의 에칭 처리실 내 체재 시간이 50∼350㎳인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 도핑된 폴리실리콘 플러그를 노출하도록 패터닝된 질화실리콘막을 피착하고, 상기 질화실리콘막 상에 산화실리콘막을 피착하는 공정,
    (b) 상기 산화실리콘막 상에 하드 마스크를 형성하는 공정,
    (c) 상기 반도체 기판에 대하여, 상기 하드 마스크를 에칭 마스크로 하여 플루오르카본계의 가스, 산소 및 희석 가스를 포함하는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘막을 가공하고, 상기 도핑된 폴리실리콘 플러그의 상면이 노출하도록 상기 패터닝된 질화실리콘막까지 도달하는 홀을 형성하는 공정을 포함하고,
    상기 에칭 가스의 에칭 처리실 내 체재 시간이 100∼200㎳인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 도핑된 폴리실리콘 플러그를 노출하도록 패터닝된 질화실리콘막을 피착하고, 상기 질화실리콘막 상에 산화실리콘막을 피착하는 공정,
    (b) 상기 산화실리콘막 상에 하드 마스크를 형성하는 공정,
    (c) 상기 반도체 기판에 대하여, 상기 하드 마스크를 에칭 마스크로 하여 플루오르카본계의 가스, 산소 및 희석 가스를 포함하는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘막을 가공하고, 상기 도핑된 폴리실리콘 플러그의 상면이 노출하도록 상기 패터닝된 질화실리콘막까지 도달하는 홀을 형성하는 공정을 포함하고,
    상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력이 0.7∼7㎩이고, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 700㎤/min 이상인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 도핑된 폴리실리콘 플러그를 노출하도록 패터닝된 질화실리콘막을 피착하고, 상기 질화실리콘막 상에 산화실리콘막을 피착하는 공정,
    (b) 상기 산화실리콘막 상에 하드 마스크를 형성하는 공정,
    (c) 상기 반도체 기판에 대하여, 상기 하드 마스크를 에칭 마스크로 하여 플루오르카본계의 가스, 산소 및 희석 가스를 포함하는 에칭 가스를 이용하여 플라즈마 에칭 처리를 실시함으로써, 상기 산화실리콘막을 가공하고, 상기 도핑된 폴리실리콘 플러그의 상면이 노출하도록 상기 패터닝된 질화실리콘막까지 도달하는 홀을 형성하는 공정을 포함하고,
    상기 플라즈마 에칭 처리 중의 에칭 처리실 내의 압력이 1.3∼4㎩이고, 상기 에칭 처리실 내에 유입되는 에칭 가스의 총 유량이 700㎤/min 이상인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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