KR100522425B1 - 고속 데이터 출력을 위한 동기식 메모리 장치 - Google Patents

고속 데이터 출력을 위한 동기식 메모리 장치 Download PDF

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Abstract

본 발명은 동기식 메모리 장치에서 라이징데이터 또는 폴링데이터를 출력시키는 제어신호의 파형이 서로 겹치기 않도록 하여 출력단의 피모스트랜지스터와 앤모스트랜지스터를 동시에 턴오시키지 않아 고속으로 데이터를 출력시킬 수 있는 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서, 코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하고, 제1 중단신호에 의해 상기 라이징데이터의 출력을 중단하는 라이징버퍼부; 상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하고, 제2 중단신호에 의해 상기 폴링데이터의 출력을 중단하는 폴링버퍼부; 상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및 상기 라이징데이터를 상기 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위한 라이징에지 클럭신호를 이용하여 상기 라이징데이터 출력제어신호와 상기 제2 중단신호를 생성하고, 상기 폴링데이터를 상기 동작클럭의 폴링에지에 동기시켜 외부로 출력하기 위한 폴링에지 클럭신호를 이용하여 상기 폴링데이터 출력제어신호와 상기 제1 중단신호를 생성하는 r/f디바이더를 구비하는 동기식 메모리 장치를 제공한다.

Description

고속 데이터 출력을 위한 동기식 메모리 장치{SYNCHRONOUS MEMORY DEVICE FOR DATA OUTPUT WITH HIGH SPEED}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동기식 메모리 장치의 데이터 출력버퍼에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
도1은 종래기술에 의한 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 동기식 메모리 장치의 데이터 출력부는 글로벌입출력라인(gio)을 통하여 출력되는 짝수데이터(d_even)와 홀수데이터(d_odd)를 입력받는 다수의 파이프래치(50_1 ~ 50_n)와, 다수의 파이프래치(50_1 ~ 50_n)에 순차적으로 데이터가 입력되도록 파이프래치 입력제어신호(pin<0:N>)를 출력하는 파이프 입력카운터(60)와, 지연고정루프(Delay Locked Loop:DLL)에서 출력되는 클럭신호(dll_out_rclk.dll_out_fclk)를 더 좁은 펄스형태로 변환시켜 출력하는 DLL펄스발생기(10)와, DLL펄스발생기(10)에서 출력되는 펄스신호(rclk_dll, rclk_dll)를 입력받아 파이프래치에서 출력되는 라이징데이터(rdo)와 폴링데이터(fdo)를 선택적으로 출력핀으로 전달하기 위한 데이터제어신호(rclk_do,fclk_do)를 출력하는 r/f디바이더(20)와, 다수의 파이프래치에 래치된 데이터를 라이징데이터 또는 폴링데이터로 선택되어 데이터출력버퍼(30)로 전달되도록 하는 파이프출력카운터(40a,40b)를 구비한다.
여기서 지연고정루프(미도시)는 외부클럭이 메모리 장치에서 지연되는 정도를 보상하여 외부클럭에 동기되어 메모리 장치가 데이터를 출력하도록 하기 위한 기준클럭을 생성하는 장치이다.
또한, 도1은 데이터가 출력되는 하나의 핀(DQ<0>)에 대해서 나타낸 것으로, 추가적으로 데이터가 출력되는 핀이 있을 경우에는 도시된 '80' 부분이 반복적으로 구현된다.
도2는 도1에 도시된 DLL 펄스발생기(10)를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 지연고정루프에서 출력되는 라이징레벨(dll_out_rclk)신호를 라이징펄스신호(rclk_dll)로 출력하기 위한 지연부(11)/낸드게이트(13)/인버터(14)와, 지연고정루프에서 출력되는 폴링레벨(dll_out_fclk)신호를 폴링펄스신호(fclk_dll)로 출력하기 위한 지연부(12)/낸드게이트(15)/인버터(16)를 구비한다.
도3은 도2에 도시된 r/f디바이더를 나타내는 회로도이다.
도3을 참조하여 살펴보면, r/f디바이더(20)는 라이징데이터 인에이블신호(routen)와 라이징펄스신호(rclk_dll)를 입력받는 낸드게이트(21)와, 낸드게이트(21)의 출력을 반전하여 버퍼링하여 라이징데이터제어신호(rclk_do)를 출력하는 인버터(22,23,24)와, 폴링데이터인에이블신호(fouten)와 폴링펄스신호(fclk_dll)를 입력받는 낸드게이트(25)와, 낸드게이트(21)의 출력을 반전하여 버퍼링하여 폴링데이터제어신호(fclk_do)로 출력하는 인버터(26,27,28)를 구비한다.
도4는 도2에 도시된 데이터 출력버퍼를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 데이터출력버퍼(41)는 다수의 파이프래치(50_1 ~ 50_n)에서 선택적으로 출력되는 라이징데이터(rdo) 또는 폴링데이터(fdo)를 입력받아 데이터 출력핀(DQ<0>)을 통해 외부로 출력한다.
도5는 도1에 도시된 데이터 출력버퍼부의 동작을 나타내는 파형도이다.
이하 도1 내지 도5를 참조하여 종래 기술에 의한 동기식 메모리 장치의 데이터 출력부의 동작을 살펴본다.
먼저, 내부 코어블럭에서 출력되는 짝수 데이터(d_even)와 홀수 데이터(d_odd)는 파이프 입력카운트(60)에서 출력되는 신호(pin<0:N>)에 대응하여 다수의 파이프래치(50_1 ~ 50_n)에 순차적으로 래치된다.
한편, DLL펄스발생기(10)는 지연고정루프에서 출력되는 두 신호(dll_out_rclk, dll_out_fclk)를 입력받아서 펄스신호(rclk_dll, fclk_dll)로 변환하여 출력한다. 지연고정루프에서도 출력되는 신호(dll_out_rclk, dll_out_fclk)도 펄스형태로 되어 있으나, 이를 DLL펄스발생기(10)는 펄스의 폭을 더 좁게 만든 신호(rclk_dll,fclk_dll)를 생성하는 것이다.
파이프출력카운터(40a, 40b)는 DLL펄스발생기(10)에서 출력되는 펄스신호(rclk_dll, fclk_dll)를 입력받아 다수의 파이프래치(50_1 ~ 50_n)에 래치된 데이터를 순차적으로 데이터출력버퍼(30)로 출력되도록 하는 데이터출력신호(fpout<0:N>,rpout<0:N>)를 출력한다.
r/f디바이더(20)는 데이터인에이블신호(routen,fouten)에 인에이블되어 DLL펄스발생기(10)에서 출력되는 신호(rclk_dll, fclk_dll)를 버퍼링하여 데이터제어신호(rclk_do,fclk_do)로 출력한다.
데이터출력버퍼(30)는 다수의 파이프래치(50_1 ~ 50_n)에서 출력되는 라이징데이터(rdo)와 폴링데이터(fdo) 신호를 데이터 제어신호(rclk_do,fclk_do)에 응답하여 출력핀(DQ<0>을 통해 외부로 출력한다.
한편, 메모리 장치의 동작 온도나 메모리 장치 제조시의 공정변화에 의하여 내부 펄스들의 폭(Width)가 줄어들거나 늘어나게 되어 내부의 제어신호, 특히 데이터제어신호(rclk_do, fclk_do)가 겹치게 되는 경우가 생길 수 있다.(도5의 A)
이렇게 겹친 데이터 제어신호(rclk_do, fclk_do)에 의해서 다수의 파이프래치에서 선택적으로 출력되는 라이징데이터(rdo) 또는 폴링데이터(fdo)가 데이터 출력버퍼(30) 내부의 공통데이터 라인(data_up,data_dn)에서 데이터 충돌이 발생한다.(도5의 B)
이런 경우에 데이터 출력버퍼(30)의 전원전압단(VDD)에서 접지전압단(VSS)으로 바로 전류가 흐르게 되어 출력핀으로 데이터 전달이 늦어져 고속으로 데이터를 출력하는 것이 어렵게 된다.(도5의 C)
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 동기식 메모리 장치에서 라이징데이터 또는 폴링데이터를 출력시키는 제어신호의 파형이 서로 겹치기 않도록 하여 출력단의 피모스트랜지스터와 앤모스트랜지스터를 동시에 턴오시키지 않아 고속으로 데이터를 출력시킬 수 있는 동기식 메모리 장치를 제공하는 것을 목적으로 한다.
상기의 목적을 해결하기 위한 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서, 코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하고, 제1 중단신호에 의해 상기 라이징데이터의 출력을 중단하는 라이징버퍼부; 상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하고, 제2 중단신호에 의해 상기 폴링데이터의 출력을 중단하는 폴링버퍼부; 상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및 상기 라이징데이터를 상기 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위한 라이징에지 클럭신호를 이용하여 상기 라이징데이터 출력제어신호와 상기 제2 중단신호를 생성하고, 상기 폴링데이터를 상기 동작클럭의 폴링에지에 동기시켜 외부로 출력하기 위한 폴링에지 클럭신호를 이용하여 상기 폴링데이터 출력제어신호와 상기 제1 중단신호를 생성하는 r/f디바이더를 구비하는 동기식 메모리 장치를 제공한다.
또한, 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서, 코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하고, 상기 라이징데이터 출력제어신호를 이용하여 상기 폴링데이터의 출력을 중단시키는 제1 중단신호를 폴링버퍼부로 출력하는 라이징버퍼부; 상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하고, 상기 폴링데이터 출력제어신호를 이용하여 상기 라이징데이터의 출력을 중단시키는 제2 중단신호를 상기 라이징버퍼부로 출력하는 상기 폴링버퍼부; 상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및 상기 라이징데이터와 폴링데이터를 상기 동작클럭의 라이징에지와 폴링에지에 각각 동기시켜 출력시키기 위한 라이징데이터 출력제어신호와 폴링데이터 출력제어신호를 생성하는 r/f디바이더를 구비하는 동기식 메모리 장치를 제공한다.
또한 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서, 코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하는 라이징버퍼부; 상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하는 폴링버퍼부; 상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및 상기 라이징데이터와 상기 폴링데이터를 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위해 상기 라이징데이터 출력제어신호 및 상기 폴링데이터 출력제어신호를 생성하여 출력하고, 상기 라이징데이터 출력제어신호가 생성되면 상기 폴링데이터 출력제어신호의 출력을 중단시키고, 상기 폴링데이터 출력제어신호가 생성되면 상기 라이징데이터 출력제어신호의 출력을 중단시키는 r/f디바이더를 구비하는 동기식 메모리 장치를 제공한다.
또한 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서, 코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하는 라이징버퍼부; 상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하는 폴링버퍼부; 상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및 라이징에지 클럭신호를 이용하여 상기 라이징데이터 출력제어신호를 생성하여 출력하고, 폴링에지 클럭신호를 이용하여 상기 폴링데이터 출력제어신호를 생성하는 r/f디바이더; 및 지연고정루프에서 출력되는 지연고정된 라이징클럭과 폴링클럭을 각각 이용하여 상기 라이징에지 클럭신호와 상기 폴링에지 클럭신호를 생성하고, 상기 라이징에지 클럭신호가 생성되면 상기 폴링에지 클럭신호의 출력을 중단하고, 상기 폴링에지 클럭신호가 생성되면, 상기 라이징에지 클럭신호의 출력을 중단하는 DLL펄스발생기를 구비하는 동기식 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 바람직한 제1 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 글로벌입출력라인(gio)을 통하여 출력되는 짝수데이터(d_even)와 홀수데이터(d_odd)를 입력받는 다수의 파이프래치(500_1 ~ 500_n)와, 다수의 파이프래치(500_1 ~ 500_n)에 순차적으로 데이터가 입력되도록 파이프래치 입력제어신호(pin<0:N>)를 출력하는 파이프 입력카운터(600)와, 지연고정루프에서 출력되는 클럭신호(dll_out_rclk, dll_out_fclk)를 좁은 펄스형태로 변환시켜 출력하는 DLL펄스발생기(100)와, DLL펄스발생기(100)에서 출력되는 펄스신호(rclk_dll, rclk_dll)를 입력받아 파이프래치에서 출력되는 라이징데이터(rdo)와 폴링데이터(fdo)를 선택적으로 출력핀(DQ)으로 전달하기 위한 데이터제어신호(rclk_do,fclk_do)를 출력하는 r/f디바이더(200)와, 다수의 파이프래치(500_1 ~ 500_n)에 래치된 데이터를 라이징데이터 또는 폴링데이터로 선택되어 데이터출력버퍼(30)로 전달되도록 하는 파이프출력카운터(400a,400b)를 구비한다.
도7은 도6에 도시된 데이터 출력버퍼를 나타내는 블럭구성도이다.
도7을 참조하여 살펴보면, 출력버퍼(300)는 파이프래치를 통과하여 온 라이징데이터(rdo)를 입력받아 라이징데이터 출력제어신호(rclk_do)에 응답하여 라이징데이터를 출력하고, 제1 중단신호(cut_rclk_do)에 의해 라이징데이터(rdo)의 출력을 중단하는 라이징버퍼부(310)와, 폴링데이터(fdo)를 입력받아 폴링데이터 출력제어신호(fclk_do)에 응답하여 폴링데이터(fdo)를 출력하고, 제2 중단신호(cut_fclk_do)에 의해 폴링데이터(fdo)의 출력을 중단하는 폴링버퍼부(320)와, 라이징데이터(rdo) 또는 폴링데이터(fdo)를 출력핀(DQ)을 통해 외부로 출력하기 위한 출력드라이버(330)를 구비한다.
r/f디바이더(200)은 라이징데이터(rdo)를 메모리 장치 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위한 라이징에지 클럭신호(rclk_dll)를 이용하여 라이징데이터 출력제어신호(rclk_do)와 상기 제2 중단신호(cut_rclk_do)를 생성하고, 폴링데이터(fdo)를 메모리 장치 동작클럭의 폴링에지에 동기시켜 외부로 출력하기 위한 폴링에지 클럭신호(fclk_dll)를 이용하여 폴링데이터 출력제어신호(fclk_do)와 제1 중단신호(cut_fclk_do)를 생성하여 데이터 출력버퍼(300)로 출력한다.
도8은 도7에 도시된 데이터 출력버퍼(300)를 나타내는 회로도이다.
라이징버퍼부(310)는 라이징데이터 출력신호(rclk_do)와 반전된 제1 중단신호(cut_rclk_do)를 입력받는 제1 낸드게이트(311)와, 제1 낸드게이트(311)의 출력을 입력받는 제1 인버터(312)와, 제1 낸드게이트(311)와 제1 인버터(312)의 출력에 따라 턴온되어 라이징데이터(rdo)를 전달하는 제1 전송게이트(313)와, 제1 낸드게이트(311)와 제1 인버터(312)의 출력에 따라 턴온되어 라이징데이터(rdo)를 전달하는 제2 전송게이트(319)를 구비한다.
폴링버퍼부(320)는 폴링데이터 출력신호(fclk_do)와 반전된 제2 중단신호(cu_fclk_do)를 입력받는 제2 낸드게이트(315)와, 제2 낸드게이트(315)의 출력을 입력받는 제2 인버터(316)와, 제2 낸드게이트(315)와 제2 인버터(316)의 출력에 따라 턴온되어 폴링데이터(fdo)를 전달하는 제3 전송게이트(317)와, 제2 낸드게이트(315)와 제2 인버터(316)의 출력에 따라 턴온되어 폴링데이터(fdo)를 전달하는 제4 전송게이트(319')를 구비한다.
출력드라이버(330)는 제1 및 제3 전송게이트(313,317)에서 전달되는 데이터를 게이트로 입력받아 전원전압(VDD)을 출력핀(DQ)으로 전달하는 드라이빙 피모스트랜지스터(MP1)와, 제2 및 제4 전송게이트(319,319')에서 전달되는 데이터를 게이트로 입력받아 접지전압을 상기 출력핀으로 전달하는 드라이빙 앤모스트랜지스터(MN1)를 구비한다.
도9는 도6에 도시된 r/f디바이더(200)를 나타내는 회로도이다.
r/f디버이더(200)는 라이징데이터 출력인에이블신호(routen)와 라이징에지 클럭신호(rclk_dll)를 입력받는 제3 낸드게이트(211)와, 제3 낸드게이트(211)의 출력을 반전하여 출력하는 제3 인버터(212,213,214)와, 라이징에지 클럭신호(rclk_dll)를 이용하여 펄스신호인 제2 중단신호(cut_fclk_do)를 생성하는 제1 펄스생성기(210)와, 폴링데이터 출력인에이블신호(fouten)와 폴링에지 클럭신호(fclk_dll)를 입력받는 제4 낸드게이트(224)와, 제4 낸드게이트(224)의 출력을 반전하여 출력하는 제5 인버터(225,226,227)와, 폴링에지 클럭신호(fclk_dll)를 이용하여 펄스신호인 제1 중단신호(cut_rclk_do)를 생성하는 제2 펄스생성기(220)를 구비한다.
도10은 도6에 도시된 메모리 장치의 동작을 나타내는 파형도이다. 이하 도6 내지 도10을 참조하여 본 실시예에 따른 동기식 메모리 장치의 동작을 살펴본다.
먼저, 내부 코어블럭에서 출력되는 짝수 데이터(d_even)와 홀수 데이터(d_odd)는 파이프 입력카운트(600)에서 출력되는 신호(pin<0:N>)에 대응하여 다수의 파이프래치(500_1 ~ 500_n)에 순차적으로 래치된다.
한편, DLL펄스발생기(100)는 지연고정루프에서 출력되는 두 신호(dll_out_rclk, dll_out_fclk)를 입력받아서 펄스신호(rclk_dll, fclk_dll)로 변환하여 출력한다. 지연고정루프에서도 출력되는 신호(dll_out_rclk, dll_out_fclk)도 펄스형태로 되어 있으나, 이를 DLL펄스발생기(100)는 펄스의 폭을 더 좁게 만든 신호(rclk_dll,fclk_dll)를 생성하여 출력 것이다.
파이프출력카운터(400a, 400b)는 DLL펄스발생기(10)에서 출력되는 펄스신호(rclk_dll, fclk_dll)를 입력받아 다수의 파이프래치(500_1 ~ 500_n)에 래치된 데이터를 순차적으로 데이터출력버퍼(300)로 출력되도록 하는 데이터출력신호(fpout<0:N>,rpout<0:N>)를 출력한다.
r/f디바이더(200)는 데이터인에이블신호(routen,fouten)에 인에이블되어 DLL펄스발생기(100)에서 출력되는 신호(rclk_dll, fclk_dll)를 버퍼링하여 데이터제어신호(rclk_do,fclk_do)로 출력한다.
데이터출력버퍼(300)는 다수의 파이프래치(500_1 ~ 500_n)에서 출력되는 라이징데이터(rdo)와 폴링데이터(fdo) 신호를 데이터 제어신호(rclk_do,fclk_do)에 응답하여 출력핀(DQ<0>을 통해 외부로 출력한다.
이 때, 데이터 출력버퍼의 라이징버퍼부(310)는 라이징데이터(rdo)를 입력받아 라이징데이터 출력제어신호(rclk_do)에 응답하여 라이징데이터(rdo)를 출력드라이버(330)로 전달하고, 폴링버퍼부(320)는 폴링데이터(fdo)를 입력받아 폴링데이터 출력제어신호(fclk_do)에 응답하여 폴링데이터(fdo)를 출력드라이버(330)로 전달한다.
r/f디바이더(200)는 라이징에지 클럭신호(rclk_dll)가 입력되면 폴링데이터(fdo)의 출력을 중단시키는 제1 중단신호(cut_fclk_do)를 생성하여 폴링버퍼부(320)로 출력한다.
또한, r/f디바이더(200)는 폴링에지 클럭신호(fclk_dll)가 입력되면 폴링데이터(rdo)의 출력을 중단시키는 제2 중단신호(cut_rclk_do)를 생성하여 라이징버퍼부(310)로 출력한다.
제1 중단신호(cut_fclk_do)가 생성되어 입력되면 그때까지 출력되고 있던 폴링데이터의 출력은 중단되고, 바로 라이징데이터가 출력되는 것이고, 제2 중단신호(cut_rclk_do)가 생성되어 입력되면 그때까지 출력되고 있던 라이징데이터의 출력은 중단되고, 바로 폴링데이터가 출력되는 것이다.
따라서 라이징데이터 출력제어신호(rclk_do)가 활성화되어 있는 상태에서 폴링데이터 출력제어신호(fclk_do)가 활성화되면, 폴링데이터 출력제어신호(fclk_do)의 라이징에지에서 만들어진 펄스신호인 제1 중단신호(cut_fclk_do)로 라이징데이터 출력제어신호(rclk_do)를 비활성화시키고(도10의 D참조), 폴링데이터 출력제어신호(fclk_do)가 활성화되어 있는 상태에서 라이징데이터 출력제어신호(rclk_do)가 활성화되면, 라이징데이터 출력제어신호(rclk_do)의 라이징에지에서 만들어진 펄스신호인 제2 중단신호(cut_rclk_do)로 폴링데이터 출력제어신호(fclk_do)를 비활성화시키는 것이다.
이로 인하여 메모리 장치의 동작온도변화나 제조시 공정변화로 인하여 폴링데이터 출력제어신호 또는 라이징데이터 출력제어신호의 펄스폭이 변화더라도 두신호가 오버립되는 경우가 생기지 않는다. 따라서 데이터의 출력부에서 데이터 충돌 없이 고속으로 데이터를 출력시킬 수 있는 것이다.
도11은 본 발명의 바람직한 제2 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도이다.
도11을 참조하여 살펴보면, 본 실시예에 따른 동기식 메모리 장치의 데이터 출력부는 파이프래치를 통해 코어영역에서 전달되는 라이징데이터(rdo)를 입력받아 라이징데이터 출력제어신호(rclk_do)에 응답하여 라이징데이터(rdo)를 출력하고, 라이징데이터 출력제어신호(rclk_do)를 이용하여 폴링데이터(fdo)의 출력을 중단시키는 제1 중단신호(cut_fclk)를 폴링버퍼부(320a)로 출력하는 라이징버퍼부(310a)와, 코어영역에서 파이프래치를 통해 전단되는 폴링데이터(fdo)를 입력받아 폴링데이터 출력제어신호(fclk_do)에 응답하여 폴링데이터(fod)를 출력하고, 폴링데이터 출력제어신호(fclk_do)를 이용하여 라이징데이터(rdo)의 출력을 중단시키는 제2 중단신호(cut_rclk)를 라이징버퍼부(310a)로 출력하는 폴링버퍼부(320a)와, 라이징데이터(rdo) 또는 폴링데이터(fdo)를 출력핀(DQ)을 통해 외부로 출력하기 위한 출력드라이버(330a)와,라이징데이터(rdo)와 폴링데이터(fdo)를 메모리 장치 동작클럭의 라이징에지와 폴링에지에 각각 동기시켜 출력시키기 위한 라이징데이터 출력제어신호(rclk_do)와 폴링데이터 출력제어신호(fclk_do)를 생성하는 r/f디바이더(200)를 구비한다.
제2 실시예에 의한 메모리 장치는 라이징데이터 출력제어신호(rclk_do)가 라이징버퍼부(310a)에 입력되면 라이징버퍼부(310a)에서 폴링버퍼부(320a)로 폴링데이터의 출력을 중단시키는 제1 중단신호(cut_fclk)를 생성하고, 폴링데이터 출력제어신호(fclk_do)가 폴링버퍼부(320a)에 입력되면 폴링버퍼부(320a)에서 라이징버퍼부(310a)로 라이징데이터의 출력을 중단시키는 제2 중단신호(cut_rclk)를 생성하여 출력하도록 구성되어 있다.
도12는 도11에 도시된 데이터출력버퍼를 나타내는 회로도이다.
도12를 참조하여 살펴보면, 라이징버퍼부(310a)는 라이징데이터 출력제어신호(rclk_do)와 반전된 제1 중단신호(cut_rclk)를 입력받는 제1 낸드게이트(335)와,제1 낸드게이트(335)의 출력을 입력받는 제1 인버터(336)와, 제1 낸드게이트(335)와 제1 인버터(336)의 출력에 따라 턴온되어 라이징데이터(rdo)를 전달하는 제1 전송게이트(337)와, 제1 낸드게이트(335)와 제1 인버터(336)의 출력에 따라 턴온되어 라이징데이터(rdo)를 전달하는 제2 전송게이트(343)와, 라이징데이터 출력제어신호(rclk_do)를 이용하여 펄스신호인 상기 제2 중단신호(cut_fclk)를 생성하는 제1 펄스생성부(331)를 구비한다.
상기 폴링버퍼부(320a)는 폴링데이터 출력제어신호(fclk_do)와 반전된 상기 제2 중단신호(cut_fclk)를 입력받는 제2 낸드게이트(340)와, 제2 낸드게이트(340)의 출력을 입력받는 제2 인버터(341)와, 제2 낸드게이트(340)와 상기 제2 인버터(341)의 출력에 따라 턴온되어 폴링데이터(fdo)를 전달하는 제3 전송게이트(342)와, 제2 낸드게이트(340)와 제2 인버터(341)의 출력에 따라 턴온되어 폴링데이터(fdo)를 전달하는 제4 전송게이트(344)와, 폴링데이터 출력제어신호(fclk_do)를 이용하여 펄스신호인 제1 중단신호(cut_rclk)를 생성하는 제2 펄스생성부(332)를 구비한다.
제3 실시예에 의한 메모리 장치는 r/f디바이더(200b)에 라이징에지 클럭신호(rclk_dll)이 입력되면, 폴링버퍼부(320b)로 출력되고 있던 폴링데이터 출력제어신호(fclk_do)의 출력을 중단시키고, 라이징데이터 출력제어신호(rclk_do)를 생성하여 출력하고, 폴링에지 클럭신호(fclk_dll)이 입력되면, 라이징버퍼부(310b)로 출력되고 있던 라이징데이터 출력제어신호(rclk_do)의 출력을 중단시키고, 폴링데이터 출력제어신호(fclk_do)를 생성하여 출력하도록 구성되어 있다.
도13은 본 발명의 바람직한 제3 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도이다.
도13을 참조하여 살펴보면, 본 실시예에 따른 동기식 메모리 장치의 데이터 출력부는 파이프래치를 통해 코어영역에서 전달되는 라이징데이터(rdo)를 입력받아 라이징데이터 출력제어신호(rcllk_do)에 응답하여 라이징데이터를 출력하는 라이징버퍼부(310b)와, 파이프래치를 통해 코어영역에서 전달되는 폴링데이터(fdo)를 입력받아 폴링데이터 출력제어신호(fclk_do)에 응답하여 폴링데이터(fdo)를 출력하는 폴링버퍼부(320b)와, 라이징데이터(rdo) 또는 폴링데이터(fdo)를 출력핀(DQ)을 통해 외부로 출력하기 위한 출력드라이버(330b)와, 라이징데이터(rdo)와 폴링데이터(fdo)를 메모리 장치 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위한 라이징데이터 출력제어신호(rclk_do) 및 폴링데이터 출력제어신호(fclk_do)를 생성하여 출력하고, 라이징데이터 출력제어신호(rclk_do)가 생성되면 폴링데이터 출력제어신호(fclk_do)의 출력을 중단시키고, 폴링데이터 출력제어신호(fclk_do)가 생성되면 라이징데이터 출력제어신호(rclk_do)의 출력을 중단시키는 r/f디바이더(200b)를 구비한다.
도14는 도13에 도시된 r/f디바이더를 나타내는 회로도이다.
도14를 참조하여 살펴보면, r/f디바이더(200b)는 라이징데이터 출력인에이블신호(routen)와 라이징에지 클럭신호(rclk_dll)를 입력받는 제1 낸드게이트(231)와, 제1 낸드게이트(231)의 출력을 반전하여 출력하는 제1 인버터(232)와, 제1 인버터(232)와 라이징에지 출력제어신호(rclk_do)의 출력을 중단시키기 위한 제1 중단신호(cut_rclk)를 입력받는 제2 낸드게이트(233)와, 제2 낸드게이트(233)의 출력신호를 반전하여 라이징에지 출력제어신호(rclk_do)로 출력하는 제2 인버터(234, 235, 236)와, 폴링데이터 출력인에이블신호(fouten)와 폴링에지 클럭신호(fclk_dll)를 입력받는 제3 낸드게이트(237)와, 제3 낸드게이트(237)의 출력을 반전하여 출력하는 제3 인버터(238)와, 제3 인버터(238)와 폴링에지 출력제어신호(fclk_do)의 출력을 중단시키기 위한 제2 중단신호(cut_fclk)를 입력받는 제4 낸드게이트(239)와, 제4 낸드게이트(239)의 출력신호를 반전하여 폴링에지 출력제어신호(fclk_do)로 출력하는 제4 인버터(241)와, 라이징에지 클럭신호(rclk_dll)를 이용하여 펄스신호인 제2 중단신호(cut_fclk)를 생성하는 제1 펄스생성기(230)와,폴링에지 클럭신호(fclk_dll)를 이용하여 펄스신호인 제1 중단신호(cut_rclk)를 생성하는 제2 펄스생성기(240)를 구비한다.
제3 실시예에 의한 메모리 장치는 r/f디바이더(200b)에 라이징에지 클럭신호(rclk_dll)이 입력되면, 폴링버퍼부(320b)로 출력되고 있던 폴링데이터 출력제어신호(fclk_do)의 출력을 중단시키고, 라이징데이터 출력제어신호(rclk_do)를 생성하여 출력하고, 폴링에지 클럭신호(fclk_dll)이 입력되면, 라이징버퍼부(310b)로 출력되고 있던 라이징데이터 출력제어신호(rclk_do)의 출력을 중단시키고, 폴링데이터 출력제어신호(fclk_do)를 생성하여 출력하도록 구성되어 있다.
도15는 본 발명의 바람직한 제4 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도이다.
도15를 참조하여 살펴보면, 본 실시예에 따른 동기식 메모리 장치의 데이터 출력부는 파이프래치를 통해 코어영역에서 전달되는 라이징데이터(rdo)를 입력받아 라이징데이터 출력제어신호(rclk_do)에 응답하여 라이징데이터(rdo)를 출력하는 라이징버퍼부(310c)와, 코어영역에서 폴링데이터(fdo)를 입력받아 폴링데이터 출력제어신호(fclk_do)에 응답하여 폴링데이터를 출력하는 폴링버퍼부(320c)와, 라이징데이터(rdo) 또는 폴링데이터(fdo)를 출력핀(DQ)을 통해 외부로 출력하기 위한 출력드라이버(330c)와, 라이징에지 클럭신호(rclk_dll)를 이용하여 라이징데이터 출력제어신호(rclk_do)를 생성하여 출력하고, 폴링에지 클럭신호(fclk_dll)를 이용하여 폴링데이터 출력제어신호(fclk_do)를 생성하는 r/f디바이더(200c)와, 지연고정루프에서 출력되는 지연고정된 라이징클럭(dll_out_rclk)과 폴링클럭(dll_out_fclk)을 이용하여 라이징에지 클럭신호(rclk_dll)와 폴링에지 클럭신호(fclk_dll)를 생성하고, 라이징에지 클럭신호(rclk_dll)가 생성되면 폴링에지 클럭신호(fclk_dll)의 출력을 중단하고, 폴링에지 클럭신호(fclk_dll)가 생성되면, 라이징에지 클럭신호(rclk_dll)의 출력을 중단하는 DLL펄스발생기(100c)를 구비한다.
도16은 도15에 도시된 DLL펄스발생기를 나타내는 회로도이다.
도16을 참조하여 살펴보면, DLL펄스발생기(100c)는 지연고정루프에서 출력되는 지연고정된 라이징클럭(dll_out_rclk)을 입력받아 제1 펄스신호(p1)를 생성하는 제1 펄스생성부(110)와, 폴링클럭(dll_out_fclk)을 입력받아 제2 펄스신호(p2)를 생성하는 제2 펄스생성부(120)를 구비한다.
DLL펄스발생기(100c)에 라이징클럭(dll_out_rclk)이 입력되면, 제1 펄스신호(p1)가 생성되어 낸드게이트(113)과 인버터(114)를 통해 라이징에지 클럭신호(rclk_dll)로 출력되고, 한편으로는 낸드게이트(112)를 통해 제1 중단신호(cut_fclk)를 출력한다. 제1 중단신호(cut_fclk)로 인해 낸드게이트(124)의 출력은 하이레벨로 되어, 인버터(125)의 출력에서 하이레벨로 출력되던 폴링에지 클럭신호(fclk_dll)는 로우레벨로 중지된다.
또한 폴링클럭(dll_out_fclk)이 입력되면, 제2 중단신호(cut_rclk)로 인해 라이징에지 클럭신호(rclk_dll)는 중지되고, 폴링에지 클럭신호(fclk_dll)는 출력된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 메모리 장치에서 라이징데이터가 출력되고 있는 상태에서 폴링데이터가 출력되는 상태가 되면 바로 라이징데이터의 출력이 멈추고, 폴링데이터가 출력되고 있는 상태에서 라이징데이터가 출력되는 상태되면 바로 폴링데이터의 출력이 멈추기 때문에, 메모리 장치의 동작 온도나 공정변화에 의해서 데이터의 출력제어신호의 파형이 변화더라도 라이징데이터와 폴링데이터의 두 출력신호 파형이 오버랩되는 경우가 발생하지 않는다. 따라서 데이터의 출력부의 데이터 충돌없이 고속을 데이터를 출력시킬 수 있다.
도1은 종래기술에 의한 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도.
도2는 도1에 도시된 DLL 펄스발생기를 나타내는 회로도.
도3은 도2에 도시된 r/f디바이더를 나타내는 회로도.
도4는 도2에 도시된 데이터 출력버퍼를 나타내는 회로도.
도5는 도1에 도시된 데이터 출력부의 동작을 나타내는 파형도.
도6은 본 발명의 바람직한 제1 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도.
도7은 도6에 도시된 데이터 출력버퍼를 나타내는 블럭구성도.
도8은 도7에 도시된 데이터 출력버퍼를 나타내는 회로도.
도9는 도6에 도시된 r/f디바이더를 나타내는 회로도.
도10은 도6에 도시된 메모리 장치의 동작을 나타내는 파형도.
도11은 본 발명의 바람직한 제2 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도.
도12는 도11에 도시된 데이터출력버퍼를 나타내는 회로도.
도13은 본 발명의 바람직한 제3 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도.
도14는 도13에 도시된 r/f디바이더를 나타내는 회로도.
도15는 본 발명의 바람직한 제4 실시예에 따른 동기식 메모리 장치의 데이터 출력부를 나타내는 블럭구성도.
도16은 도15에 도시된 DLL펄스발생기를 나타내는 회로도.

Claims (11)

  1. 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서,
    코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하고, 제1 중단신호에 의해 상기 라이징데이터의 출력을 중단하는 라이징버퍼부;
    상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하고, 제2 중단신호에 의해 상기 폴링데이터의 출력을 중단하는 폴링버퍼부;
    상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및
    상기 라이징데이터를 상기 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위한 라이징에지 클럭신호를 이용하여 상기 라이징데이터 출력제어신호와 상기 제2 중단신호를 생성하고, 상기 폴링데이터를 상기 동작클럭의 폴링에지에 동기시켜 외부로 출력하기 위한 폴링에지 클럭신호를 이용하여 상기 폴링데이터 출력제어신호와 상기 제1 중단신호를 생성하는 r/f디바이더
    를 구비하는 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 라이징버퍼부는
    상기 라이징데이터 출력신호와 반전된 상기 제1 중단신호를 입력받는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력을 입력받는 제1 인버터;
    상기 제1 낸드게이트와 상기 제1 인버터의 출력에 따라 턴온되어 상기 라이징데이터를 전달하는 제1 전송게이트; 및
    상기 제1 낸드게이트와 상기 제1 인버터의 출력에 따라 턴온되어 상기 라이징데이터를 전달하는 제2 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  3. 제 2 항에 있어서,
    상기 폴링버퍼부는
    상기 폴링데이터 출력신호와 반전된 상기 제2 중단신호를 입력받는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력을 입력받는 제2 인버터; 및
    상기 제2 낸드게이트와 상기 제2 인버터의 출력에 따라 턴온되어 상기 폴링데이터를 전달하는 제3 전송게이트; 및
    상기 제2 낸드게이트와 상기 제2 인버터의 출력에 따라 턴온되어 상기 폴링데이터를 전달하는 제4 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  4. 제 3 항에 있어서,
    상기 출력드라이버는
    상기 제1 및 제3 전송게이트에서 전달되는 데이터를 게이트로 입력받아 전원전압을 상기 출력핀으로 전달하는 드라이빙 피모스트랜지스터; 및
    상기 제2 및 제4 전송게이트에서 전달되는 데이터를 게이트로 입력받아 접지전압을 상기 출력핀으로 전달하는 드라이빙 앤모스트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  5. 제 4 항에 있어서,
    상기 r/f디버이더는
    라이징데이터 출력인에이블신호와 상기 라이징에지 클럭신호를 입력받는 제3 낸드게이트;
    상기 제3 낸드게이트의 출력을 반전하여 출력하는 제3 인버터;
    상기 라이징에지 클럭신호를 이용하여 펄스신호인 상기 제2 중단신호를 생성하는 제1 펄스생성기;
    폴링데이터 출력인에이블신호와 상기 폴링에지 클럭신호를 입력받는 제4 낸드게이트;
    상기 제4 낸드게이트의 출력을 반전하여 출력하는 제5 인버터; 및
    상기 폴링에지 클럭신호를 이용하여 펄스신호인 상기 제1 중단신호를 생성하는 제2 펄스생성기를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  6. 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서,
    코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하고, 상기 라이징데이터 출력제어신호를 이용하여 상기 폴링데이터의 출력을 중단시키는 제1 중단신호를 폴링버퍼부로 출력하는 라이징버퍼부;
    상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하고, 상기 폴링데이터 출력제어신호를 이용하여 상기 라이징데이터의 출력을 중단시키는 제2 중단신호를 상기 라이징버퍼부로 출력하는 상기 폴링버퍼부;
    상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및
    상기 라이징데이터와 폴링데이터를 상기 동작클럭의 라이징에지와 폴링에지에 각각 동기시켜 출력시키기 위한 라이징데이터 출력제어신호와 폴링데이터 출력제어신호를 생성하는 r/f디바이더
    를 구비하는 동기식 메모리 장치.
  7. 제 6 항에 있어서,
    상기 라이징버퍼부는
    상기 라이징데이터 출력제어신호와 반전된 상기 제1 중단신호를 입력받는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력을 입력받는 제1 인버터;
    상기 제1 낸드게이트와 상기 제1 인버터의 출력에 따라 턴온되어 상기 라이징데이터를 전달하는 제1 전송게이트;
    상기 제1 낸드게이트와 상기 제1 인버터의 출력에 따라 턴온되어 상기 라이징데이터를 전달하는 제2 전송게이트;
    상기 라이징데이터 출력제어신호를 이용하여 펄스신호인 상기 제2 중단신호를 생성하는 제1 펄스생성부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  8. 제 7 항에 있어서,
    상기 폴링버퍼부는
    상기 폴링데이터 출력제어신호와 반전된 상기 제2 중단신호를 입력받는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력을 입력받는 제2 인버터;
    상기 제2 낸드게이트와 상기 제2 인버터의 출력에 따라 턴온되어 상기 폴링데이터를 전달하는 제3 전송게이트;
    상기 제2 낸드게이트와 상기 제2 인버터의 출력에 따라 턴온되어 상기 폴링데이터를 전달하는 제4 전송게이트;
    상기 폴링데이터 출력제어신호를 이용하여 펄스신호인 상기 제1 중단신호를 생성하는 제2 펄스생성부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  9. 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서,
    코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하는 라이징버퍼부;
    상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하는 폴링버퍼부;
    상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및
    상기 라이징데이터와 상기 폴링데이터를 동작클럭의 라이징에지에 동기시켜 외부로 출력하기 위해 상기 라이징데이터 출력제어신호 및 상기 폴링데이터 출력제어신호를 생성하여 출력하고, 상기 라이징데이터 출력제어신호가 생성되면 상기 폴링데이터 출력제어신호의 출력을 중단시키고, 상기 폴링데이터 출력제어신호가 생성되면 상기 라이징데이터 출력제어신호의 출력을 중단시키는 r/f디바이더
    를 구비하는 동기식 메모리 장치.
  10. 제 9 항에 있어서,
    상기 r/f디바이더는
    라이징데이터 출력인에이블신호와 라이징에지 클럭신호를 입력받는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력을 반전하여 출력하는 제1 인버터;
    제1 인버터와 상기 라이징에지 출력제어신호의 출력을 중단시키기 위한 제1 중단신호를 입력받는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호를 반전하여 상기 라이징에지 출력제어신호로 출력하는 제2 인버터;
    폴링데이터 출력인에이블신호와 폴링에지 클럭신호를 입력받는 제3 낸드게이트;
    상기 제3 낸드게이트의 출력을 반전하여 출력하는 제3 인버터;
    상기 제3 인버터와 상기 폴링에지 제어신호의 출력을 중단시키기 위한 제2 중단신호를 입력받는 제4 낸드게이트;
    상기 제4 낸드게이트의 출력신호를 반전하여 상기 폴링에지 출력제어신호로 출력하는 제4 인버터;
    상기 라이징에지 클럭신호를 이용하여 펄스신호인 상기 제2 중단신호를 생성하는 제1 펄스생성기; 및
    상기 폴링에지 클럭신호를 이용하여 펄스신호인 상기 제1 중단신호를 생성하는 제2 펄스생성기를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  11. 동작클럭의 라이징에지와 폴링에지에 동기되어 각각 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치에 있어서,
    코어영역에서 라이징데이터를 입력받아 라이징데이터 출력제어신호에 응답하여 라이징데이터를 출력하는 라이징버퍼부;
    상기 코어영역에서 폴링데이터를 입력받아 폴링데이터 출력제어신호에 응답하여 폴링데이터를 출력하는 폴링버퍼부;
    상기 라이징데이터 또는 폴링데이터를 출력핀을 통해 외부로 출력하기 위한 출력드라이버; 및
    라이징에지 클럭신호를 이용하여 상기 라이징데이터 출력제어신호를 생성하여 출력하고, 폴링에지 클럭신호를 이용하여 상기 폴링데이터 출력제어신호를 생성하는 r/f디바이더; 및
    지연고정루프에서 출력되는 지연고정된 라이징클럭과 폴링클럭을 각각 이용하여 상기 라이징에지 클럭신호와 상기 폴링에지 클럭신호를 생성하고, 상기 라이징에지 클럭신호가 생성되면 상기 폴링에지 클럭신호의 출력을 중단하고, 상기 폴링에지 클럭신호가 생성되면, 상기 라이징에지 클럭신호의 출력을 중단하는 DLL펄스발생기를 구비하는 동기식 메모리 장치.
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