KR100902047B1 - 클럭 조절 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

클럭 조절 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 클럭 조절 회로는 제1 입력 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 제1 입력 클럭의 하이 레벨의 펄스 폭에 비해 제2 시간 짧은 하이 레벨의 펄스폭을 가진 제1 내부 클럭 신호를 출력하는 제1 신호 생성부; 및 제2 입력 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 제2 입력 클럭의 하이 레벨의 펄스 폭에 비해 제2 시간 짧은 하이 레벨의 펄스폭을 가진 제2 내부 클럭 신호를 출력하는 제2 신호 생성부를 포함한다.
디엘엘, 라이징/폴링, 클럭

Description

클럭 조절 회로 및 이를 이용한 반도체 메모리 장치{Clock Controlling Circuit And Semiconductor Memory Apparatus Using The Same}
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 본 발명에 따른 클럭 조절 회로를 적용하는 반도체 메모리 장치의 블록도,
도 3은 도 2에 도시한 클럭 조절 회로의 일 실시예를 나타낸 블록도,
도 4는 도 3에 도시한 클럭 조절 회로의 동작도,
도 5는 도 3에 도시한 제1,제2 지연 펄스 생성부의 블록도,
도 6은 도 3 및 도 5에 도시한 제1, 제2, 제3, 제4 펄스 생성부의 블록도,
도 7은 도 3에 도시한 제1,제2 래치부의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 디엘엘 클럭 버퍼 200 : 디엘엘 회로
300 : 클럭 드라이버 400 : 프리 드라이버
500 : 출력 버퍼 600 : 클럭 조절 회로
600-1 : 제1 신호 생성부 600-2 : 제2 신호 생성부
610 : 제1 지연 펄스 생성부 611 : 제3 펄스 생성부
612 : 제1 지연부 620 : 제1 펄스 생성부
621 : 제4 지연부 630 : 제1 래치부
640 : 제2 지연 펄스 생성부 641 : 제4 펄스 생성부
642 : 제2 지연부 650 : 제2 펄스 생성부
651 : 제6 지연부 660 : 제2 래치부
611_1 : 제3 지연부 641_1 : 제5 지연부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 클럭 조절 회로 및 이를 이용하는 반도체 메모리 장치에 관한 것이다.
디램이 발전할수록 점점 시장은 고집적화 및 고속의 제품을 요구하고 있다. 특히 이런 고속 제품은 외부 클럭의 동기를 맞추어 리드(Read)를 수행하도록 디엘엘(DLL:Delayed Locked Loop, 이하 디엘엘 이라 함) 장치를 포함한다.
주지된 바와 같이, 디엘엘 장치는 반도체 장치의 외부에서 입력되는 클럭을 바탕으로 반도체 장치의 내부에서 외부로 출력되는 신호(예컨대, 데이터등)의 출력 타이밍을 제어하는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 블록도이다.
도시한 것과 같이, 종래 기술에 의한 반도체 메모리 장치는 외부 장치로부터 클럭 신호(CLK,CLKB)를 입력 받아 내부 기준 디엘엘 클럭을 생성하는 디엘엘 클럭 버퍼(100), 상기 디엘엘 클럭 버퍼(100)의 출력 신호(BRCK,BFCK)를 입력 받아 외부 클럭에 출력 데이터를 동기시켜 주는 내부 클럭 신호인 내부 라이징 클럭(IRCK)과 내부 폴링 클럭(IFCK)을 생성하는 디엘엘 회로(200), 상기 디엘엘 회로(200)의 출력 신호(IRCK/IFCK)를 입력 받아 라이징/폴링 클럭(RCK/FCK)을 생성하는 클럭 드라이버(300), 상기 외부 클럭에 동기되어 동작하는 상기 라이징/폴링 클럭(RCK/FCK)을 입력받아 출력 데이터를 구동하는 프리 드라이버(400) 및 출력 버퍼(500)로 구성된다.
에스디램은 상기 외부 클럭(CLK,CLKB)에 동기를 맞추어 리드를 수행하도록 디엘엘 장치를 포함하며, 이 디엘엘 장치에서 생성된 상기 라이징/폴링 클럭(RCK/FCK)은 리드시 데이터가 정확하게 상기 외부 클럭(CLK,CLKB)의 라이징/폴링 에지에 동기되어 출력되도록 제어되며 데이터의 패턴에 관계없이 항상 듀티가 만족되도록 출력 데이터의 인에이블 타임을 조절하게 된다. 일반적으로 상기 라이징/폴링 클럭(RCK/FCK)은 클럭 듀티를 항상 50퍼센트로 유지하기 위해 상기 라이징 클럭 신호(RCK)의 라이징과 상기 폴링 클럭 신호(FCK)의 폴링이, 그리고 상기 라이징 클럭 신호(RCK)의 폴링과 상기 폴링 클럭 신호(FCK)의 라이징이 하이 레벨(VIH)과 로우 레벨(VIL)의 센터에서 상기 라이징/폴링 클럭 신호(RCK/FCK)가 서로 크로스 되도록 한다. 이는 시모스로 구성된 상기 출력 버퍼(500) 구동시 출력 데이터의 패턴에 따라 첫번째 데이터와 두번째 데이터간 풀업/풀다운의 오버랩 발생을 일으키며 이로 인해 상기 프리 드라이버(400) 또는 상기 출력 버퍼(500) 내의 피모스, 엔모 스 트랜지스터의 온/오프가 동시에 이루어져 데이터 출력의 노이즈로 작용하여 파형 왜곡을 일으킬 수 있으며 전류 소모 또한 증가하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 내부 클럭 신호간의 듀티는 유지하면서 라이징 클럭의 폴링과 폴링 클럭의 라이징이 서로 크로스 되지 않도록 조정하여 프리 드라이버 또는 데이터 출력 버퍼에서 발생되는 노이즈 및 전류를 감소할 수 있는 내부 클럭 조절 회로 및 이를 이용하는 반도체 메모리 장치를 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 일반적인 클럭 신호의 라이징 시점과 상보 신호의 폴링 시점이, 클럭 신호의 폴링 시점과 상보 신호의 라이징 시점이 서로 크로스 되지 않도록 하는 내부 클럭 조절 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 클럭 조절 회로는 제1 입력 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 상기 제1 입력 클럭의 하이 레벨의 펄스 폭에 비해 제2 시간 짧은 하이 레벨의 펄스폭을 가진 제1 내부 클럭 신호를 출력하는 제1 신호 생성부; 및 제2 입력 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 상기 제2 입력 클럭의 하이 레벨의 펄스 폭에 비해 제2 시간 짧은 하이 레벨의 펄스폭을 가진 제2 내부 클럭 신호를 출력하는 제2 신호 생성부를 포함한다.
또한, 본 발명의 반도체 메모리 장치는 외부 클럭 신호에 따라 디엘엘 클럭 신호를 출력하는 디엘엘 회로; 상기 디엘엘 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 상기 디엘엘 클럭의 하이 레벨의 펄스 폭에 비해 제2 시간 짧은 하이 레벨의 펄스폭을 가진 내부 클럭 신호를 출력하는 제1 신호 생성부; 및 상기 내부 클럭 신호를 입력받아 버퍼링하여 외부로 출력하는 출력 드라이버를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 클럭 조절 회로를 포함하는 반도체 메모리 장치의 블록도이다.
도시한 것과 같이, 본 발명에 따른 클럭 조절 회로(600)는 디엘엘 회로(200)의 출력 신호인 내부 라이징 클럭(IRCK)과 내부 폴링 클럭(IFCK)을 입력 받아 서로 오버랩 되지 않는 제1 내부 클럭(CRCK)과 제2 내부 클럭(CFCK)을 생성하여 클럭 드라이버(300)로 출력한다.
도 2의 구성을 간단히 설명하면, 외부 장치로부터 클럭 신호(CLK/CLKB)를 입력 받아 내부 기준 디엘엘 클럭(BRCK,BFCK)을 생성하는 디엘엘 클럭 버퍼(100), 상기 디엘엘 클럭 버퍼(100)의 출력 신호(BRCK,BFCK)를 입력 받아 외부 클럭에 출력 데이터를 동기시켜 주는 내부 라이징 클럭(IRCK)과 내부 폴링 클럭(IFCK)을 생성하는 디엘엘 회로(200), 상기 디엘엘 회로(200)의 출력 신호(IRCK/IFCK)를 입력 받아 제1 내부 클럭 신호(CRCK)와 제2 내부 클럭 신호(CFCK)를 출력하는 클럭 조절 회로(600), 상기 클럭 조절 회로(600)의 출력을 입력 받아 라이징/폴링 클 럭(RCK/FCK)을 생성하는 클럭 드라이버(300), 상기 외부 클럭에 동기되어 동작하는 라이징/폴링 클럭(RCK/FCK)을 입력받아 출력 데이터를 구동하는 프리 드라이버(400) 및 출력 버퍼(500)로 구성된다.
본 발명에 의한 클럭 조절 회로(600)는 내부 라이징 클럭(IRCK)의 라이징 에지 시점부터 제1 시간(t1) 지연 후에 인에이블되어 상기 내부 라이징 클럭(IRCK)의 하이 레벨의 펄스 폭에 비해 제2 시간(t2) 짧은 하이 레벨의 펄스폭을 가진 제1 내부 클럭 신호(CRCK)를 출력하는 제1 신호 생성부(600-1) 및 내부 폴링 클럭(IFCK)의 라이징 에지 시점부터 제1 시간(t1) 지연 후에 인에이블되어 상기 내부 폴링 클럭(IFCK)의 하이 레벨의 펄스 폭에 비해 제2 시간(t2) 짧은 하이 레벨의 펄스폭을 가진 제2 내부 클럭 신호(CFCK)를 출력하는 제2 신호 생성부(600-2)를 포함한다.
상기 제1 신호 생성부(600-1)는 내부 라이징 클럭(IRCK)의 라이징 에지 시점부터 제1 시간(t1) 지연 후에 인에이블되어 상기 내부 라이징 클럭(IRCK)의 하이 레벨의 펄스 폭에 비해 제2 시간(t2) 짧은 하이 레벨의 펄스폭을 가진 제1 내부 클럭 신호(CRCK)를 출력한다.
상기 제2 내부 클럭 신호(CFCK) 또한 같은 원리를 적용하여 생성하는데, 즉, 내부 폴링 클럭(IFCK)의 라이징 에지 시점부터 제1 시간(t1) 지연 후에 인에이블되어 상기 내부 폴링 클럭(IFCK)의 하이 레벨의 펄스 폭에 비해 제2 시간(t2) 짧은 하이 레벨의 펄스폭을 가진 제2 내부 클럭 신호(CFCK)를 출력한다.
따라서, 상기 제1 내부 클럭 신호(CRCK)의 라이징 시점과 상기 제2 내부 클럭 신호(CFCK)의 폴링 시점이 오버랩되지 않고, 상기 제1 내부 클럭 신호(CRCK)의 폴링 시점과 상기 제2 내부 클럭 신호(CFCK)의 라이징 시점이 오버랩되지 않는 신호를 출력하므로 상기 제1 내부 클럭 신호(CRCK)와 상기 제2 내부 클럭 신호(CFCK)가 클럭 드라이버(300)에 입력되어 출력되는 라이징/폴링 클럭(RCK/FCK) 신호 또한 한 신호의 라이징 시점과 다른 신호의 폴링 시점이 오버랩 되지 않는 신호를 출력하게 된다. 이로 인해 상기 라이징/폴링 클럭(RCK/FCK) 신호가 입력되는 프리 드라이버(400)와 출력 버퍼(500)에서 첫번째 데이터와 두번째 데이터간 풀업/풀다운의 오버랩이 발생하지 않고 노이즈나 파형 왜곡이 없으며 전류 소모량이 줄어들게 된다.
도 3은 본 발명에 의한 클럭 조절 회로(600)의 일 실시예를 나타낸 블록도이다.
도시한 것과 같이, 본 발명에 의한 클럭 조절 회로(600)는 제1,제2 지연 펄스 생성부(610,640), 제1,제2 펄스 생성부(620,650), 및 제1,제2 래치부(630,660)로 구성된다.
상기 제1 지연 펄스 생성부(610)는 상기 내부 라이징 클럭(IRCK)의 폴링 에지 시점부터 상기 제2 시간(t2) 지연후에 제3 시간(t3) 간격의 로우 레벨의 펄스를 출력한다. 상기 제1 지연 펄스 생성부(610)는 상기 내부 라이징 클럭(IRCK)의 폴링 에지 시점에는 하이 레벨을 출력하고 상기 내부 라이징 클럭(IRCK)의 폴링 에지 시점부터 상기 제2 시간(t2) 지연 후부터 로우 레벨의 펄스를 상기 제3 시간(t3) 간격 동안 출력하다가 상기 제3 시간(t3) 후에 다시 하이 레벨을 출력한다. 상기 제1 지연 펄스 생성부(610)는 지연 회로와 로직 게이트를 이용하여 구현할 수 있을 것 이다.
상기 제2 지연 펄스 생성부(640)는 상기 제1 지연 펄스 생성부(610)와 그 구성이 같으나 상기 내부 폴링 클럭(IFCK)의 폴링 에지 시점부터 상기 제2 시간(t2) 지연 후에 상기 제3 시간(t3) 간격의 로우 레벨의 펄스를 출력한다.
상기 제1 펄스 생성부(620)는 내부 폴링 클럭(IFCK)의 폴링 에지 시점부터 상기 제3 시간(t3) 간격의 로우 레벨의 펄스를 출력한다. 상기 제1 펄스 생성부(620)는 내부 폴링 클럭(IFCK)의 폴링 에지 시점부터 로우 레벨의 펄스를 상기 제3 시간(t3)동안 출력하고, 그 이후에는 하이 레벨을 출력한다. 상기 제1 펄스 생성부(620)는 지연 회로와 로직 게이트를 이용하여 구현 할 수 있을 것이다.
상기 제2 펄스 생성부(650)는 상기 제1 펄스 생성부(620)와 그 구성이 같으나 상기 내부 라이징 클럭(IRCK)의 폴링 에지 시점부터 상기 제3 시간(t3) 간격의 로우 레벨의 펄스를 출력한다.
상기 제1 래치부(630)는 상기 제1 지연 펄스 생성부(610)의 출력과 상기 제1 펄스 생성부(620)의 출력을 입력받아, 상기 제1 지연 펄스 생성부(610)의 출력이 로우 레벨인 시점부터 셋되어 하이 레벨을 출력하고, 상기 제1 펄스 생성부(620)의 출력이 로우 레벨인 시점부터 리셋되어 로우 레벨을 출력한다. 즉, 상기 제1 래치부(630)는 상기 제1 지연 펄스 생성부(610)의 출력이 로우 레벨이면 셋되어 하이 레벨을 출력하다가, 상기 제1 펄스 생성부(620)의 출력이 로우 레벨이 되면 리셋되어 로우 레벨을 출력한다. 상기 래치부(630)는 낸드 게이트 또는 노아 게이트에 의해 구성하는 등 일반적인 래치 회로에 의해 구현 할 수 있을 것이다.
상기 제2 래치부(660))의 구성 또한 상기 제1 래치부(630)의 구성과 같으나, 상기 제2 래치부(660)의 입력 신호로 상기 제2 지연 펄스 생성부(640)의 출력과 상기 제2 펄스 생성부(650)의 출력인 점에서 다르다.
도 3에 의한 클럭 조절 회로의 동작 원리는 도 4를 참조하여 설명하면 다음과 같다.
동작도 1(S1)은 상기 내부 라이징 클럭(IRCK)의 시간에 따른 파형이고 동작도 5(S5)는 상기 내부 폴링 클럭(IFCK)의 시간에 따른 파형이다. 동작도 9(S9)는 상기 내부 라이징 클럭(IRCK)(실선)과 상기 내부 폴링 클럭(IFCK)(점선)을 동시에 나타낸 파형으로 각각의 라이징 시점과 폴링 시점이 오버랩 됨을 알수 있다. 이로 인한 종래 기술에서의 노이즈와 전류 소모가 발생하였다.
동작도 3(S3)은 상기 제1 지연 펄스 생성부(610)의 출력(PRB)으로 상기 내부 라이징 클럭(IRCK)의 폴링 시점부터 상기 제2 시간(t2) 후부터 상기 제3 시간(t3) 간격 동안 로우 레벨이고 그 이후에는 하이 레벨이다.
동작도 2(S2)는 상기 제1 펄스 생성부(620)의 출력(PRD)으로 상기 내부 폴링 클럭의 폴링 시점부터 상기 제3 시간(t3) 간격 동안 로우 레벨이고 그 이후에는 하이 레벨이다.
동작도 4(S4)는 상기 제1 래치부(630)의 출력으로 상기 제1 지연 펄스 생성부(610)의 출력(PRB)이 로우 레벨일 때 셋 되어 하이 레벨을 유지하다가 상기 제1 펄스 생성부(620)의 출력(PRD)이 로우 레벨일 때 리셋 되어 로우 레벨을 유지한다.
동작도 6(S6)은 상기 제2 지연 펄스 생성부(640)의 출력(PFB)으로 상기 내부 폴링 클럭(IFCK)의 폴링 시점부터 상기 제2 시간(t2) 후부터 상기 제3 시간(t3) 간격 동안 로우 레벨이고 그 이후에는 하이 레벨이다.
동작도 7(S7)는 상기 제2 펄스 생성부(650)의 출력(PFD)으로 상기 내부 라이징 클럭의 폴링 시점부터 상기 제3 시간(t3) 간격 동안 로우 레벨이고 그 이후에는 하이 레벨이다.
동작도 8(S8)는 상기 제2 래치부(660)의 출력으로 상기 제2 지연 펄스 생성부(650)의 출력이 로우 레벨일 때 셋 되어 하이 레벨을 유지하다가 상기 제2 펄스 생성부(650)의 출력이 로우 레벨일 때 리셋 되어 로우 레벨을 유지한다.
상기 제1 지연 펄스 생성부(610)에 의해 출력한 제1 신호(PRB)와 상기 제1 펄스 생성부(620)의 출력 신호인 제2 신호(RPD)는 도시한 것과 같이, 상기 내부 라이징 클럭(IRCK)으로부터 제2 시간(t2) 지연후 상기 제3 시간(t3) 동안 로우 레벨인 펄스와 상기 내부 폴링 클럭(IFCK)으로부터 상기 제3 시간(t3) 동안 로우 레벨인 펄스를 나타낸다.
상기 제1 래치부(630)의 출력인 제1 내부 클럭 신호(CRCK)는 상기 제1 신호(PRB)가 로우 레벨인 시점에서 하이 레벨이고 상기 제2 신호(PRD)가 로우 레벨인 시점부터 다시 로우 레벨을 출력한다. 상기 내부 폴링 클럭(IFCK)이 폴링 되는 시점은 상기 내부 라이징 클럭(IRCK)이 라이징 되는 시점과 같으므로, 상기 제1 내부 클럭 신호(CRCK)는 상기 내부 라이징 클럭(IRCK)의 폴링 시점부터 상기 제2 시간(t2) 지연후에 하이 레벨이 되고, 상기 내부 라이징 클럭(IRCK)이 라이징 되는 시점에 로우 레벨이 되는 펄스로 상기 내부 라이징 클럭(IRCK) 신호에 비해 하이 레벨 구간이 상기 제2 지연(t2) 시간만큼 작은 신호임을 알 수 있다.
상기 제2 내부 클럭 신호(CFCK) 또한 이와 같은 원리가 적용되어, 상기 내부 폴링 클럭(IFCK)이 폴링 시점부터 상기 제2 시간(t2) 지연 후에 하이 레벨이 되고, 상기 내부 폴링 클럭(IFCK)의 라이징 시점부터 로우 레벨이 되는 상기 내부 폴링 클럭(IFCK) 신호에 비해 하이 레벨 구간이 상기 제2 시간(t2)만큼 작은 신호임을 알 수 있다.
이로 인해 도시한 것과 같이, 상기 클럭 조절 회로(600)는 상기 제1 내부 클럭 신호(CRCK)의 라이징 시점과 상기 제2 내부 클럭 신호(CFCK)의 폴링 시점이 오버랩 되지 않고, 상기 제1 내부 클럭 신호(CRCK)의 폴링 시점과 상기 제2 내부 클럭의 라이징 시점이 오버랩 되지 않는 신호를 출력한다.
또한, 상기 클럭 조절 회로(600)는 제1 내부 클럭 신호(CRCK)의 라이징 시점부터 상기 제2 내부 클럭 신호(CFCK)의 라이징 시점은 그대로 유지 됨으로써 상기 제1,제2 내부 클럭 신호(CRCK,CFCK)간의 듀티는 유지하면서 상기 제1,제2 내부 클럭 신호(CRCK,CFCK)의 라이징 시점과 폴링 시점이 오버랩 되지 않음을 알 수 있다.
도 5는 도 3에 도시한 제1,제2 지연 펄스 생성부(610,640)의 일 실시예를 나타내는 블록도이다.
도시한 것과 같이, 제1 지연 펄스 생성부(610)는 제1 지연부(612)와 제3 펄스 생성부(611)로 구성되고, 상기 제2 지연 펄스 생성부(640)는 제 2 지연부(642)와 제4 펄스 생성부(641)로 구성된다.
상기 제1 지연부(612)는 상기 내부 라이징 클럭(IRCK) 신호를 상기 제2 시 간(t2) 동안 지연시킨다. 상기 제1 지연부(612)는 상기 제2 시간(t2)의 딜레이를 갖는 지연 회로로 구성 가능할 것이다. 다수의 인버터와 캐패시터 및 저항에 의해 구현 가능하다.
상기 제3 펄스 생성부(611)는 상기 제1 지연부(612)의 출력이 폴링 에지 시점부터 상기 제3 시간(t3) 간격의 로우 레벨의 펄스를 출력한다. 상기 제3 펄스 생성부(611)는 상기 제1 펄스 생성부(620)의 구성과 같이 일반적인 지연 회로와 로직 게이트에 의해 구현 가능하다.
또한, 상기 제 2 지연부(642)와 상기 제4 펄스 생성부(641)의 구성 및 기능 또한 상기 제1 지연부(612)와 상기 제3 펄스 생성부(611)의 구성 및 기능과 같으나 입력 신호로 상기 내부 폴링 클럭 신호(IFCK)를 입력 받아 구성한다는 점에서 다르다.
또한, 도시하지 않았지만 상기 제1 지연 펄스 발생부(610)는 상기 제1 지연부(612)와 상기 제3 펄스 발생부(611)의 배치를 다르게 하는 구성 또한 가능하다. 즉, 도 5에 도시한 상기 제1 지연 펄스 발생부(610)는 상기 제1 지연부(612)의 출력을 상기 제3 펄스 발생부(611)에서 입력 받는 구성이나 상기 제3 펄스 발생부(611)의 출력 신호를 상기 제1 지연부(612)에서 입력 받아 출력하는 구성 또한 가능하다.
도 6은 도 3에 도시한 제1,제2 펄스 생성부(620,650) 및 도 5에 도시한 제3,제4 펄스 생성부(611,641)의 일 실시예인 블록도이다.
도시한 것과 같이, 제1 펄스 생성부(620)는 상기 제1 지연부(612)의 출력을 상기 제3 시간(t3)동안 지연시키는 제 3 지연부(621), 상기 제1 지연부(612)의 출력을 반전시키는 인버터 및 상기 제 3 지연부(621)의 출력과 상기 인버터의 출력을 입력 받아 연산하는 낸드 게이트로 구성된다.
상기 제 3 지연부(621)는 상기 제1 지연부(612)의 출력을 제3 시간(t3)동안 지연시키며 일반적인 지연 회로로 구현 가능하다.
도시한 것과 같이, 상기 제2,제3,제4 펄스 생성부(650,611,641)의 구성 또한 상기 제1 펄스 생성부(611)의 구성과 같으며 다만 도시한 것과 같이 입력 신호의 차이가 있다.
도 7은 도 3에 도시한 제1,제2 래치부(630,660)의 상세 회로도이다.
도시한 것과 같이, 상기 제1 래치부(630)는 상기 제1 지연 펄스 생성부(610)의 출력과 제2 낸드 게이트(ND2)의 출력을 입력 받아 연산하여 출력하는 제1 낸드 게이트(ND1) 및 상기 제1 낸드 게이트(ND1)의 출력과 상기 제1 펄스 생성부(620)의 출력을 입력 받아 연산하는 제2 낸드 게이트(ND2)로 구성된다.
즉, 상기 제1 낸드 게이트(ND1)의 입력 신호인 상기 제1 지연 펄스 생성부(610)의 출력이 로우 레벨이 되면 상기 제1 낸드 게이트(ND1)의 출력은 하이 레벨이 되고, 상기 제2 낸드 게이트(ND2)의 입력 신호인 상기 제1 펄스 생성부(620)의 출력이 로우 레벨이 되면 상기 제1 낸드 게이트(ND1)의 출력은 로우 레벨이 된다.
상기 제2 래치부(660)의 구성 또한 상기 제1 래치부(630)와 같이 낸드 게이트에 의해 구성된다. 다만, 상기 제2 래치부(660)의 입력 신호는 상기 제2 지연 펄 스 생성부(640)의 출력과 상기 제2 펄스 생성부(650)의 출력이다. 따라서, 상기 제1,제2 래치부(630,660)의 출력은 상기 제1,제2 지연 펄스 생성부(610,640)의 출력이 로우 레벨일 때 하이 레벨을 출력하고, 상기 제1,제2 펄스 생성부(620,650)의 출력이 로우 레벨일 때 로우 레벨을 출력한다.
본 발명인 클럭 조절 회로는 상기 디엘엘 회로의 출력 신호인 내부 라이징/폴링 클럭(IRCK/IFCK)을 입력 받아 상기 제1,제2 내부 클럭 신호(CRCK/CFCK)를 생성하는 것으로 설명하였으나 , 일반적인 클럭 신호를 입력 받아 클럭 신호(CLK)와 상기 클럭 반전 신호(CLKB)의 라이징 시점과 폴링 시점을 오버랩 되지 않게 하는 경우에는 모두 적용이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 클럭 조절 회로는 내부 클럭 신호간의 듀티는 유지하면서 라이징 클럭의 폴링과 폴링 클럭의 라이징이 서로 오버랩 되지 않도록 조정하여 데이 터 출력 버퍼에서 발생하는 노이즈 및 전류를 감소시킬 수 있는 효과가 있다.

Claims (13)

  1. 제1 입력 클럭의 폴링 에지 시점부터 제2 시간 지연 후에 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제1 지연 펄스 생성부, 제2 입력 클럭의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제1 펄스 생성부 및 상기 제1 지연 펄스 생성부의 출력과 상기 제1 펄스 생성부의 출력을 입력받아, 상기 제1 입력 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 상기 제2 입력 클럭의 폴링 에지 시점까지 상기 제 1 입력 클럭의 하이 레벨의 펄스 폭에 비해 상기 제2 시간 짧은 하이 레벨의 펄스 폭을 가진 제1 내부 클럭 신호를 생성하는 제1 래치부를 포함하는 제1 신호 생성부; 및
    상기 제2 입력 클럭의 폴링 에지 시점부터 상기 제2 시간 지연 후에 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제2 지연 펄스 생성부, 상기 제1 입력 클럭의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제2 펄스 생성부 및 상기 제2 지연 펄스 생성부의 출력과 상기 제2 펄스 생성부의 출력을 입력받아, 상기 제2 입력 클럭의 라이징 에지 시점부터 상기 제1 시간 지연 후에 인에이블되어 상기 제1 입력 클럭의 폴링 에지 시점까지 상기 제2 입력 클럭의 하이 레벨의 펄스 폭에 비해 상기 제2 시간 짧은 하이 레벨의 펄스폭을 가진 제 2 내부 클럭 신호를 출력하는 제2 래치부를 포함하는 제2 신호 생성부;
    를 포함하는 클럭 조절 회로.
  2. 제 1 항에 있어서,
    상기 제3 시간 간격은, 상기 제1 입력 클럭의 로우 레벨 펄스인 구간에 비해 적은 구간이며, 상기 제2 시간은 상기 제1 시간에 비해 상기 제1 입력 클럭의 하이 레벨 펄스인 구간만큼 적은 것을 특징으로 하는 클럭 조절 회로.
  3. 제 1 항에 있어서,
    상기 제1 지연 펄스 생성부는,
    상기 제1 입력 클럭을 상기 제2 시간 동안 지연시키는 제1 지연부; 및
    상기 제1 지연부의 출력 신호의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제3 펄스 생성부로 구성되고,
    상기 제2 지연 펄스 생성부는,
    상기 제2 입력 클럭을 상기 제2 시간 동안 지연시키는 제 2 지연부; 및
    상기 제 2 지연부의 출력 신호의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제4 펄스 생성부로 구성된 것을 특징으로 하는 클럭 조절 회로.
  4. 제 1 항에 있어서,
    상기 제1 지연 펄스 생성부는,
    상기 제1 입력 클럭의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제3 펄스 생성부; 및
    상기 제3 펄스 생성부의 출력을 상기 제2 시간 동안 지연시키는 제1 지연부이고,
    상기 제2 지연 펄스 생성부는,
    상기 제2 입력 클럭의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제4 펄스 생성부; 및
    상기 제4 펄스 생성부의 출력을 상기 제2 시간 동안 지연시키는 제 2 지연부로 구성된 것을 특징으로 하는 클럭 조절 회로.
  5. 제 1 항에 있어서,
    상기 제1 입력 클럭은 상기 제2 입력 클럭의 반전 신호인 것을 특징으로 하는 클럭 조절 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제1,제2 입력 클럭은 디엘엘 회로의 출력 신호인 디엘엘 클럭 신호인 것을 특징으로 하는 클럭 조절 회로.
  7. 외부 클럭 신호에 따라 디엘엘 클럭 신호를 출력하는 디엘엘 회로;
    상기 디엘엘 클럭 신호의 폴링 에지 시점부터 제2 시간 지연 후에 제3 시간 간격의 로우 레벨의 펄스를 출력하는 지연 펄스 생성부, 상기 디엘엘 클럭의 반전 신호의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 펄스 생성부 및 상기 디엘엘 클럭의 라이징 에지 시점부터 제1 시간 지연 후에 인에이블되어 상기 디엘엘 클럭의 반전 신호의 폴링 에지 시점까지 상기 디엘엘 클럭의 펄스 폭에 비해 상기 제2 시간 짧은 펄스폭을 가진 내부 클럭 신호를 출력하는 래치부를 포함하는 신호 생성부; 및
    상기 내부 클럭 신호를 입력받아 버퍼링하여 외부로 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제3 시간 간격은, 상기 디엘엘 클럭 신호의 로우 레벨의 펄스인 구간보다 적으며,상기 제2 시간은 상기 제1 시간에 비해 상기 디엘엘 클럭 신호의 하이 레벨 펄스인 구간만큼 적은 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 지연 펄스 생성부는,
    상기 디엘엘 클럭 신호를 상기 제2 시간 동안 지연시키는 제1 지연부; 및
    상기 제1 지연부의 출력 신호의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제1 펄스 생성부로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 펄스 생성부는,
    상기 디엘엘 클럭의 폴링 에지 시점부터 상기 제3 시간 간격의 로우 레벨의 펄스를 출력하는 제1 펄스 생성부; 및
    상기 제1 펄스 생성부의 출력을 상기 제2 시간 동안 지연시키는 제1 지연부로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제1 래치부는,
    상기 제1 지연 펄스 생성부의 출력과 상기 제1 펄스 생성부의 출력을 입력받아, 상기 제1 지연 펄스 생성부의 출력이 로우 레벨인 시점부터 셋되어 하이 레벨의 상기 제1 내부 클럭 신호를 출력하고, 상기 제1 펄스 생성부의 출력이 로우 레벨인 시점부터 리셋되어 로우 레벨의 상기 제1 내부 클럭 신호를 출력하는 것을 특징으로 하는 클럭 조절 회로.
  12. 제 1 항에 있어서,
    상기 제 2 래치부는, 상기 제2 지연 펄스 생성부의 출력과 상기 제2 펄스 생성부의 출력을 입력받아, 상기 제2 지연 펄스 생성부의 출력이 로우 레벨인 시점부터 셋되어 하이 레벨의 상기 제2 내부 클럭 신호를 출력하고, 상기 제2 펄스 생성부의 출력이 로우 레벨인 시점부터 리셋되어 로우 레벨의 상기 제2 내부 클럭 신호를 출력하는 것을 특징으로 하는 클럭 조절 회로.
  13. 제 7 항에 있어서,
    상기 래치부는, 상기 제1 지연 펄스 생성부의 출력과 상기 제1 펄스 생성부의 출력을 입력받아, 상기 제1 지연 펄스 생성부의 출력이 로우 레벨인 시점부터 셋되어 하이 레벨의 상기 내부 클럭 신호를 출력하고, 상기 제1 펄스 생성부의 출력이 로우 레벨인 시점부터 리셋되어 로우 레벨의 상기 내부 클럭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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