KR100853465B1 - 내부리드신호 생성회로와 이를 포함하는 반도체 메모리장치 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 고주파 환경에서 반도체 메모리 장치의 입력신호의 셋업/홀드타임의 마진을 확보하는 반도체 메모리 장치에 관한 것으로, 이를 위해 본 발명은, 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 지연시키는 제1 지연수단, 상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단, 상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단, 상기 입력신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며, 상기 제2 지연수단의 지연량은 상기 출력부의 출력신호의 라이징 에지가 서로 상기 클럭신호의 주기를 갖도록 하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

셋업/홀드타임, 플립플롭회로, 지연회로, 인버터, 낸드게이트

Description

내부리드신호 생성회로와 이를 포함하는 반도체 메모리 장치{INTERNAL READ SIGNAL GENERATOR AND SEMICONDUCTOR MEMORY DEVICE COMPRISING THE SAME}

도 1은 일반적인 버스트랭스8용 내부리드신호 생성회로를 나타낸 블록도.

도 2a 및 도 2b는 도 1의 내부리드신호 생성회로의 타이밍다이어그램.

도 3a 및 도 3b는 본 발명의 일실시예에 따른 입력신호의 셋업/홀드타임 마진을 확보하기 위한 신호생성회로를 설명하기 위한 개념도.

도 4는 본 발명의 일실시예에 따른 버스트랭스8용 내부리드신호 생성회로.

도 5는 도 4의 내부리드신호 생성회로의 타이밍다이어그램.

* 도면의 주요부분에 대한 부호의 설명 *

201 : 제1 플립플롭회로 202 : 제2 플립플롭회로

203 : 제1 지연회로 204 : 제2 지연회로

205 : 출력부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력신호의 셋업/홀드타임의 마진을 확보하는 내부리드신호 생성기 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.

외부 리드커맨드에 의해 생성되는 내부리드신호는 클럭의 라이징에 동기되어 발생하며, 이 내부리드신호는 해당하는 리드데이터가 출력버퍼를 거쳐 외부로 전달되도록 유도한다.

이와 같은 내부리드신호는 실제 메모리의 버스트랭스(burst length) 콘트롤에 따라 동작이 달라진다. 예를 들어, 버스트랭스가 4이면 리드커맨드에 의해 생성되는 최초의 내부리드신호만을 사용하면 되지만, 버스트랭스가 8이면 최초의 내부리드신호가 한 주기 더 존재하는 새로운 내부리드신호가 필요하게 된다. 여기서 버스트랭스란 동기식 메모리장치의 동작방법 중의 하나로서, 하나의 어드레스가 입력되면 연속해서 출력되는 데이터의 수를 말한다

도 1은 일반적인 버스트랭스8용 내부리드신호 생성회로를 나타낸 블록도이다.

도 1을 참조하면, 내부리드신호(casprd6d) 생성회로는 두 개의 플립플롭회로(101, 102, DFFA, DFFB)와 지연회로(103, DELAY1) 및 출력부(104)를 구비한다.

더욱 자세하게 설명하면, 리드카스소스신호(casprd6)를 반전시키는 제1 인버터(INV1), 카스클럭(casp4)을 콘트롤신호로 제1 인버터(INV1)의 출력신호인 리드카스소스바신호(casprd6b)를 전달하는 제1 플립플롭회로(101), 카스클럭(casp4)을 콘 트롤신호로 제1 플립플롭회로(101)의 출력신호(DFFAOUTsig)를 전달하는 제2 플립플롭회로(102), 제2 플립폴릅회로(102)의 출력신호(DFFBOUTsig)를 지연시키는 지연회로(103), 리드카스소스바신호(casprd6b)와 지연회로(103)의 출력신호를 입력으로 하는 출력부(104)의 제1 낸드게이트(NAND1)를 구비하는 것이다.

도 2a 및 도 2b는 도 1의 내부리드신호 생성회로의 타이밍다이어그램이다.

우선 도 2a를 참조하면, 클럭(clk)에 동기되어 리드데이터(RD)가 메모리셀(memory cell)로 부터 리드(read)되고, 이에 따라 리드카스소스신호(casprd6)가 활성화된다.

그리고, 클럭(clk)을 일정시간 지연시켜 생성한 카스클럭(casp4)을 콘트롤신호로 하는 제1 플립플롭(101)에서 리드카스소스바신호(casprd6b)를 전달한다.

이때, 카스클럭(casp4)과 리드카스소스바신호(casprd6b)는 특정 클럭(clk)의 라이징엣지를 기준으로 일정한 지연시간차(dt)를 갖게된다.

그리고, 카스클럭(casp4)의 두 번째 라이징엣지인 r1에서 리드카스소스바신호(casprd6b)가 제1 플립플롭회로(101)에 의해 래치(latch)되어 한 클럭(clk) 시프트(shift)되어 출력(DFFAOUTsig)된다. 마찬가지로, 제2 플립플롭회로(102)에서 상기 DFFAOUTsig를 한 클럭(clk) 시프트시켜 출력(DFFBOUTsig)된다.

그리고, DFFAOUTsig와 DFFBOUTsig가 정확히 2*tck{클럭(clk)의 한주기} 차이나게 하기 위하여 지연회로(103)에서 매칭 딜레이(matching delay)값을 조정해준다.

결과적으로 버스트랭스가 8인 내부리드신호(casprd6d)가 생성된다.

그러나, 반도체 메모리 장치가 점차적으로 고주파화됨에 따라 오동작이 일어나게 되는데, 도 2b를 참조하면, 상기 지연시간차(dt)가 클럭(clk)의 한주기(tck)보다 클 경우, DFFAOUTsig가 카스클럭(casp4)의 두 번째 라이징에지인 r1에서 발생하지 못하고, r2에서 발생하게 된다. 따라서, 원하는 지연시간에 DFFAOUTsig가 생성되지 못하고, 최종 출력신호인 내부리드신호(casprd6d)가 정상적으로 생성되지 못하는 문제점이 발생된다.

결과적으로, 도 1과 같은 내부리드신호 생성회로는 클럭(clk)의 한주기(tck)가 상기 지연시간차(dt)보다 큰 경우인 저주파에서만 동작이 가능하여, 현재의 반도체 메모리 장치의 흐름인 고주파 동작에 반하는 경우가 된다.

그리고, 이와 같은 지연시간차(dt)에 의해 발생하는 오동작은 내부리드신호 생성회로에 국한되는 것이 아니라, 위와같은 지연시간차(dt)가 발생하는 신호생성회로에서도 발생될 수 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고주파 환경에서 입력신호의 셋업/홀드타임의 마진을 확보하는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.

그리고, 고주파 환경에서 내부리드신호의 셋업/홀드타임의 마진을 확보하는 내부리드신호 생성회로를 제공하는 것을 제2 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 지연시키는 제1 지연수단, 상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단, 상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단, 상기 입력신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며, 상기 제2 지연수단의 지연량은 상기 출력부의 출력신호의 라이징 에지가 서로 상기 클럭신호의 주기를 갖도록 하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

그리고, 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 지연시키는 제1 지연수단, 상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단, 상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단을 포함하는 반도체 메모리 장치를 제공한다.

또한, 버스트랭스 8용 내부리드신호 생성회로에 있어서, 내부리드신호의 셋업/홀드타임의 마진을 확보하기 위해 내부클럭신호를 일정 지연시키는 제1 지연수단, 상기 제1 지연수단의 출력클럭에 동기되어 상기 내부리드신호를 전달하는 플립플롭부, 상기 제2 플립플롭의 출력신호를 지연시키기 위한 제2 지연수단, 상기 내부리드신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며, 상기 제2 지연수단의 지연량은 상기 출력부의 출력신호의 라이징 에지가 서로 상기 내부클럭신호의 주기를 갖도록 하는 것을 특징으로 하는 내부리드신호 생성회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 및 도 3b는 본 발명의 일실시예에 따른 입력신호의 셋업/홀드타임 마진을 확보하기 위한 신호생성회로를 설명하기 위한 개념도이다.

우선, 도 3a를 참조하면, 입력신호의 셋업/홀드타임 마진을 확보하기 위한 신호생성회로는, 입력신호(INSIG1)의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호(CLK1)를 일정 지연시키는 제1 지연회로(301), 제1 지연회로(301)의 출력클럭에 동기되어 입력신호(INSIG1)를 전달하는 신호전달회로(302), 신호전달회로(302)의 출력신호를 지연시키기 위한 제2 지연회로(303), 입력신호(INSIG1)와 제2 지연회로(303)의 출력신호를 조합하여 출력(OUTSIG1)하는 출력회로(304)를 구비한다.

이때, 제2 지연회로(303)의 지연량은 출력회로(304)의 출력신호(OUTSIG1)의 라이징 에지가 서로 클럭신호(CLK1)의 주기를 갖도록 하는 것이 바람직하다. 그리고, 제2 지연회로(303)는 제1 지연회로(301)가 추가됨으로 인한 추가지연을 보상한다.

그리고, 신호전달회로(302)는 적어도 두 개의 플립플롭회로이고, 출력회로(304)는 입력신호(INSIG)와 제2 지연회로(303)의 출력신호를 입력으로 하는 낸드게이트로 구현할 수 있다.

다음으로, 도 3b는 입력신호(INSIG2)의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호(CLK2)를 일정 지연시키는 제3 지연회로(305), 제3 지연회로(305)의 출 력클럭에 동기되어 입력신호(INSIG2)를 전달하는 제2 신호전달회로(306), 제2 신호전달회로(306)의 출력신호를 지연시키기 위한 제4 지연회로(307), 제4 지연회로(307)의 출력신호를 반전시켜 출력하는 제2 출력회로(308)를 구비한다.

여기서, 제2 신호전달회로(306)는 적어도 두 개의 플립플롭회로인 것이 바람직하다.

그리고, 그리고, 제4 지연회로(307)는 제3 지연회로(305)가 추가됨으로 인한 추가지연을 보상한다.

여기서, 본 발명의 중점은 반도체 메모리 장치의 고주파 환경에 따라 상기 지연시간차(dt)가 클럭신호(CLK1, CLK2)의 한주기(tck)보다 큰 것(전달지연으로 인한 입력신호(INSIG1, INSIG2)의 셋업/홀드타임 마진을 고려)을 보정하기 위해, 클럭신호(CLK1, CLK2)를 일정시간 지연시킨다.

이와 같은 신호생성회로(도 3a)를 버스트랭스8용 내부리드신호 생성회로에 적용했을 경우를 나타낸 것이 도 4이다.

도 4는 본 발명의 일실시예에 따른 버스트랭스8용 내부리드신호 생성회로를 나타낸 블록도이다.

도 4를 참조하면, 리드카스소스신호(casprd6)를 반전시키는 제2 인버터(INV2), 카스클럭(casp4)을 지연시키는 제1 지연회로(203), 지연카스클럭(casp4d)을 콘트롤신호로 리드카스소스바신호(casprd6b)를 전달하는 제1 플립플롭회로(201, DFFC), 지연카스클럭(casp4d)을 콘트롤신호로 DFFCOUTsig를 전달하는 제2 플립플롭회로(202, DFFD), DFFDOUTsig를 지연시키는 제2 지연회로(204), 제2 지연회로(204)의 출력신호와 리드카스소스바신호(casprd6b)를 입력으로 하는 출력부(205)를 구비한다. 이때, 출력부(205)는 낸드게이트(NAND2)로 구현할 수 있다.

그리고, 제2 지연회로(204)는 제1 지연회로(203)가 추가됨으로 인한 추가지연을 보상한다.

본 발명의 일실시예에 따른 내부리드신호(casrd6d) 생성회로는 반도체 메모리 장치의 고주파 환경에 따라 상기 지연시간차(dt)가 클럭(clk)의 한주기(tck)보다 큰 것을 보정하기 위해, 카스클럭(casp4)을 일정시간 지연시킨다. 여기서, 지연시간차(dt)가 클럭(clk)의 한주기(tck)보다 큰 것의 의미는 리드카스소스바신호(casprd6b)의 셋업/홀드타임의 마진을 확보하기 위한 것으로써, 도면에서는 한 주기(tck)를 넘어선 것으로 도시되어 있으나, 셋업/홀드타임을 고려해보면 한주기(tck) 미만일 수도 있다.

정래해보면, 카스클럭(casp4)을 일정지연시키게 되면, 지연시간차(dt)가 줄게 되어 지연카스클럭(casp4d)의 r1'에서 DFFCOUTsig가 활성화되어 종래의 문제점을 해결하는 것이다.

이는 도 5를 참조하면 더욱 명확해 지는 것으로써, 도 5는 도 4의 내부리드신호 생성회로의 타이밍다이어그램이다.

도 5를 참조하면, 반도체 메모리 장치의 고주파 환경에 따라 지연시간차(dt)가 클럭(clk)의 한주기(tck)보다 큰 볼 수 있다.

이러한 상태에서 카스클럭(casp4)을 지연시키면, 지연카스클럭(casp4d)의 라이징엣지와 리드카스소스신호(casprd6)간의 지연시간차(dt)가 클럭(clk)의 한주 기(tck)보다 줄어든다. 따라서, 정상적인 DFFCOUTsig와 DFFDOUTsig를 얻을수 있고, 결과적으로 원하는 내부리드신호(casprd6d)를 생성할수 있게 된다.

정리해보면, 종래의 반도체 메모리 장치의 고주파 환경으로 인해 상기 지연시간차(dt)가 클럭(clk)의 한주기(tck)보다 커서{리드카스소스바신호(casprd6b)의 셋업/홀드타임 마진 고려} 정상적인 버스트랭스8용 내부리드신호(casprd6d)를 생성치 못하던 문제점을, 본 발명에서는 상기 지연시간차(dt)를 일정시간 지연시켜 클럭(clk)의 한주기(tck)보다 작거나 같게 만들어 정상적인 버스트랭스8용 내부리드신호(casprd6d)를 생성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.

이상에서 살펴본 바와 같이, 본 발명은 고주파 환경에서 입력신호의 셋업/홀드타임의 마진을 확보하여 버스트랭스 8용 내부리드신호 생성시 내부리드신호 생성기의 오동작을 방지한다.

따라서, 반도체 메모리 장치의 고속 동작시 안정성 및 신뢰성을 확보할 수 있는 효과를 얻을 수 있다.

Claims (9)

1. 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 시간만큼 지연시키는 제1 지연수단;

   상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단;

   상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단; 및

   상기 입력신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며,

   상기 제2 지연수단의 지연량은 상기 클럭신호의 주기인 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 전달수단은 적어도 두 개의 직렬연결된 플립플롭회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서,

   상기 출력부는 상기 입력신호와 상기 제2 지연수단의 출력신호를 입력으로 하는 제1 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
4. 버스트랭스 8을 지원하는 반도체 메모리 장치에 사용하는 내부리드신호 생성회로에 있어서,

   내부리드신호의 셋업/홀드타임의 마진을 확보하기 위해 내부클럭신호를 일정 시간만큼 지연시키는 제1 지연수단;

   상기 제1 지연수단의 출력클럭에 동기되어 상기 내부리드신호를 전달하는 플립플롭부;

   상기 플립플롭부의 출력신호를 지연시키기 위한 제2 지연수단; 및

   상기 내부리드신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며,

   상기 제2 지연수단의 지연량은 상기 내부클럭신호의 주기인 것을 특징으로 하는 내부리드신호 생성회로.
5. 제4항에 있어서,

   상기 플립플롭부는 적어도 두 개의 직렬연결된 플립플롭회로를 구비하는 것을 특징으로 하는 내부리드신호 생성회로.
6. 제4항에 있어서,

   상기 출력부는 상기 내부리드신호와 상기 제2 지연수단의 출력신호를 입력으로 하는 낸드게이트를 구비하는 것을 특징으로 하는 내부리드신호 생성회로.
7. 삭제
8. 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 시간만큼 지연시키는 제1 지연수단;

   상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단;

   상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단; 및

   상기 제2 지연수단의 출력신호를 입력하여 내부리드신호로 출력하는 출력부

   를 구비하는 반도체 메모리 장치.
9. 제8항에 있어서,

   상기 전달수단은 적어도 두 개의 직렬연결된 플립플롭회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

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