KR100737199B1

KR100737199B1 - 반도체장치

Info

Publication number: KR100737199B1
Application number: KR1020000061211A
Authority: KR
Inventors: 소노다다까히로; 사까따다께시; 모리따사다유끼; 나까고메요시노부; 다도꼬로하루꼬; 나가시마오사무
Original assignee: 엘피다 메모리, 아이엔씨.
Priority date: 1999-10-19
Filing date: 2000-10-18
Publication date: 2007-07-10
Also published as: US20020118575A1; KR20010060157A; US6407963B1; US6680869B2

Abstract

본 발명은 DQS 그릿지 내성의 향상과 사용성이 좋은 DDR 구성의 반도체 기억장치를 제공하기 위한 것으로, 클럭신호에 동기하여 내부회로의 동작이 제어되는 다이나믹형 RAM에 있어서, 기입동작시에 입력되는 제2 클럭신호를 사용하고, 그에 대응하여 시리얼로 입력된 복수의 기입데이터를 순차로 복수로 구성되는 제1 래치회로에 읽어들여, 상기 제1 래치회로에 읽어들여진 기입 데이터를 상기 제1 클럭신호를 사용하여 제2 래치회로에 읽어들여 입출력 데이터 버스에 전달하는 입력회로를 구비하고, 상기 제1 클럭신호와 제2 클럭신호의 논리에 의하여 상기 제2 클럭신호의 종료시에 발생하는 노이즈에 대하여 마스크를 하는 논리회로를 설치하여 제3 클럭신호를 형성하고, 적어도 상기 제2 래치회로의 입력에 상기 기입데이터를 출력하는 제1 래치회로에 공급한다.

DQS 그릿지, 래치회로, 기입, 뱅크 셀렉트회로, 모드 레지스터, DLL

Description

반도체장치{A SEMICONDUCTOR DEVICE}

도 1은 본 발명에 의한 데이터 입력회로와 그 클럭생성회로의 일실시예를 도시한 회로도이다.

도 2는 상기 데이터 입력회로의 동작의 일례를 설명하기 위한 타이밍도이다.

도 3은 상기 데이터 입력회로의 동작의 다른 일례를 설명하기 위한 타이밍도이다.

도 4는 본 발명에 의한 데이터 입력회로와 그 클럭생성회로의 다른 일실시예를 도시한 회로도이다.

도 5는 본 발명에 의한 데이터 입력회로와 그 클럭생성회로의 다른 일실시예를 도시한 회로도이다.

도 6은 본 발명에 의한 데이터 입력회로와 그 클럭생성회로의 또 다른 실시예를 도시한 회로도이다.

도 7은 본 발명에 의한 다이나믹형 RAM의 일실시예를 도시한 블록도이다.

도 8은 DDR SDRAM의 동작을 기입동작을 설명하기 위한 타이밍도이다.

도 9는 본 발명에 앞서서 검토된 데이터 입력회로의 회로도이다.

도 10은 도9의 데이터 입력회로의 동작을 설명하기 위한 타이밍도이다.

<도면의 주요부분에 대한 부호의 설명>

C1~C6 : 클럭 인버터 회로

N1~N5 : 인버터 회로

G1~G4 : 낸드 게이트 회로

Delay : 지연회로

FF1~FF3 : 플립플롭회로

200A~D : 메모리 어레이

201A~D : 로우디코더

202A~D : 센스앰프

203A~D : 컬럼디코더

204 : 어드레스 버퍼

205 : 로우 어드레스 버퍼

206 : 컬럼 어드레스 버퍼

207 : 컬럼 어드레스 카운터

208 : 리프레시 카운터

209 : 컨트롤 회로

210 : 데이터 입력회로

211 : 데이터 출력회로

212 : 뱅크 셀렉트회로

213 : 모드 레지스터

214 : DLL

215 : DQS 버퍼

본 발명은 반도체 기억장치에 관한 것으로 특히 DDR 구성의 싱크로너스 다이나믹형 RAM(랜덤 액서스 메모리)에 있어서의 데이터 입력회로에 이용하기에 유효한 기술에 관한 것이다.

DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)에 있어서의 데이터 입력계의 사양에서는 SDRAM 전체의 타이밍을 제어하는 클럭신호 CLK가 아니라 도 8에 도시한 바와 같이 데이터 스트로브 신호 DQS의 에지에 동기하여 기입용 데이터가 입력된다. 즉, 클럭신호 CLK의 상승 타이밍으로 기입 명령(WRITE)이 입력되면, 상기 DQS는 하이 임피던스 상태로부터 일단, 기간 tWPRE 동안 로우 레벨로 된다(PREAMBLE).

그 후에 상기 기입 명령에 대응한 클럭 CLK로부터 시간 tDQSS로 규정되는 타이밍으로 로우레벨로부터 하이레벨로 변화하는 데이터 스트로브신호 DQS가 입력되고, 이 신호 DSQ의 로우레벨로부터 하이레벨 및 하이레벨로부터 로우레벨로의 변화에 대응하여 셋업/홀드시간(tQDQSS/tQDQSH)이 확보된 입력데이터 D0~D4등이 입력된다. 상기 시간 tDQSS는 0.75tCK~1.25tCK의 폭으로 규정되어 있다. 원하는 데이터길이 만큼(동도에서는 D0~D3)의 입력데이터(DIN)가 입력되면 상기 클럭신호 DQS는 시간 tWPST 동안 로우레벨로 되어(POSTAMBLE), 다시 하이 임피던스 상태로 복귀한다.

본 발명자등은 본 발명에 앞서서 상기 데이터 입력계의 사양에 대응하여 도 9에 도시한 바와 같은 입력회로를 개발하였다. 이 회로는 상기 클럭신호 DQS에 의하여 동작하는 쓰로우 래치회로를 조합하여 3단의 시프트 레지스터와 2단의 시프트 레지스터를 구성하고, 데이터 D0과 D2는 클럭신호 DQS의 상승 에지에 동기하여 상기 3단 시프트 레지스터로 전송하고, 데이터 D1과 D3은 클럭신호 DQS의 하강 에지에 동기하여 상기 2단 시프트 레지스터로 전송하며, 2계통 입력데이터(DIN1)와 입력데이터(DIN2)로 패러렐 변환하여 클럭신호 CLK로 입력신호를 끌어들이는 한 쌍의 래치회로에 입력시켜 DQS-CLK 사이에서의 타이밍의 전환을 행하고, 이러한 클럭신호 CLK에 동기하여 메모리어레이의 선택된 메모리셀에 기입동작을 행하게 한다.

그러나, 상기한 입력회로에 있어서는 다음과 같은 문제가 발생하는 것이 판명되었다. 즉, 도 10에 도시한 바와 같이 상기 기입 명령에 대응한 클럭 CLK로부터 규정되는 시간 tDQSS가 0.75tCK와 같이 짧을 때 원하는 데이터 길이 만큼의 데이터가 입력되었을 때, 클럭신호 CLK에 동기하여 형성되는 클럭신호 DICLK가 도래하기 전에 상기 클럭신호 DQS가 하이 임피던스 상태로 복귀하고, 상기 클럭신호 DQS가 입력되는 입력단자가 하이 임피던스로 복귀할 때에 있어서, 상기 클럭신호 DQS를 형성하고 있는 출력회로에 있어서 그릿지로 불려지는 노이즈를 발생시켜 버릴 가능성이 있고, 이러한 노이즈를 입력회로에서는 클럭신호 DQS로 간주하여 시프트 클럭을 발생시켜 상기 시프트 레지스터에 대하여 1비트의 시프트 동작을 행하게 해 버린다. 이 시프트 동작에 의하여 본래 유지해야만 할 데이터가 소멸하여 늦게 탑재하는 상기 클럭신호 DICLK에 의한 타이밍에서는 무효 데이터(INVALID)를 기입데이 터로서 읽어들여 버린다는 문제가 발생한다는 것이 판명되었다.

따라서, 본 발명의 목적은 DQS 그릿지 내성 향상을 도모한 반도체 기억장치를 제공하는 데에 있다. 또한, 본 발명의 다른 목적은 사용성이 좋은 DDR 구성의 반도체 기억장치를 제공하는 데에 있다. 본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

클럭신호에 동기하여 내부회로의 동작이 제어되는 다이나믹형 RAM에 있어서, 기입동작시에 입력되는 제2 클럭신호를 사용하고, 그에 대응하여 시리얼로 입력된 복수의 기입데이터를 순차적으로 복수로 구성되는 제1 래치회로에 읽어들여, 상기 제1 래치회로에 읽어들인 기입데이터를 상기 제1 클럭신호를 사용하여 제2 래치회로에 읽어들여 입출력 데이터 버스에 전달하는 입력회로를 구비하고, 상기 제1 클럭신호와 제2 클럭신호의 논리에 의하여 상기 제2 클럭신호의 종료시에 발생하는 노이즈에 대하여 마스크를 하는 논리회로를 설치하여 제3 클럭신호를 형성하여, 적어도 상기 제2 래치회로의 입력에 상기 기입데이터를 출력하는 제1 래치회로에 공급한다.

도 7에는 본 발명에 의한 다이나믹형 RAM의 일실시예의 블록도가 도시되어 있다. 본 실시예에 있어서의 다이나믹형 RAM은 DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory : 이하 DDR SDRAM이라 한다) 용이다. 본 실시예의 DDR SDRAM은 특히 제한되지 않으나 4개의 메모리 뱅크에 대응하여 4개의 메모리 어레이 200A~200D가 설치된다. 4개의 메모리뱅크 0~3에 각각 대응된 메모리어레이 200A~200D는 매트릭스 배치된 다이나믹형 메모리셀을 구비하여 도에 도시되어 있는 바와 같이, 동일열로 배치된 메모리셀의 선택단자는 각 열의 워드선(미도시)에 결합되고, 동일행으로 배치된 메모리셀의 데이터 입출력단자는 각 행의 상보 데이터선(미도시)에 결합된다.

상기 메모리 어레이(200A)의 미도시한 워드선은 로우디코더(ROW DEC)(201A)에 의한 로우 어드레스 신호의 디코드 결과에 따라 하나가 선택레벨로 구동된다. 메모리 어레이(200A)의 미도시한 상보데이터선은 센스앰프(SENSE AMP)(202A) 및 컬럼디코더(COLUMN DEC)(203A)의 I/O 선에 결합된다. 센스앰프(202A)는 메모리셀로부터의 데이터 판독에 따라 각각의 상보 데이터선에 나타나는 미소전위차를 검출하여 증폭하는 증폭회로이다. 그에 있어서의 컬럼선택회로(203A)는 상기 상보데이터선을 각각 선택하여 상보 I/O 선에 도통시키기 위한 스위치 회로를 포함한다. 컬럼 스위치회로는 컬럼 디코더(203A)에 의한 컬럼 어드레스 신호의 디코드 결과에 따라 선택동작된다.

메모리어레이(200B) 내지 (200D)도 마찬가지로 로우디코더(201B~D), 센스앰프(203B~D) 및 컬럼선택회로(203B~D)가 설치된다. 상기 상보 I/O 선은 각 메모리뱅크에 대하여 공통화되어 기입 버퍼를 갖는 데이터 입력회로(DIN BUFFER)(210)의 출력단자 및 메인 앰프를 포함하는 데이터 출력회로(DOUT BUFFER)(211)의 입력단자에 접속된다. 단자DQ는 특히 제한되지 않으나 16비트로 이루어지는 데이터 D0~D15를 입력 또는 출력하는 데이터 입출력 단자로 된다. DQS 버퍼(DQS BUFFER)(215)는 판독동작시에 상기 단자 DQ로부터 출력하는 데이터의 데이터 스트로브신호를 형성한다.

어드레스 입력단자로부터 공급되는 어드레스 신호 A0~A14는 어드레스 버퍼(ADDRESS BUFFER)(204)에서 일단 유지되고, 시계열적으로 입력되는 상기 어드레스 신호중, 로우계 어드레스 신호는 로우 어드레스 버퍼(ROW ADDRESS BUFFER)(205)에 유지되며, 컬럼계 어드레스 신호는 컬럼 어드레스 버퍼(COLUMN ADDRESS BUFFER)(206)에 유지된다. 리프레시 카운터(REFRESH CONUTER)(208)는 오토매틱 리플래쉬 및 셀프 리플래쉬 시의 행어드레스를 발생한다.

예를 들면, 256M 비트와 같은 기억용량을 가질 경우, 컬럼 어드레스 신호로서는 2비트 단위에서의 메모리 액서스를 행하도록 하는 경우에는 어드레스 신호 A14를 입력하는 어드레스 단자가 설치된다. ×4비트 구성에서는 어드레스 신호 A11까지 유효하게 되고, ×8비트 구성에서는 어드레스 신호 A10까지가 유효로 되며, ×16비트 구성에서는 어드레스 신호 A9까지가 유효로 된다. 64M 비트와 같은 기억용량의 경우에는, ×4비트 구성에서는 어드레스 신호 A10까지 유효하게 되고, ×8비트 구성에서는 어드레스 신호 A9까지가 유효로 되며, ×16비트 구성에서는 도와 같이 어드레스 신호 A8까지가 유효로 된다.

상기 컬럼 어드레스 버퍼(206)의 출력은 컬럼 어드레스 카운터(COLUMN ADDRESS COUNTER)(207)의 프리세트 데이터로서 공급되고, 컬럼 어드레스 카운터(207)는 후술하는 명령 등에서 지정되는 버스트 모드에 있어서, 상기 프리세트 데이터로서의 컬럼 어드레스 신호, 또는 그 컬럼 어드레스 신호를 순차 인크리멘트한 값을 컬럼디코더(203A~203D)를 향하여 출력한다.

모드 레지스터(MODE REGISTER)(213)는 각종 동작모드정보를 유지한다. 상기 로우 디코더(ROW DECODER)(201A~D)는 뱅크 셀렉트(BANK SELECT)회로(212)에서 지정된 뱅크에 대응한 것만이 동작하여, 워드선의 선택동작을 행하게 한다. 컨트롤 회로(CONTROL LOGIC)(209)는 특히 제한되지 않으나 클럭신호 CLK, /CLK(기호 /는 이것이 부여된 신호가 로우 인에이블 신호인 것을 의미한다), 클럭 인에이블신호 CKE, 칩셀렉트 신호 /CS, 컬럼 어드레스 스트로브 신호 /CAS, 로우 어드레스 스트로브 신호 /RAS, 및 기입 인에이블 신호 /WE 등의 외부제어신호와, /DM 및 DQS와 모드 레지스터(213)를 통한 어드레스 신호가 공급되어 이들 신호의 레벨 변화나 타이밍등에 기초하여 DDR SDRAM의 동작모드 및 상기 회로블록의 동작을 제어하기 위한 내부 타이밍 신호를 형성하는 것으로, 각각에 신호에 대등한 입력버퍼를 구비한다.

클럭신호 CLK와 /CLK는 클럭버퍼를 통하여 DLL회로(214)에 입력되어 내부 클럭이 발생된다. 상기 내부클럭은 특별히 제한되는 것은 아니나 데이터 출력회로(211)와 DQS버퍼(215)의 입력신호로서 사용된다. 또한, 상기 클럭버퍼를 통한 클럭신호는 데이터 입력회로(210)나 열 어드레스 카운터(207)에 공급되는 클럭단자에 공급된다.

다른 외부입력신호는 당해 내부클럭신호의 상승에지에 동기하여 의미를 갖게 된다. 칩셀렉트신호 /CS는 그 로우레벨에 의하여 명령 입력사이클의 개시를 지시한다. 칩셀렉트신호 /CS가 하이 레벨일 때(칩 비선택상태), 그 외의 입력은 의미가 없다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작등의 내부동작은 칩 비선택상태로의 변화에 의해 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고, 후술하는 명령 사이클을 정의할 때에 의미를 갖는 신호로 된다.

클럭 인에이블 신호 CKE는 다음 클럭신호의 유효성을 지시하는 신호로서, 당해 신호 CKE가 하이레벨이면, 다음 클럭신호 CLK의 상승에지가 유효로 되고, 로우레벨일 때에는 무효로 된다. 또한, 리드 모드에 있어서 데이터 출력회로(211)에 대한 아웃풋 인에이블 제어를 행하는 외부제어신호 /OE를 설치한 경우에는 이러한 신호 /OE도 컨트롤 회로(209)에 공급되어, 그 신호가 예를 들면 하이레벨일 때에는 데이터 출력회로(211)는 고출력 임피던스 상태로 된다.

상기 로우 어드레스 신호는 클럭신호 CLK(내부 클럭신호)의 상승에지에 동기하는 후술하는 로우 어드레스 스트로브 뱅크·액티브 명령 사이클에 있어서의 A0~A11 레벨에 의하여 정의된다.

어드레스 신호 A12와 A13은 상기 로우 어드레스 스트로브·뱅크 액티브 명령 사이클에 있어서 뱅크 선택신호로 간주된다. 즉, A12와 A13의 조합에 의하여 4개의 메모리 뱅크 0~3중의 하나가 선택된다. 메모리 뱅크의 선택제어는 특별히 제한되지 않으나 선택 메모리 뱅크측의 로우 디코더만의 활성화, 비선택 메모리뱅크측의 컬럼 스위치 회로의 전 비선택, 선택메모리 뱅크측만의 데이터 입력회로(210) 및 데 이터 출력회로로의 접속등의 처리에 의하여 행할 수가 있다.

상기 컬럼 어드레스 신호는 상기와 같이 256M 비트에서 ×16비트 구성의 경우에는 클럭신호 CLK(내부클럭신호)의 상승에지에 동기하는 리드 또는 기입 명령(후술하는 컬럼 어드레스·리드 명령, 컬럼 어드레스·기입 명령) 사이클에 있어서의 A0~A9의 레벨에 의하여 정의된다. 그리고, 이와 같이 하여 정의된 컬럼 어드레스는 버스트 액서스의 스타트 어드레스로 된다.

다음으로 명령에 의하여 지시되는 SDRAM의 주요 동작모드를 설명한다.

(1) 모드 레지스터 세트 명령(Mo)

상기 모드 레지스터(30)를 세트하기 위한 명령으로서 /CS, /RAS, /CAS, /WE=로우레벨에 의하여 당해 명령이 지정되어 세트해야 할 데이터(레지스터 세트데이터)는 A0~A11을 통하여 부여된다. 레지스터 세트 데이터는 특별히 제한되지 않으나, 버스트 렝스, CAS 레이턴시, 기입 모드등으로 된다. 특별히 제한되지 않으나 설정가능한 버스트 렝스는 2, 4, 8로 되고, 설정가능한 CAS 레이턴시는 2, 2, 5로 되며, 설정가능한 기입 모드는 버스트 기입과 싱글 기입으로 된다.

상기 CAS 레이턴시는 후술하는 칼럼어드레스 리드 명령에 의하여 지시되는 리디동작에 있어서 /CAS의 하강으로부터 출력버퍼(211)의 출력동작까지에 내부클럭신호의 몇 사이클분을 소비하였는가를 지시하는 것이다. 판독데이터가 확정되기 까지에는 데이터 판독을 위한 내부동작 시간이 필요하게 되어 이를 내부클럭신호의 사용주파수에 따라 설정하기 위한 것이다. 바꾸어 말하면, 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS 레이턴시를 상대적으로 큰 값으로 설정하고, 주파수 가 낮은 내부 클럭신호를 사용하는 경우에는 CAS 레이턴시를 상대적으로 작은 값으로 설정한다.

(2) 로우 어드레스 스트로브·뱅크액티브 명령(Ac)

이것은, 로우 어드레스 스트로브의 지시와 A12와 A13에 의한 메모리뱅크의 선택을 유효하게 하는 명령으로서, /CS, /RAS=로우레벨, /CAS, /WE=하이레벨에 의하여 지시되고, 이 때 A0~A9에 공급되는 어드레스는 로우 어드레스 신호로, A12와 A13에 공급되는 신호는 메모리뱅크의 선택신호로서 읽어들여진다. 읽어들이기 동작은 상술한 바와 같이 내부클럭신호의 상승에지에 동기하여 행해진다. 예를 들면, 당해 명령이 지정되면 그에 따라 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 당해 워드선에 접속된 메모리셀이 각각 대응하는 상보데이터선에 도통된다.

(3) 컬럼어드레스·리드명령(Re)

이 명령은 버스트 리드 동작을 개시하기 위하여 필요한 명령임과 동시에 컬럼어드레스 스트로브 지시를 부여하는 명령으로서 /CS, /CAS=로우레벨, /RAS, /WE=하이레벨에 의하여 지시되고, 이 때 A0~A9(×16비트 구성의 경우)에 공급되는 컬럼어드레스가 컬럼어드레스 신호로서 읽어들여진다. 이에 따라 읽어들여진 컬럼 어드레스 신호는 버스트 스타트 어드레스로서 컬럼어드레스 카운터(207)에 공급된다.

이에 따라 지시된 버스트 리드동작에 있어서는 그 전에 로우어드레스 스트로브·뱅크 액티브 명령 사이클에서 메모리뱅크와 그에 있어서의 워드선의 선택이 행해져 있어 당해 선택워드선의 메모리셀은 내부클럭신호에 동기하여 컬럼어드레스 카운터(207)로부터 출력되는 어드레스 신호에 따라 순차 선택되어 연속적으로 판독 된다. 연속적으로 판독되는 데이터 수는 상기 버스트 렝스에 의하여 지정된 개수로 된다. 또한, 출력버퍼(211)로부터의 데이터 판독개시는 상기 CAS 레이턴시로 규정되는 내부클럭신호의 사이클수를 기다려 행해진다.

(4) 컬럼어드레스·기입 명령(Wr)

당해 명령은 /CS, /CAS, /WE=로우레벨, /RAS=하이레벨에 의하여 지시되고, 이 때 A0~A9에 공급되는 어드레스가 컬럼어드레스 신호로서 읽어들여진다. 이에 따라 읽어들여진 컬럼어드레스 신호는 버스트 기입에 있어서는 버스트 스타트 어드레스로서 컬럼어드레스 카운터(207)에 공급된다. 이에 따라 지시된 버스트 기입 동작의 수순도 버스트 리드 동작과 마찬가지로 행해진다. 단, 기입 동작에는 CAS 레이턴시는 없고 기입 데이터의 읽어들이기는 당해 컬럼어드레스·기입 명령 사이클의 클럭후로부터 개시된다.

(5) 프리챠지 명령(Pr)

이것은 A12와 A13에 의하여 선택된 메모리뱅크에 대한 프리챠지동작의 개시명령으로서, /CS, /RAS, /WE=로우레벨, /CAS=하이레벨에 의하여 지시된다.

(6) 오토 리플래쉬 명령

이 명령은 오토 리플래쉬를 개시하기 위하여 필요한 명령으로서 /CS, /RAS, /CAS=로우레벨, /WE, CKE=하이레벨에 의하여 지시된다.

(7) 노 오퍼레이션 명령(Nop)

이것은 실질적인 동작을 행하지 않는 것을 지시하는 명령으로서 /CS=로우레벨, /RAS, /CAS, /WE의 하이레벨에 의하여 지시된다.

DDR SDRAM에 있어서는 하나의 메모리뱅크에서 버스트동작이 행해지고 있을 때, 그 도중에 다른 메모리뱅크를 지정하여 로우어드레스 스트로브·뱅크 액티브 명령이 공급되면, 당해 실행중인 일측 메모리 뱅크에서의 동작에는 아무런 영향을 주지 않고, 당해 다른 메모리 뱅크에 있어서의 로우어드레스계의 동작이 가능해진다.

따라서 예를 들면, 16비트로 구성되는 데이터 입출력단자에 있어서 데이터 D0~D15가 충돌하지 않는 한, 처리가 종료되지 않은 명령 실행중에 당해 실행중인 명령이 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리챠지 명령, 로우어드레스 스트로브·뱅크 액티브 명령을 발행하여 내부동작을 미리 개시시키는 것이 가능하다. 본 실시예의 DDR SDRAM은 상기와 같이 16비트의 단위에서의 메모리 액서스를 행하고 A0~A11의 어드레스에 의하여 약 4M의 어드레스를 가지며 4개의 메모리뱅크로 구성된다는 점에서 전체적으로는 약 256M비트(4M×4뱅크×16비트)와 같은 기억용량을 가지게 된다.

DDR SDRAM의 상세한 판독동작은 다음과 같다. 칩셀렉트 /CS, /RAS, /CAS, 기입 인에이블 /WE의 각신호는 CLK신호에 동기하여 입력된다. /RAS=0과 동시에 행어드레스와 뱅크선택신호가 입력되어, 각각 로우어드레스 버퍼(205)와 뱅크 셀렉트회로(212)로 유지된다. 뱅크셀렉트회로(212)에서 지정된 뱅크의 로우디코더(210)가 로우어드레스 신호를 디코드하여 메모리셀 어레이(200)로부터 행 전체의 데이터가 미소신호로서 출력된다. 출력된 미소신호는 센스앰프(202)에 의하여 증폭, 유지된다. 지정된 뱅크는 액티브로 된다.

행 어드레스 입력으로부터 3CLK 후, CAS=0과 동시에 열 어드레스와 뱅크선택 신호가 입력되어 각각이 컬럼어드레스 버퍼(206)과 뱅크셀렉트회로(212)로 유지된다. 지정된 뱅크가 액티브이면, 유지된 열 어드레스가 컬럼 어드레스 카운터(207)로부터 출력되어 컬럼 디코더(203)가 열을 선택한다. 선택된 데이터가 센스앰프(202)로부터 출력된다. 이 때 출력되는 데이터는 2조분이다(×4비트 구성에서는 8비트, ×16비트 구성에서는 32비트).

센스앰프(202)로부터 출력된 데이터는 데이터버스(Data Bus)를 통하여 데이터출력회로(211)로부터 칩 밖으로 출력된다. 출력타이밍은 DLL(214)로부터 출력되는 QCLK의 상승, 하강의 양 에지에 동기한다. 이 때, 상기와 같이 2조분의 데이터는 패러럴→시리얼변환되어 1조분×2의 데이터로 된다. 데이터출력과 동시에 DQS 버퍼(215)로부터 데이터 스트로브신호 DQS가 출력된다. 모드 레지스터(213)에 보존되어 있는 버스트의 길이가 4이상일 경우, 컬럼 어드레스 카운터(207)는 자동적으로 어드레스가 인크리먼트되어 다음 열데이터를 판독하게 된다.

상기 DLL(214)의 역할은 데이터 출력회로(211)와, DQS 버퍼(215)의 동작클럭을 생성한다. 상기 데이터 출력회로(211)와 DQS 버퍼(215)는 DLL(214)에서 생성된 내부클럭신호가 입력되고 나서 실제로 데이터 신호나 데이터 스트로브 신호가 출력되기까지에 시간이 걸린다. 그 때문에 적당한 레프리카 회로를 사용하여 내부클럭신호의 위상을 외부 CLK보다도 진행시킴으로써 데이터신호나 데이터 스트로브 신호의 위상을 외부클럭 CLK에 일치시킨다. 따라서 상기 DQS 버퍼는 상기와 같은 데이터 출력동작 이외의 때에는 출력 하이 임피던스상태로 된다.

기입동작시에는 상기 DDR SDRAM의 DQS 버퍼(215)가 출력 하이 임피던스 상태이므로 상기 단자 DQS에는 매크로 프로세서등과 같은 데이터 처리장치로부터 데이터 스트로브신호 DQS가 입력되고, 단자 DQ에는 그에 동기한 기입데이터가 입력된다. 데이터 입력회로(210)는 상기 단자 DQ로부터 입력된 기입데이터를 상기 단자 DQS로부터 입력된 데이터 스트로브 신호에 기초하여 형성된 클럭신호에 의하여 상기와 같이 시리얼로 읽어들여 클럭신호 CLK에 동기하여 패러럴로 변환하여 데이터 버스를 통하여 선택된 메모리뱅크에 전달되고, 상기 메모리뱅크의 선택된 메모리셀에 기입된다. 이러한 기입동작에 있어서, 상기와 같이 단자 DQS에 실리는 그릿지(GRIDGE)라고 불리는 노이즈에 의하여 상기 데이터 입력회로(210)가 오동작하지 않도록 상기 그릿지의 마스크 기능이 부가된다.

도 1에는 본 발명에 의한 데이터 입력회로와 그 클럭생성회로의 일실시예의 회로도가 개시되어 있다. 데이터 입력회로는 데이터 입력버퍼와, 입력부의 플립플롭회로 FF1, 출력부의 플립플롭회로 FF2 및 기입 데이터 읽어들이기용 플립플롭회로 FF3으로 구성된다. 상기 플립플롭회로 FF1과 FF2는 상기 데이터 스트로브 신호 DQS에 대응하여 동작되어지고, 플립플롭회로 FF3은 SDRAM 칩 전체의 제어에 사용되는 클럭신호 CLK에 의하여 동작되어져 기입데이터에 대하여 DQS-CLK 사이에서의 타이밍의 전환을 행하게 한다.

외부단자 DIN으로부터 입력된 기입데이터는 2단 종렬 접속 인버터회로 N1과 N2로 구성되는 입력버퍼에 의하여 내부신호로 변환된다. 상기 입력부의 플립플롭회로 FF1은 입력 읽어들이기용 클럭신호 DQSCK에 의하여 동작하는 3개의 쓰로우 래치 회로로 구성된다. 쓰로우 래치회로의 하나는 입력측의 클럭 인버터 회로 C1과 인버터회로 N1 및 그 인버터회로의 입력과 출력 사이에 설치된 귀환용 클럭 인버터회로 C2로 구성된다. 다른 2개의 쓰로우 래치회로도 상기와 마찬가지의 클럭 인버터회로 C3과 C4 및 인버터회로 N4, 클럭 인버터회로 C5와 C6 및 인버터회로 N5로 구성된다.

상기 쓰로우 래치회로 C1, C2 및 N3과 쓰로우 래치회로 C3, C4 및 N4는 종렬 접속된다. 이 중 입력측의 쓰로우 래치회로와 나머지 하나의 쓰로우 래치회로 C5, C6 및 N5에는 상기 입력 버퍼에 의하여 형성된 내부신호가 공급된다. 상기 2단 종렬 접속 쓰로우 래치회로중 전단측의 쓰로우 래치회로(C1, C2, N3)는 클럭신호 DQSCK가 로우레벨시에 입력측 클럭 인버터 회로 C1이 동작상태로 되고, 귀환측 클럭 인버터회로 C2가 출력 하이 임피던스로 되어 입력신호를 쓰로우시킨다.

상기 2단 종렬 접속 쓰로우 래치회로중 후단측 쓰로우 래치회로(C3, C4, N4)는 역으로 클럭신호 DQSCK가 하이레벨시에 입력측의 클럭 인버터회로 C1이 동작상태로 되고, 귀환측 클럭 인버터회로 C2가 출력 하이 임피던스로 되어 입력신호를 쓰로우 시킨다. 즉, 클럭신호 DQSCK가 로우레벨시에는 입력측 클럭 인버터회로 C1이 출력 하이 임피던스상태로 되고, 귀환측 클럭 인버터회로 C2가 동작상태로 되어 그 전에 쓰로우시킨 입력신호를 유지하고 있다. 따라서 상기 입력측의 쓰로우 래치회로가 입력신호를 쓰로우시키고 있는 때에는 출력측 쓰로우 래치회로는 그 이전에 읽어들인 입력신호를 유지하고 있다. 이에 따라 클럭신호 DQSCK의 하이레벨과 로우레벨에 의하여 1비트의 시프트동작이 행해진다.

상기 나머지 하나의 쓰로우 래치회로(C5, C6, N5)는 상기 후단측의 쓰로우 래치회로(C3, C4, N4)와 동일하게 클럭신호 DQSCK가 하이레벨시에 입력측 클럭 인버터회로 C5가 동작상태로 되고, 귀환측의 클럭 인버터회로 C6이 출력 하이임피던스로 되어 입력신호를 쓰로우 시킨다. 즉, 클럭신호 DQSCK가 로우레벨로 되고, 상기 쓰로우 래치회로(C1, C2, N3)가 입력신호를 쓰로우 시키고 있는 때에는 입력측 클럭 인버터회로 C5가 출력 하이 임피던스 상태로 되고 귀환측 클럭 인버터회로 C2가 동작상태로 되어 그 이전에 쓰로우 시킨 입력신호를 유지하고 있다.

그 결과, 클럭신호 DQSCK에 동기하여 시리얼로 입력되는 첫 번째 데이터 D0은 클럭신호 DQSCK가 로우레벨로부터 하이레벨로 변화하는 타이밍으로 쓰로우 래치회로(C1, C2, N3)에 읽어들여져 클럭신호 DQSCK가 하이레벨로부터 로우레벨로 변화하는 타이밍으로 쓰로우 래치회로(C3, C4, N4)에 전송됨과 동시에 이러한 타이밍으로 입력된 2번째 데이터는 쓰로우 래치회로(C5, C6, N5)에 읽어들여진다. 이에 따라 2비트의 시리얼 데이터가 패러럴 데이터로서 읽어들여진다. 이하 마찬가지로 시리얼로 입력되는 기입데이터가 있으면, 상기와 같은 타이밍으로 패러럴 변환되어 읽어들여진다.

플립플롭회로 FF2와 FF3은 상기 패러럴 변환된 2비트의 데이터에 대응하여 각각 한 쌍의 쓰로우 래치회로로 구성된다. 본 실시예에서는 상기 플립플롭회로 FF2의 동작을 제어하는 클럭신호를 상기 도 8과 같이 입력신호를 패러럴 변환하는 플립플롭회로 FF1과 동일한 클럭신호 DQSCK를 사용하는 것이 아니라 다음에 설명하는 그릿지 마스크 기능을 부가한 클럭 발생회로로 형성된 클럭신호 DQSCK 1이 사용 된다. 상기 플립플롭회로 FF3은 상기와 마찬가지로 클럭신호 CLK에 대응한 클럭신호 DICLK에 의하여 동작되어 상기와 같이 데이터 스트로브 신호 DQS에 대응한 클럭으로부터 칩 전반적인 제어에 사용되는 클럭신호 CLK의 전환을 행하게 한다.

클럭생성회로는 클럭신호 CLK와 DQS를 입력으로 하여 상기 클럭신호 DQSCK, DQSCK1 및 DICLK를 형성한다. 이 중, 클럭신호 DQSCK는 상기 데이터 스트로브신호 DQS에 대응한 신호이고, 클럭신호 DICLK도 상기 클럭신호 CLK에 대응한 신호이다. 즉, 상기 클럭신호 DQSCK는 외부단자로부터 공급된 데이터 스트로브 신호 DQS를 받는 입력버퍼를 통한 신호가 그대로 사용되고, 상기 클럭신호 DICLK는 외부단자로부터 공급된 클럭신호 CLK를 받는 입력버퍼를 통한 신호가 그대로 사용된다.

클럭신호 DQSCK1은 상기와 같은 그릿지에 실질적으로 응답하지 않도록 마스크기능을 실현하는 논리회로에 의하여 형성된다. 본 실시예에서는 낸드 게이트회로 G1과 G2로 세트/리세트의 플립플로회로를 구성하고, 이러한 플립플롭회로의 세트 입력 SB에 상기 클럭신호 CLK의 조건을 부가함으로써 상기 그릿지에 실질적으로 응답하지 않는 클럭신호 DQSCK1을 형성한다.

상기 세트입력신호 SB를 형성하는 낸드게이트 회로 G3의 입력으로는 클럭신호 CLK와, 데이터 스트로브신호 DQS를 공급한다. 또한, 타이밍 조정을 위하여 상기 데이터 스트로브신호 DQS는 지연시킨 신호도 사용된다. 상기 플립플롭회로의 리세트 입력신호 RB는 지연회로와 인버터 회로에 의하여 반전지연신호를 형성하고, 또한, 나아가서는 반전 지연한 신호를 낸드게이트 회로 G4에 입력하고, 상기 데이터 스트로브 신호 DQS가 하이레벨로부터 로우레벨로 변화할 때에 형성되는 1쇼트 펄스 가 사용된다. 또한, 세트 입력신호 SB를 형성하기 위하여 데이터 스트로브 신호 DQS를 지연시킨 신호를 형성하는 지연회로 및 오아게이트 회로는 생략한 것이라도 좋다.

도 2에는 상기 데이터 입력회로의 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동도에 있어서는 명령 입력으로부터 최초의 데이터 스트로브 신호 DQS가 입력되기까지의 시간 tDQSS가 허용최소인 0.75tCK 일때의 동작이 나타나 있다. 이와 같이 데이터 스트로브 신호 DQS가 클럭신호 CLK에 선행하여 입력되었을 경우에 상기 클럭신호 DQSCK1은 데이터 스트로브 신호 DQS가 먼저 하이레벨로 되므로 클럭신호 CLK가 로우 레벨로부터 하이레벨로 변화하는 타이밍에 대응하여 로우레벨로부터 하이레벨로 변화하여 첫 번째의 데이터 D0과 2번째의 데이터 D1을 플립플롭회로 FF2에 읽어들인다. 그리고 클럭신호 CLK에 대응하여 형성되는 클럭신호 DICLK에 의하여 읽어들여진 데이터를 플립플롭회로 FF3에 전송한 후에 3번째의 데이터 D2와 4번째의 데이터 D3을 상기 클럭신호 DQSCK1의 로우레벨로부터 하이레벨로 변화하는 타이밍으로 읽어들인다.

상기 클럭신호 DQSCK1의 하이베렐로부터 로우레벨의 변화에 대응하여 데이터 D2와 D3을 플립플롭회로 FF2가 읽어들인 상태로 상기 플립플롭회로 FF3에 대하여 데이터 D2와 D3을 전송하기 전에, 바꾸어 말한다면 클럭신호 DICLK가 로우레벨로부터 하이레벨로 변화하기 전에 데이터 스트로브신호 DQS가 하이 임피던스로 복귀할 때에 그릿지로 불리는 노이즈가 발생한다고 할지라도 이 때는 클럭신호 CLK가 로우레벨로 되어 있으므로 상기 클럭생성회로의 플립플롭회로의 세트신호 SB를 발생시 키지 않는다, 따라서, 상기 플립플롭회로 FF2에 대하여 데이터를 읽어들이게 하는 바와 같은 클럭신호 DQSCK1이 형성되지 않으므로 상기 데이터 D2와 D3을 유지한채로 되어 클럭신호 DICLK에 대응하여 플립플롭회로 FF3에 기입데이터로서 읽히게 된다.

도 3에는 상기 데이터 입력회로의 동작의 다른 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동도에 있어서는 명령 입력으로부터 최초의 데이터 스트로브 신호 DQS가 입력되기 까지의 시간 tDQSS가 최대인 1.25tCK 일 때의 동작이 나타나 있다. 이와 같이 데이터 스트로브 신호 DQS가 클럭신호 CLK보다 지연되어 입력되었을 경우에 클럭신호 CLK가 하이레벨이므로 상기 클럭신호 DQSCK1은 데이터 스트로브 신호 DQS에 대응하여 형성된다.

이 때문에 클럭신호 DQSCK1의 하이레벨로부터 로우레벨의 변화에 대응하여 데이터 D2와 D3을 플립플롭회로 FF2를 읽어들인 상태로 상기 클럭신호 DICLK가 로우레벨로부터 하이레벨로 변화하여 이를 읽어들여 버린다. 즉, 상기 플립플롭회로 FF3에 대하여 데이터 D2와 D3을 전송한 후에 데이터 스트로브 신호 DQS가 하이 임피던스로 복귀하게 되기 때문에 그릿지라고 불리는 노이즈가 발생한다고 하여도 이미 유효한 데이터는 플립플롭회로 FF3에 전송되어 있으므로 상기 그릿지에 의하여 플립플롭회로 FF2의 유지데이터 D2와 D3이 소멸하여도 아무런 문제가 되지 않는다.

도 4에는 본 발명에 의한 데이터 입력회로와 그 클럭 생성회로의 다른 일실시예의 회로도가 도시되어 있다. 본 실시예는 기본적으로는 상기 도 1의 실시예와 마찬가지이다. 클럭 생성회로에 있어서, 입력되는 신호가 반전신호를 사용하고 있 다. 즉, 클럭신호 CLK 및 데이터 스트로브신호 DQS는 입력버퍼를 구성하는 하나의 인버터 회로의 출력신호에 의하여 반전한 신호를 클럭생성회로에 입력되고 있다. 그리고 세트/리세트 플립플롭회로의 출력신호를 2개의 인버터회로를 통하여 출력하게 함으로써 논리레벨을 상기 도 1과 동일하게 하고 있다. 이와 같이 논리 레벨을 역으로 하여도 마찬가지 동작을 행하게 할 수가 있다.

도 5에는 본 발명에 의한 데이터 입력회로와 그 클럭생성회로의 다른 일실시예의 회로도가 도시되어 있다. 본 실시예는 기본적으로는 상기 도 1의 실시예와 마찬가지이다. 단 클럭생성회로에 있어서, 세트입력 SB와 리세트입력 RB의 양쪽에 대하여 클럭신호 CLK의 논리조건을 부가하고 있다. 즉, 세트 입력 SB는 상기와 마찬가지로 클럭신호 CLK 와 데이터 스트로브 신호 DQS중 늦게 하이레벨로 되는 어느 하나의 타이밍으로 형성되고, 리세트 신호 RB도 마찬가지로 클럭신호 CLK와 데이터 스트로브신호 DQS중의 늦게 로우레벨로 되는 어느 하나의 타이밍으로 형성되도록 되어 있다. 이에 따라 클럭신호 DQSCK1의 펄스 듀티의 배분이 용이해진다.

즉, 클럭신호 DQSCK1의 듀티가 클럭신호 CLK와 데이터 스트로브신호 DQS 중의 타이밍이 늦게 되어 있는 쪽의 신호의 듀티와 동등해진다. 그 결과, 클럭신호 DQSCK1의 듀티는 거의 0.5tCK 로 되므로 펄스가 파괴될 염려가 없고 배분이 용이해진다.

도 6에는 본 발명에 의한 데이터 입력회로와 그 클럭 생성회로의 또다른 일실시예의 회로도가 도시되어 있다. 본 실시예는 기본적으로는 상기 도 1의 실시예와 마찬가지이다. 단, 클럭생성회로에 있어서, 세트입력 SB를 클럭신호 CLK 의 로 우레벨로부터 하이레벨로의 변화 타이밍으로 형성하고, 리세트 입력 SB를 데이터 스트로브 신호 DQS의 하이레벨로부터 로우레벨의 변화타이밍으로 형성하는 것이다. 클럭신호 CLK와 데이터 스트로브 신호 DQS의 위상관계는 상기 도 8에 도시한 바와 같이 데이터 스트로브신호 DQS는 tDQSS=0.75tCK~1.25tCK와 0.5tCK의 펄스 폭을 갖도록 형성되므로 본 실시예와 같은 단순한 논리회로라 할지라도 그릿지를 실질적으로 제거할 수가 있다.

다르게 표현한다면, 클럭신호 CLK 와 데이터 스트로브 신호 DQS의 위상관계는 전술한 바와 같이 tDQSS=0.75tCK~1.25tCK로 규정되어 있어 클럭신호 CLK와 데이터 스트로브 신호 DQS는 각각 0.5tCK 인 펄스폭을 갖도록 형성되므로 데이터 스트로브 신호 DQS의 하강으로부터 클럭신호 CLK의 상승(/CLK의 하강)까지의 간격은, 적어도 0.25tCK 정도이다. 그 때문에 클럭신호 CLK와 데이터 스트로브 신호 DQS로 신호 버스의 지연시간차가 충분히 작으면 클럭신호 DQSCK1을 발생시키는 래치회로의 세트측에서 클럭신호 CLK와 데이터 스트로브신호 DQS의 논리를 취하지 않아도 정상동작이 가능하다. 즉, 본 실시예와 같은 단순한 논리회로에서도 전술한 회로와 마찬가지로 데이터 스트로브 신호 DQS의 그릿지를 실질적으로 제거할 수가 있다.

상기 실시예로부터 얻어지는 작용효과는 다음과 같다.

(1) 기입동작시에 입력되는 제2 클럭신호를 사용하고 그에 대응하여 시리얼로 입력된 복수의 기입데이터를 순차로 복수로 구성되는 제1 래치회로에 읽어들여 상기 제1래치회로에 읽어들여진 기입데이터를 상기 제1 클럭신호를 사용하여 제2 래치회로에 읽어들여 입출력데이터 버스에 전달하는 입력회로를 구비하고, 상기 제1 클럭신호와 제2 클럭신호의 논리에 따라 상기 제2 클럭신호의 종료시에 발생하는 노이즈에 대하여 악세스를 하는 논리회로를 설치하여 제3 클럭신호를 형성하고 적어도 상기 제2 래치회로의 입력에 상기 기입데이터를 출력하는 제1 래치회로에 공급함으로써 상기 제2 클럭신호를 형성하는 출력회로에 있어서 상기 노이즈의 발생을 방지하기 위한 각별한 대책이 불필요해지고, 사용성이 좋으며, 또한 상기 내 노이즈성을 향상시킬수가 있다는 효과를 얻을 수 있다.

(2) 또한, 상기 제2 클럭신호가 입력되는 외부단자를 상기 클럭신호를 읽어들이는 입력회로의 입력단자와, 판독동작시에 상기 제1 클럭신호에 대응하여 내부 클럭발생회로에서 형성된 클럭신호를 출력시키는 3상태의 출력기능을 갖는 출력회로의 출력단자와 병용하여 기입 및 판독동작 이외의 때에는 하이 임피던스 상태로 함으로써 작은 외부단자에 의하여 데이터의 입출력을 고속으로 또한 안정적으로 행하도록 할 수 있는 효과를 얻을 수 있다.

(3) 또한, 상기 제1 래치회로를 상기 제2 클럭신호의 상승에 동기하여 입력된 기입데이터를 시리얼로 전송하는 제1의 1래치회로와, 상기 제2 클럭신호의 하강에 동기하여 입력된 기입데이터를 시리얼로 전송하는 제1의 2래치회로로 구성하여 시리얼 데이터를 패러럴 변환하고 상기 제1의 1래치회로와 제1의 2래치회로에 대응한 한 쌍의 래치회로를 설치함으로써 기입 사이클에 대하여 2배의 속도로 데이터의 입력을 행하게 할 수 있다는 효과를 얻을 수 있다.

(4) 그리고, 상기 논리회로로서 상기 제1 클럭신호와 제2 클럭신호중 빠른 타이밍으로 도래하는 쪽 클럭신호의 변화에 대응하여 세트되고, 늦은 타이밍으로 도래하는 클럭신호의 변화에 대응하여 리세트되는 플립플롭회로를 사용하여 상기 플립플롭회로의 세트/리세트 동작에 의하여 상기 제3 클럭신호를 형성함으로써 간단한 구성으로 제2 클럭에 발생하는 노이즈를 실질적으로 삭제할 수가 있다는 효과가 있다.

(5) 또한 상기 논리회로로서 상기 제1 클럭신호가 일측 레벨로부터 타측 레벨로 변화하는 타이밍으로 세트되고, 상기 제2 클럭신호가 일측의 레벨로부터 타측 레벨로 변화하는 타이밍으로 리세트되는 플립플롭회로를 사용하여 이러한 플립플롭회로의 세트/리세트 동작에 의하여 상기 제3 클럭신호를 형성함으로써 간단한 구성으로 제2 클럭에 발생하는 노이즈를 실질적으로 삭제할 수 있다는 효과가 있다.

(6) 상기 다이나믹형 RAM은 DDR 구성의 싱크로너스 DRAM으로 함으로써 데이터 스트로브신호 DQS에 규정된 타이밍 사양을 만족하고 또한, 기입데이터 입력종료시에서의 내 그릿지의 향상을 도모할 수가 있다는 효과가 있다.

이상 본발명자들이 행한 발명을 실시예에 기초하여 구체적으로 설명하였으나 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 각종 변경가능하다는 것은 말할 필요도 없다. 예를 들면, 메모리부는 다이나믹형 RAM 외에 스태틱형 RAM을 사용하는 것이더라도 좋다. 즉, 스태틱형 RAM에 있어서도 DDR 구성으로 데이터의 입력과 출력을 행하도록 하는 것에는 마찬가지로 적용할 수 있다. 상기 데이터 스트로브신호 DSQ의 종료 시에 발생하는 노이즈를 마스크하는 논리회로는, 상기와 같이 세트/리세트의 플립플롭을 이용하는 것 외에, 게이트 회로를 이용하여 상기 노이즈를 마스크하는 것이어도 된다.

본 발명에 의한 반도체 기억장치는 상기와 같은 DDR 구성의 싱크로너스 DRAM 외에 상기 DDR의 규격으로 데이터의 입력을 행하도록 하는 각종 반도체 기억장치에 널리 이용할 수 있다.

또한, 그 외에도 동작타이밍 일반을 제어하는 클럭신호와, 대기시에 하이 임피던스 상태로 되는 데이터 스트로브 신호를 사용하여 데이터의 입력이 제어되는 각종 반도체 기억장치에 사용할 수 있다. 또한, 반도체 기억장치에 한정되지 않고 마찬가지로 데이터의 입력이 제어되는 각종 반도체 장치에 널리 이용할 수가 있다.

본원에 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단하게 설명하면, 다음과 같다. 기입동작시에 입력되는 제2 클럭신호를 사용하고, 그에 대응하여 시리얼로 입력된 복수의 기입데이터를 순차로 복수로 구성되는 제1 래치회로에 읽어들여, 상기 제1 래치회로에 읽어들여진 기입데이터를 상기 제1 클럭신호를 사용하여 제2 래치회로에 읽어들여 입출력 데이터 버스에 전달하는 입력회로를 구비하고, 상기 제1 클럭신호와 제2 클럭신호의 논리에 의하여 상기 제2 클럭신호의 종료시에 발생하는 노이즈에 대하여 마스크를 하는 논리회로를 설치하여 제3 클럭신호를 형성하고, 적어도 상기 제2 래치회로의 입력에 상기 기입데이터를 출력하는 제1 래치회로에 공급함으로써 상기 제2 클럭신호를 형성하는 출력회로에 있어서 상기 노이즈의 발생을 방지하기 위한 각별한 대책이 불필요해지고, 사용성이 좋으며 또한, 상기 내 노이즈성을 향상시킬 수가 있다.

Claims

외부단자로부터 공급되는 제1 클럭신호에 기초하여 동작하는 내부회로와,

소정 데이터량의 기입데이터 읽어들이기에 따라 소정 회수만큼 레벨천이를 행하는 제2 클럭신호에 기초하여 상기 기입데이터를 읽어들이는 입력부와 상기 입력부에 접속되는 출력부를 포함하는 입력회로와,

상기 제2 클럭신호에 의한 노이즈에 대하여 마스크를 하고, 상기 제1 클럭신호와 상기 제2 클럭신호의 논리에 따라 제3 클럭신호를 생성하여 출력하는 논리회로를 포함하고,

상기 입력부는 상기 제2 클럭신호에 기초하여 상기 기입데이터를 출력하고,

상기 출력부는 상기 제3 클럭신호에 기초하여 상기 기입데이터를 출력하는 반도체장치.
삭제
제1항에 있어서,

상기 입력부는,

상기 제2 클럭신호의 상승에 동기하여 입력된 기입데이터를 시리얼로 전송하는 제1 레지스터회로와,

상기 제2 클럭신호의 하강에 동기하여 입력된 기입데이터를 시리얼로 전송하는 제2 레지스터회로를 포함하고,

상기 출력부는 상기 제1 레지스터회로와 상기 제2 레지스터회로에 대응한 한 쌍의 래치회로로 구성되는 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 논리회로는,

상기 제1 클럭신호와 제2 클럭신호중, 빠른 타이밍으로 도래하는 어느 한쪽 클럭신호의 변화에 대응하여 세트되고, 늦은 타이밍으로 도래하는 클럭신호의 변화에 대응하여 리세트되는 플립플롭회로를 포함하고,

상기 플립플롭회로의 세트/리세트 동작으로 형성된 펄스를 상기 제3 클럭신호로서 출력하는 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 논리회로는,

상기 제1 클럭신호가 2종류의 신호 레벨 중 한쪽 레벨로부터 다른쪽 레벨로 변화하는 타이밍으로 세트되고, 상기 제2 클럭신호가 상기 한쪽 레벨로부터 상기 다른쪽 레벨로 변화하는 타이밍으로 리세트되는 플립플롭회로를 포함하고,

상기 플립플롭회로의 세트/리세트 동작으로 형성된 펄스를 상기 제3 클럭신호로 하여 이루어지는 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 반도체장치는, 더블 데이터 레이트(DDR) 구성의 싱크로너스DRAM인 것을 특징으로 반도체장치.
제1 클럭신호를 받아 동작하는 내부회로와,

상기 제1 클럭신호가 입력되는 제1 입력노드와, 제2 클럭신호가 입력되는 제2 입력노드와, 상기 제1 클럭신호와 상기 제2 클럭신호를 받아 제3 클럭신호를 출력하는 출력노드를 갖는 클럭생성회로와,

기입데이터가 입력되는 입력부와, 상기 출력노드에 접속되는 출력부를 갖는 입력회로를 포함하고,

상기 클럭생성회로는 기입데이터에 대한 상기 제1 클럭신호의 제1 레벨로부터 제2 레벨로의 제1 천이가 상기 제2 클럭신호의 제1 레벨로부터 제2 레벨로의 제2 천이보다 늦을 경우, 상기 제1 천이를 검출하여 상기 제3 클럭신호를 제1 레벨로부터 제2 레벨로 천이시키는 논리회로를 포함하는 것을 특징으로 하는 반도체장치.
제7항에 있어서,

상기 입력부는 상기 출력부와 접속되고,

상기 입력부는 상기 제2 클럭신호를 사용하여 상기 기입데이터를 상기 출력부로 출력하고,

상기 출력부는 상기 제3 클럭신호를 사용하여 상기 기입데이터를 상기 내부회로로 출력하는 반도체장치.
제8항에 있어서,

상기 반도체장치는 더블 데이터 레이트(DDR) 구성의 싱크로너스DRAM인 것을 특징으로 하는 반도체장치.
제7항에 있어서,

상기 논리회로는 상기 제1 천이가 상기 제2 천이보다 빠를 경우, 상기 제2 천이를 검출하여 상기 제3 클럭신호를 상기 제1 레벨로부터 상기 제2 레벨로 천이시키는 반도체장치.
제10항에 있어서,

상기 논리회로는 상기 기입데이터의 입력에 대한 상기 제2 클럭신호의 상기 제2 레벨로부터 상기 제1 레벨로의 제3 천이를 검출하여, 상기 제3 클럭신호를 상기 제2 레벨로부터 상기 제1 레벨로 천이시키는 반도체장치.
제10항에 있어서,

상기 논리회로는, 상기 기입데이터의 입력에 대한 상기 제2 클럭신호의 상기 제2 레벨로부터 상기 제1 레벨로의 제3 천이가, 상기 기입데이터의 입력에 대한 상기 제1 클럭신호의 상기 제2 레벨로부터 상기 제1 레벨로의 제4 천이보다도 늦을 경우, 상기 제3 천이를 검출하여 상기 제3 클럭신호를 상기 제2 레벨로부터 상기 제1 레벨로 천이시키고,

상기 제3 천이가 상기 제4 천이보다도 빠를 경우, 상기 제4 천이를 검출하여 상기 제3 클럭신호를 상기 제2 레벨로부터 상기 제1 레벨로 천이시키는 반도체장치.
제1 클럭신호를 받아 동작하는 내부회로와,

상기 제1 클럭신호가 입력되는 제1 입력노드와, 제2 클럭신호가 입력되는 제2 입력노드와, 상기 제1 클럭신호와 상기 제2 클럭신호를 받아 제3 클럭신호를 출력하는 출력노드를 갖는 클럭생성회로와,

기입데이터가 입력되는 입력부와, 상기 출력노드에 접속되는 출력부를 갖는 입력회로를 포함하고,

상기 클럭생성회로는 상기 제1 클럭신호의 제1 레벨로부터 제2 레벨로의 제1 천이를 검출하여 상기 제3 클럭신호를 제1 레벨로부터 제2 레벨로 천이시키고, 상기 기입데이터에 대한 상기 제2 클럭신호의 제2 레벨로부터 제1 레벨로의 제2 천이를 검출하여 상기 제3 클럭신호를 제2 레벨로부터 제1 레벨로 천이시키는 반도체장치.
제13항에 있어서,

상기 입력부는 상기 출력부와 접속되고,

상기 입력부는 상기 제2 클럭신호에 기초하여 상기 기입데이터를 상기 출력부로 출력하고,

상기 출력부는 상기 제3 클럭신호에 기초하여 상기 기입데이터를 상기 내부회로로 출력하는 반도체장치.
제14항에 있어서,

상기 반도체장치는 더블 데이터 레이트(DDR) 구성의 싱크로너스DRAM인 것을 특징으로 하는 반도체장치.
제1 클럭신호를 받아 동작하는 내부회로와,

상기 제1 클럭신호가 입력되는 제1 입력노드와, 제2 클럭신호가 입력되는 제2 입력노드와, 상기 제1 클럭신호와 상기 제2 클럭신호를 받아 제3 클럭신호를 출력하는 출력노드를 갖는 클럭생성회로와,

기입데이터가 입력되는 입력부와, 상기 출력노드에 접속되는 출력부를 갖는 입력회로를 포함하고,

상기 클럭생성회로는 상기 기입데이터에 대한 상기 제1 클럭신호의 제1 레벨로부터 제2 레벨로의 제1 천이와, 상기 기입데이터에 대한 상기 제2 클럭신호의 제1 레벨로부터 제2 레벨로의 제2 천이를 비교하여 그 중 빠른 천이를 검출하여 상기 기입데이터에 대한 상기 제3 클럭신호를 제1 레벨로부터 제2 레벨로 천이시키는 논리회로를 갖는 반도체장치.
제16항에 있어서,

상기 논리회로는 상기 기입데이터에 대한 상기 제2 클럭신호의 제2 레벨로부터 제1 레벨로의 제3 천이를 검출하여 상기 기입데이터에 대한 제3 클럭신호를 제2 레벨로부터 제1 레벨로 천이시키는 반도체장치.
제17항에 있어서,

상기 입력부는 상기 출력부와 접속되고,

상기 입력부는 상기 제2 클럭신호에 기초하여 상기 기입데이터를 상기 출력부로 출력하고,

상기 출력부는 상기 제3 클럭신호에 기초하여 상기 기입데이터를 상기 내부회로로 출력하는 반도체장치.
제18항에 있어서,

상기 반도체장치는 더블 데이터 레이트(DDR) 구성의 싱크로너스DRAM인 것을 특징으로 하는 반도체장치.
제1 클럭신호를 받아 동작하는 내부회로와,

상기 제1 클럭신호가 입력되는 제1 입력노드와, 제2 클럭신호가 입력되는 제2 입력노드와, 상기 제1 클럭신호와 상기 제2 클럭신호를 받아 제3 클럭신호를 출력하는 출력노드를 갖는 클럭생성회로와,

기입데이터가 입력되는 입력부와, 상기 출력노드에 접속되는 출력부를 갖는 입력회로를 포함하고,

상기 클럭생성회로는 상기 제1 클럭신호의 주기 내에서 상기 제2 클럭신호의 제2 레벨로부터 제1 레벨로의 제1 천이에 따라 상기 제3 클럭신호를 제2 레벨로부터 제1 레벨로 천이시키고, 상기 주기 내에서 상기 제1 천이 후에 상기 제2 클럭신호의 제1 레벨로부터 제2 레벨로의 제2 천이가 있어도, 상기 제2 천이에 따라 제3 클럭신호를 제1 레벨로부터 제2 레벨로 천이시키지 않는 논리회로를 갖는 반도체장치.
제20항에 있어서,

상기 입력부는 상기 출력부와 접속되고,

상기 입력부는 상기 제2 클럭신호에 기초하여 상기 기입데이터를 상기 출력부로 출력하고,

상기 출력부는 상기 제3 클럭신호가 상기 제1 레벨로부터 상기 제2 레벨로 천이하는 것에 기초하여 상기 기입데이터를 상기 내부회로에 출력하는 반도체장치.
제20항에 있어서,

상기 반도체장치는 더블 데이터 레이트(DDR) 구성의 싱크로너스 DRAM인 것을 특징으로 하는 반도체장치.