JP2013206492A - 半導体装置およびその駆動方法 - Google Patents

半導体装置およびその駆動方法 Download PDF

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山 明 片
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Abstract

【課題】ツリー部の消費電力を低減しかつ書込みデータの取込み不良を抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、書込みデータのラッチを許可するストローブ信号に基づいて、書込みデータをラッチする第１のラッチ部と、第１のクロック信号に基づいて、第１のラッチ部でラッチされた書込みデータを取り込み、該書込みデータをラッチする第２のラッチ部と、ストローブ信号を第１のラッチ部へ供給するストローブ生成部とを備える。ストローブ生成部は、第２のクロック信号を受け取り、該第２のクロック信号のｎクロックごとに論理が反転するビットシフト信号を出力するビットシフトカウンタと、ビットシフト信号の周期ごとに第２のクロック信号をストローブ信号として出力する論理ゲート部とを備える。ビットシフト信号の周期またはストローブ信号の周期によって第１のラッチ部における書込みデータのラッチ期間が決定される。
【選択図】図２

Description

本発明による実施形態は半導体装置およびその駆動方法に関する。
半導体装置の入出力部（Ｉ／Ｏ部）は、ＤＤＲ（Double Data Rate）機能を有するものがある。従来、ＤＤＲ機能を有するＩ／Ｏ部は、読出しまたは書込み動作において、クロックＣＫ＿ｔ、ＣＫ＿ｃのタイミングでコマンドを取り込み、ストローブ信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃのタイミングで書込みデータを取り込んでいた。
しかし、第１および第２のクロックをフリップフロップへ伝達するツリー部の消費電力、および、ツリー部のレイアウトによるクロック同士のタイミングのずれによって生じる書込みデータの取込み不良が問題となっていた。
特開２０００−１６３９６５号公報
クロック信号を伝達するツリー部の消費電力を低減し、かつ、クロック信号同士のタイミングが或る程度ずれても書込みデータの取込み不良を抑制することができる半導体装置およびその駆動方法を提供する。
本実施形態によれる半導体装置は、書込みデータのラッチを許可するストローブ信号に基づいて、外部から取り込んだ書込みデータをラッチする第１のラッチ部と、第１のクロック信号に基づいて、第１のラッチ部でラッチされた書込みデータを取り込み、該書込みデータを内部へ転送するためにラッチする第２のラッチ部と、ストローブ信号を生成し、該ストローブ信号を第１のラッチ部へ供給するストローブ生成部とを備える。ストローブ生成部は、第２のクロック信号を受け取り、該第２のクロック信号のｎクロック（ｎは２以上の整数）ごとに論理が反転するビットシフト信号を出力するビットシフトカウンタと、ビットシフト信号の周期ごとに第２のクロック信号をストローブ信号として出力する論理ゲート部とを備える。ビットシフト信号の周期またはストローブ信号の周期によって第１のラッチ部における書込みデータのラッチ期間が決定される。
第１の実施形態によるＭＲＡＭに従ったメモリチップ１を示すブロック図。 第１の実施形態によるＩ／Ｏ部の書込みデータ入力回路の内部構成を示すブロック図。 第１の実施形態による半導体記憶装置の動作を示すタイミング図。 第１の実施形態による半導体記憶装置の動作を示すタイミング図。 第２の実施形態によるＩ／Ｏ部の書込みデータ入力回路の内部構成を示すブロック図。 第２の実施形態によるＭＲＡＭの動作を示すタイミング図。 第２の実施形態によるＭＲＡＭの動作を示すタイミング図。 第２の実施形態によるＭＲＡＭの動作を示すタイミング図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
本実施形態は、Ｉ／Ｏ部にＤＤＲ機能を有する全ての半導体装置に適用することができる。例えば、フラッシュＥＥＰＲＯＭ、ＭＲＡＭ、ＰＣＲＡＭ、ＲｅＲＡＭ等の半導体記憶装置にも適用することができる。以下、ＭＲＡＭに適用した実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭに従ったメモリチップ１を示すブロック図である。本実施形態によるメモリチップ１は、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルを備えている。各メモリセルは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。ビット線ＢＬは、ワード線ＷＬと直交する。
センスアンプＳＡは、例えばビット線ＢＬを介してメモリセルに接続されており、メモリセルのデータを検出する機能を有する。ライトドライバＷＤは、例えばビット線ＢＬを介してメモリセルに接続されており、メモリセルにデータを書き込む機能を有する。
メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。
ＤＱバッファＤＱＢは、センスアンプＳＡで検出された読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して受け取った書込みデータを一時的に保持し、その書込みデータをライトドライバＷＤへ転送する。
カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。
ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。
クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。
アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。
アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。
Ｉ／Ｏ部は、パッドＰとデータバッファＤＱＢとの間に設けられており、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃ、ＤＱＳ＿ｔ、ＤＱＳ＿ｃに基づいて書込みデータをパッドＰからデータバッファＤＱＢへ転送し、あるいは、読出しデータをデータバッファＤＱＢからパッドＰへ転送する。クロック信号ＣＫ＿ｔ、ＣＫ＿ｃとクロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃとは同じ周波数の信号であるが、互いに同期しているわけではない。
図２は、第１の実施形態によるＩ／Ｏ部の書込みデータ入力回路の内部構成を示すブロック図である。このデータ入力回路は、ＤＤＲ転送を実行し、フリップ・フロップ（第１および第２のラッチ部）のタイミングを制御するクロック信号がＤＱＳ＿ｔからＣＫ＿ｔに切り替わる部分に関する。
本実施形態による書込みデータ入力回路は、第１のラッチ部としてのラッチ回路Ｌ１＿１〜Ｌ１＿４と、第２のラッチ部としてのラッチ回路Ｌ２＿１〜Ｌ２＿２と、ストローブ生成部ＳＧと、マルチプレクサＭＵＸ１〜ＭＵＸ４とを備えている。
第１のラッチ部としてのラッチ回路Ｌ１＿１〜Ｌ１＿４は、書込みデータのラッチを許可するストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｃ＜０：１＞に基づいて、外部から取り込んだ書込みデータをラッチする。尚、＜０：ｎ＞は、＜０＞〜＜ｎ＞のいずれかを表す。ｎは整数である。
ラッチ部Ｌ１＿１〜Ｌ１＿４は、それぞれ、直列に接続された２つの第１のラッチ素子Ｌａ、Ｌｂを含む。これにより、ストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｃ＜０：１＞が２回活性化されるごとに２ビットデータをマルチプレクサＭＵＸ１〜ＭＵＸ４へ転送する。
例えば、ストローブ信号ＤＱＳ＿ｃ＜１＞が活性化されると、ラッチ回路Ｌ１＿１の前段にあるラッチＬａが書込みデータＤＱ＜ｋ＞（ｋ＝０〜ｎ）を外部から取り込み、そのデータをラッチする。ストローブ信号ＤＱＳ＿ｃ＜１＞が次に活性化されると、ラッチ回路Ｌ１＿１のラッチＬａにラッチされていたデータは、ラッチ回路Ｌ１＿１の後段にあるラッチＬｂに転送され、ラッチＬｂがそのデータをラッチする。このとき、ラッチＬａは、次の書込みデータＤＱ＜ｋ＋１＞を外部から取り込み、そのデータをラッチする。
そして、ラッチＬａが保持しているデータは、書込みデータＤＱ＿ｃ０＜１＞としてマルチプレクサＭＵＸ１へ出力される。ラッチＬｂが保持しているデータは、書込みデータＤＱ＿ｃ１＜１＞としてマルチプレクサＭＵＸ２へ出力される。ラッチ回路Ｌ１＿１は、書込みデータをラッチしている間、その書込みデータを出力し続ける。
このように、ラッチ回路Ｌ１＿１は、ストローブ信号ＤＱＳ＿ｃ＜１＞が２回活性化されるごとに２ビットデータをマルチプレクサＭＵＸ１、ＭＵＸ２へ転送することができる。
同様に、ラッチ回路Ｌ１＿２〜Ｌ１＿４は、それぞれストローブ信号ＤＱＳ＿ｔ＜１＞、ＤＱＳ＿ｃ＜０＞、ＤＱＳ＿ｔ＜０＞が２回活性化されるごとに２ビットデータをラッチし、これらのデータをマルチプレクサＭＵＸ１〜ＭＵＸ４のいずれかへ転送することができる。
マルチプレクサＭＵＸ１〜ＭＵＸ４は、クロック信号ＣＫ＿ｍｕｘ＜０：１＞に基づいて、ラッチ部Ｌ１＿１〜Ｌ１＿４でラッチされた書込みデータを取り込み、該書込みデータをラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。例えば、マルチプレクサＭＵＸ１、ＭＵＸ２は、ラッチ回路Ｌ１＿１から受け取った書込みデータを、クロック信号ＣＫ＿ｍｕｘ＜０：１＞に基づいて、ラッチ回路Ｌ２＿１へ転送する。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、ラッチ回路Ｌ１＿３から受け取った書込みデータを、クロック信号ＣＫ＿ｍｕｘ＜０：１＞に基づいて、ラッチ回路Ｌ２＿１へ転送する。同様に、マルチプレクサＭＵＸ３、ＭＵＸ４は、ラッチ回路Ｌ１＿２またはＬ１＿４から受け取った書込みデータを、クロック信号ＣＫ＿ｍｕｘ＜０：１＞に基づいてラッチ回路Ｌ２＿２へ転送する。このように、マルチプレクサＭＵＸ１は、ラッチ回路Ｌ１＿１〜Ｌ１＿４とラッチ回路Ｌ２＿１、Ｌ２＿２との間に接続されており、ラッチ回路Ｌ１＿１〜Ｌ１＿４からのデータをラッチ回路Ｌ２＿１、Ｌ２＿２へ選択的に転送する。
第２のラッチ部としてのラッチ回路Ｌ２＿１、Ｌ２＿２は、第１のクロック信号ＣＫ＿ｗｒｉｔｅに基づいて、ラッチ部Ｌ１＿１〜Ｌ１＿４からマルチプレクサＭＵＸ１〜ＭＵＸ４を介して転送された書込みデータを取り込み、該書込みデータをラッチする。ラッチ回路Ｌ２＿１、Ｌ２＿２は、書込みデータをラッチするとともに、該書込みデータをチップ内部へ転送する。
ラッチ回路Ｌ２＿１、Ｌ２＿２は、第１のラッチ素子Ｌａ、Ｌｂのそれぞれに対応して設けられた２つの第２のラッチ素子Ｌｃ、Ｌｄを含む。第２のラッチ素子Ｌｃ、Ｌｄは、第１のラッチ素子Ｌａ、Ｌｂが出力する書込みデータをラッチする。これにより、各ラッチ回路Ｌ２＿１、Ｌ２＿２は、クロック信号ＣＫ＿ｗｒｉｔｅの立ち上がりまたは立ち下がりのタイミングで、２ビットの書込みデータを半導体装置の内部へ同時に転送する。
例えば、クロック信号ＣＫ＿ｗｒｉｔｅが論理ハイに駆動されると、ラッチ回路Ｌ２＿１、Ｌ２＿２は、ラッチ回路Ｌ１＿１、Ｌ１＿２またはラッチ回路Ｌ１＿３、Ｌ１＿４から書込みデータを取り込み、その書込みデータをラッチする。ラッチ回路Ｌ２＿１、Ｌ２＿２は、書込みデータをラッチしている間、その書込みデータを出力し続ける。
このように、ラッチ回路Ｌ２＿１、Ｌ２＿２は、クロック信号ＣＫ＿ｗｒｉｔｅの立ち上がりのタイミングごとに動作し、ラッチ回路Ｌ１＿１、Ｌ１＿２またはラッチ回路Ｌ１＿３、Ｌ１＿４からから書込みデータを取り込み、該書込みデータを半導体装置の内部へ同時に転送することができる。
セレクタＳＥＬおよびコマンドデコーダＣＯＭＤＥＣは、クロックＣＫ＿ｔｓおよびコマンドＣＡ、ＣＳ＿ｎ（ライトコマンドまたはリードコマンド等）を受け取り、クロック信号ＣＫ＿ｍｕｘ＜０：１＞およびＣＫ＿ｗｒｉｔｅを出力する。
クロック信号ＣＫ＿ｍｕｘ＜０＞は、マルチプレクサＭＵＸ１〜ＭＵＸ４において、ラッチ回路Ｌ１＿３、Ｌ１＿４にラッチされているデータＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞、ＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞を選択する信号である。クロック信号ＣＫ＿ｍｕｘ＜０＞が活性化されると、マルチプレクサＭＵＸ１〜ＭＵＸ４は、データＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞、ＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。
クロック信号ＣＫ＿ｍｕｘ＜１＞は、マルチプレクサＭＵＸ１〜ＭＵＸ４において、ラッチ回路Ｌ１＿１、Ｌ１＿２にラッチされているデータＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞、ＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞を選択する信号である。第１のクロック信号ＣＫ＿ｗｒｉｔｅは、ラッチ回路Ｌ２＿１、Ｌ２＿２がデータをラッチするタイミングを決定する。クロック信号ＣＫ＿ｍｕｘ＜１＞が活性化されると、マルチプレクサＭＵＸ１〜ＭＵＸ４は、データＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞、ＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。尚、本実施形態では、クロック信号ＣＫ＿ｍｕｘ＜１＞とＣＫ＿ｍｕｘ＜０＞とは互いに相補の信号である。
ストローブ生成部ＳＧは、ストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｃ＜０：１＞を生成し、該ストローブ信号をラッチ部Ｌ１＿１〜Ｌ１＿４へ供給する。ストローブ生成部ＳＧは、第１および第２のビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎと、論理ゲート部Ｇ１〜Ｇ４とを備えている。
本実施形態において、第１および第２のビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎは、それぞれ２ビットシフトカウンタである。第１のビットシフトカウンタＳＣ＿ｔｓは、クロック信号ＤＱＳ＿ｔｓを受け取り、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞を出力する。ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞は、クロック信号ＤＱＳ＿ｔｓの所定周期（例えば、２クロック）ごとに論理が反転する信号である。第２のビットシフトカウンタＳＣ＿ｔｓｎは、クロック信号ＤＱＳ＿ｔｓの反転信号であるクロック信号ＤＱＳ＿ｔｓｎを受け取り、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞を出力する。ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞は、クロック信号ＤＱＳ＿ｔｓｎの所定周期ごとに論理が反転する信号である。
第１のビットシフトカウンタＳＣ＿ｔｓは、互いに相補の２つのビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞およびＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞を出力する。第２のビットシフトカウンタＳＣ＿ｔｓｎは、互いに相補の２つのビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞およびＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞を出力する。つまり、第１および第２のビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎは、それぞれ２ビット信号を出力する。尚、ビットシフトカウンタＳＣ＿ｔｓｎは、公知のシフトレジスタを用いて構成すればよい。
例えば、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞は、クロック信号ＤＱＳ＿ｔｓ、ＤＱＳ＿ｔｓｎが２回立上った後、３回目に立ち上がった時点で、論理ロウから論理ハイへ反転する。続いて、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞は、クロック信号ＤＱＳ＿ｔｓ、ＤＱＳ＿ｔｓｎがさらに２回立上った後、３回目に立ち上がった時点で、論理ハイから論理ロウへ反転する。これを繰り返すことによって、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞は、クロック信号ＤＱＳ＿ｔｓｎの２つのクロックごとに論理反転するように制御される。
本実施形態において、論理ゲート部Ｇ１〜Ｇ４（第１の論理ゲート部Ｇ１、Ｇ２、第２の論理ゲート部Ｇ３、Ｇ４）は、それぞれＡＮＤゲートである。ＡＮＤゲートＧ１は、第１のビットシフトカウンタＳＣ＿ｔｓからのビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞と第２のクロック信号ＤＱＳ＿ｔｓｎとを入力し、これらの論理積をストローブ信号ＤＱＳ＿ｃ＜０＞として出力する。ＡＮＤゲートＧ２は、第１のビットシフトカウンタＳＣ＿ｔｓからのビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞と第２のクロック信号ＤＱＳ＿ｔｓｎとを入力し、これらの論理積をストローブ信号ＤＱＳ＿ｃ＜１＞として出力する。
ＡＮＤゲートＧ３は、第２のビットシフトカウンタＳＣ＿ｔｓｎからのビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞と第２のクロック信号ＤＱＳ＿ｔｓとを入力し、これらの論理積をストローブ信号ＤＱＳ＿ｔ＜０＞として出力する。ＡＮＤゲートＧ４は、第２のビットシフトカウンタＳＣ＿ｔｓｎからのビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞と第２のクロック信号ＤＱＳ＿ｔｓとを入力し、これらの論理積をストローブ信号ＤＱＳ＿ｔ＜１＞として出力する。
これにより、論理ゲートＧ１〜Ｇ４は、それぞれビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞の周期ごとに、第２のクロック信号ＤＱＳ＿ｔｓｎまたはＤＱＳ＿ｔｓをストローブ信号ＤＱＳ＿ｃ＜０：１＞、ＤＱＳ＿ｔ＜０：１＞として出力する。
例えば、論理ゲートＧ１は、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞の各周期において、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞が活性化されている期間中に、第２のクロック信号ＤＱＳ＿ｔｓｎをストローブ信号ＤＱＳ＿ｃ＜０＞として出力する。このとき、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞は、第２のクロック信号ＤＱＳ＿ｔｓｎの２周期分の期間だけ活性化される。従って、論理ゲートＧ１は、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞の１つの周期において、第２のクロック信号ＤＱＳ＿ｔｓｎの２クロック（２周期分）を、ストローブ信号ＤＱＳ＿ｃ＜０＞として出力する。
同様に、論理ゲートＧ２は、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞の各周期において、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞が活性化されている期間中に、第２のクロック信号ＤＱＳ＿ｔｓｎの２クロックをストローブ信号ＤＱＳ＿ｃ＜１＞として出力する。
論理ゲートＧ３は、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞の各周期において、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞が活性化されている期間中に、第２のクロック信号ＤＱＳ＿ｔｓの２クロックをストローブ信号ＤＱＳ＿ｔ＜０＞として出力する。
論理ゲートＧ４は、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞の各周期において、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞が活性化されている期間中に、第２のクロック信号ＤＱＳ＿ｔｓの２クロックをストローブ信号ＤＱＳ＿ｔ＜１＞として出力する。
クロック信号ＣＫ＿ｔ、ＣＫ＿ｃは、外部から供給され、パッドを介してデューティ補正部（Duty Correction Receiver (ＤＣＲ）)によってデューティ補正される。そして、クロック信号ＣＫ＿ｔのみが、ＣＫ＿ｔツリー部を介して、クロック信号ＣＫ＿ｔｓとしてセレクタコマンドデコーダＳＣＤへ伝達される。
コマンドデコーダＣＯＭＤＥＣは、クロック信号ＣＫ＿ｔｓから第１のクロック信号ＣＫ＿ｗｒｉｔｅを生成する。例えば、コマンドデコーダＣＯＭＤＥＣは、クロック信号ＣＫ＿ｔｓの４周期ごとに第１のクロック信号ＣＫ＿ｗｒｉｔｅを立ち上げる。
ここで、クロック信号ＣＫ＿ｃは、本実施形態において使用されない。これにより、クロック信号ＣＫ＿ｔとクロック信号ＣＫ＿ｃとのずれは本実施形態によるＩ／Ｏ部の動作タイミングに影響を与えない。また、クロック信号ＣＫ＿ｔのみを用いることによって、消費電力を低減させることができる。尚、クロック信号ＣＫ＿ｔに代えて、クロック信号ＣＫ＿ｃのみを第１のクロック信号として用いてもよい。
クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃは、外部から供給され、パッドを介してデューティ補正（Receiver Duty Correction(ＲＤＣ）)によってデューティ補正される。そして、クロック信号ＤＱＳ＿ｔのみが、ＤＱＳ＿ｔツリー部を介してストローブ生成部ＳＧへ伝達される。
このように、本実施形態によるデータ入力回路は、ツリー部において、第１のクロック信号ＣＫ＿ｔのツリー部、および、第２のクロック信号ＤＱＳ＿ｔのツリー部のみを用いる。データ入力回路は、第１、第２のビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎを組み合わせて第２のクロック信号ＤＱＳ＿ｔを制御し、これにより生成されたストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｃ＜０：１＞を用いて第１のラッチ回路Ｌ１＿１〜Ｌ１＿４を制御する。
図３および図４は、第１の実施形態による半導体記憶装置の動作を示すタイミング図である。図３および図４を参照して、半導体記憶装置の動作を説明する。本実施形態では、ストローブ生成部ＳＧは、クロック信号ＣＫ＿ｃおよびＤＱＳ＿ｃを用いることなく、第１のクロック信号ＣＫ＿ｔおよび第２のクロック信号ＤＱＳ＿ｔを用いてストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｃ＜０：１＞を生成する。これにより、クロック信号ＣＫ＿ｃとＣＫ＿ｔとのずれ、並びに、クロック信号ＤＱＳ＿ｔとＤＱＳ＿ｃとのずれが問題になることがない。また、クロック信号ＣＫ＿ｃおよびＤＱＳ＿ｃを用いることなく、第１のクロック信号ＣＫ＿ｔおよび第２のクロック信号ＤＱＳ＿ｔを用いてストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｃ＜０：１＞を生成するので、ツリー部における消費電力が削減される。
まず、第２のクロック信号ＤＱＳ＿ｔが、デューティ補正部ＤＣＲおよびＤＴＳ＿ｔのツリー部を介してストローブ生成部ＳＧに供給される。ＤＴＳ＿ｔのツリー部を通過したクロック信号ＤＱＳ＿ｔをクロック信号ＤＱＳ＿ｔｓとする。クロック信号ＤＱＳ＿ｔｓおよびその反転信号ＤＱＳ＿ｔｓｎは、それぞれ第１および第２のビットシフトカウンタＳＣ＿ｔｓおよびＳＣ＿ｔｓｎに供給される。尚、図３および図４に示すＣＬＯＣＫは、同一のクロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｔｓｎを示している。
第１のビットシフトカウンタＳＣ＿ｔｓは、図３、図４に示すように、第２のクロック信号ＤＱＳ＿ｔｓの２クロック（２周期）ごとに論理が反転するようにビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞を制御する。
例えば、第１のビットシフトカウンタＳＣ＿ｔｓは、図３、図４に示すクロックＣ１の立ち上がりを受けて、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞を立ち上げ、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞を立ち下げる（ｔ１）。次に、２つのクロックＣ１、Ｃ３を受けた後、第１のビットシフトカウンタＳＣ＿ｔｓは、クロックＣ５の立ち上がりを受けて、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞を立ち下げ、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞を立ち上げる（ｔ２）。その後、同様に、第１のビットシフトカウンタＳＣ＿ｔｓは、第２のクロック信号ＤＱＳ＿ｔｓの２クロックごとにビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞を立ち上げ、あるいは、立ち下げる（ｔ３〜ｔ５）。
第２のビットシフトカウンタＳＣ＿ｔｓｎも、図３、図４に示すように、第２のクロック信号ＤＱＳ＿ｔｓｎの２クロック（２周期）ごとに論理が反転するようにビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞を制御する。
第２のビットシフトカウンタＳＣ＿ｔｓｎは、図３、図４に示すクロックＣ４の立ち上がりを受けて、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞を立ち下げ、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞を立ち上げる（ｔ１１）。次に、２つのクロックＣ４、Ｃ６を受けた後、第２のビットシフトカウンタＳＣ＿ｔｓｎは、クロックＣ８の立ち上がりを受けて、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞を立ち上げ、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞を立ち下げる（ｔ１２）。その後、同様に、第２のビットシフトカウンタＳＣ＿ｔｓｎは、第２のクロック信号ＤＱＳ＿ｔｓｎの２クロックごとにビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞を立ち上げ、あるいは、立ち下げる（ｔ１３〜ｔ１４）。
尚、ビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎは、ｊクロック（ｊは３以上の整数）ごとにビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞を立ち上げ、あるいは、立ち下げてもよい。
ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞が論理ハイに活性化されているときに、論理ゲート部Ｇ１〜Ｇ４は、第２のクロック信号ＤＱＳ＿ｔｓｎまたはＤＱＳ＿ｔｓを有効に通過させる。そして、第１の論理ゲート部Ｇ１、Ｇ２は、それぞれクロック信号ＤＱＳ＿ｔｓｎをストローブ信号ＤＱＳ＿ｃ＜０＞、ＤＱＳ＿ｃ＜１＞として出力する。第２の論理ゲート部Ｇ３、Ｇ４は、それぞれクロック信号ＤＱＳ＿ｔｓをストローブ信号ＤＱＳ＿ｔ＜０＞、ＤＱＳ＿ｔ＜１＞として出力する。
例えば、論理ゲート部Ｇ１は、図３に示すように、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞が立ち上がっているｔ１〜ｔ２において、クロックＣ２、Ｃ４を通過させ、クロックＣ２、Ｃ４をストローブ信号Ｓ２、Ｓ４としてラッチ回路Ｌ１＿３へ出力する。
論理ゲート部Ｇ２は、図４に示すように、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜１＞が立ち上がっているｔ２〜ｔ３において、クロックＣ６、Ｃ８を通過させ、クロックＣ６、Ｃ８をストローブ信号Ｓ６、Ｓ８としてラッチ回路Ｌ１＿１へ出力する。
論理ゲート部Ｇ３は、図３に示すように、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞が立ち上がっているｔ１１までの期間において、クロックＣ１、Ｃ３を通過させ、クロックＣ１、Ｃ３をストローブ信号Ｓ１、Ｓ３としてラッチ回路Ｌ１＿４へ出力する。
論理ゲート部Ｇ４は、図４に示すように、ビットシフト信号ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜１＞が立ち上がっているｔ１１〜ｔ１２において、クロックＣ５、Ｃ７を通過させ、クロックＣ５、Ｃ７をストローブ信号Ｓ５、Ｓ７としてラッチ回路Ｌ１＿２へ出力する。
ラッチ回路Ｌ１＿１〜Ｌ１＿４は、ストローブ信号ＤＱＳ＿ｔ＜０：１＞、ＤＱＳ＿ｔ＜０：１＞（例えば、Ｓ１〜Ｓ８）を受けて、チップの外部から受け取った書込みデータＤＱ＜０：Ｎ＞（例えば、ＤＱ＜０＞〜ＤＱ＜７＞）をラッチする。
ここで、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０＞とＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０＞とは、第２のクロック信号ＤＱＳ＿ｔｓまたはＤＱＳ＿ｔｓｎの半クロック分（半周期分）ずれている。これは、ビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎが、互いに相補のクロック信号ＤＱＳ＿ｔｓ、ＤＱＳ＿ｔｓｎを受けて動作しているからである。
これにより、第２のクロック信号ＤＱＳ＿ｔｓｎが、ＤＱＳ＿ｔｓから多少ずれたとしても、そのずれが第２のクロック信号ＤＱＳ＿ｔｓまたはＤＱＳ＿ｔｓｎの半周期未満であれば、論理ゲート部Ｇ１〜Ｇ４は、ストローブ信号Ｓ１〜Ｓ８を正確に出力することができる。
また、ストローブ信号Ｓ１〜Ｓ８は、第２のクロック信号ＤＱＳ＿ｔｓまたはＤＱＳ＿ｔｓｎの半クロック分（半周期分）ずつずれて出力される。即ち、ストローブ信号Ｓ１〜Ｓ８は、論理ゲート部Ｇ１〜Ｇ４から連続的に出力される（ｔ１〜ｔ３）。そして、ストローブ信号Ｓ８が出力された後、次のストローブ信号Ｓ１〜Ｓ８がその前のストローブ信号Ｓ８に続いて出力される（ｔ３〜ｔ５）。これを繰り返すことによって、ラッチ回路Ｌ１＿１〜Ｌ１＿４は、書込みデータＤＱ＜０：Ｎ＞を連続的に取り込み、これを連続的にラッチすることができる。
ストローブ信号Ｓ１を受けたラッチ回路Ｌ１＿４は、ラッチ素子Ｌａにおいて書込みデータＤＱ＜０＞をラッチする（ｔ２１）。このとき、ラッチ回路Ｌ１＿４のラッチ素子Ｌａは、書込みデータＤＱ＜０＞をマルチプレクサＭＵＸ３へ出力するが、ラッチ回路Ｌ１＿４のラッチ素子Ｌｂは、書込みデータをまだ取り込んでいない（ｔ２１〜ｔ２２）。
次に、ストローブ信号Ｓ２を受けたラッチ回路Ｌ１＿３は、ラッチ素子Ｌａにおいて書込みデータＤＱ＜１＞をラッチする（ｔ３１）。このとき、ラッチ回路Ｌ１＿３のラッチ素子Ｌａは、書込みデータＤＱ＜１＞をラッチ回路Ｌ２＿３へ出力するが、ラッチ回路Ｌ１＿４のラッチ素子Ｌｂは、まだ書込みデータを取り込んでいない（ｔ３１〜ｔ３２）。
次に、ストローブ信号Ｓ３を受けたラッチ回路Ｌ１＿４は、ラッチ素子Ｌａにラッチされていた書込みデータＤＱ＜０＞をラッチ素子Ｌｂに転送し、次の書込みデータＤＱ＜２＞をラッチ素子Ｌａにおいてラッチする（ｔ２２）。これにより、ラッチ回路Ｌ１＿４のラッチ素子Ｌａ、Ｌｂは、それぞれ書込みデータＤＱ＜２＞、ＤＱ＜０＞をラッチし、この２ビットデータＤＱ＜２＞、ＤＱ＜０＞をマルチプレクサＭＵＸ３、ＭＵＸ４へ書込みデータＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞として出力することができる。
次に、ストローブ信号Ｓ４を受けたラッチ回路Ｌ１＿３は、ラッチ回路Ｌ１＿３のラッチ素子Ｌａにラッチされていた書込みデータＤＱ＜１＞をラッチ素子Ｌｂに転送し、次の書込みデータＤＱ＜３＞をラッチ素子Ｌａにおいてラッチする（ｔ３２）。これにより、ラッチ回路Ｌ１＿３のラッチ素子Ｌａ、Ｌｂは、それぞれ書込みデータＤＱ＜３＞、ＤＱ＜１＞をラッチし、この２ビットデータＤＱ＜３＞、ＤＱ＜１＞をマルチプレクサＭＵＸ１、ＭＵＸ２へ書込みデータＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞として出力することができる。
ｔ２１〜ｔ２２、ｔ３１〜ｔ３２において、第１のクロック信号ＣＫ＿ｗｒｉｔｅはまだ活性化されないので、ラッチ回路Ｌ１＿３、Ｌ１＿４のデータは、まだラッチ回路Ｌ２＿１、Ｌ２＿２へ転送されない。
ｔ１の後、セレクタＳＥＬがコマンドＣＡ、ＣＳ＿ｎとしてライトコマンドＷｒｉｔｅを受け取ると、例えば、クロック信号ＣＫ＿ｔｓの１クロック後に（ライトレイテンシＷＬＴ＝１とする）、クロック信号ＣＫ＿ｍｕｘ＜０＞を立ち上げる（ｔ２００）。これにより、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿３、Ｌ１＿４を選択し、ラッチ回路Ｌ１＿３、Ｌ１＿４にラッチされた書込みデータＤＱ＜０＞〜ＤＱ＜３＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。
次に、ｔ２００のクロックの後、ｔ２０１においてコマンドデコーダＣＯＭＤＥＣが第１のクロック信号ＣＫ＿ｗｒｉｔｅを活性化させると、ラッチ回路Ｌ２＿１、Ｌ２＿２は、マルチプレクサＭＵＸ１〜ＭＵＸ４において選択されたラッチ回路Ｌ１＿３、Ｌ１＿４の書込みデータＤＱ＜０＞〜ＤＱ＜３＞をラッチし、該データをチップ内部へ転送する。
同様に、図４に示すストローブ信号Ｓ５、Ｓ７を受けたラッチ回路Ｌ１＿２は、書込みデータＤＱ＜６＞、ＤＱ＜４＞をラッチし、この２ビットデータＤＱ＜６＞、ＤＱ＜４＞をマルチプレクサＭＵＸ３，ＭＵＸ４へ書込みデータＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞として出力することができる（ｔ４１〜ｔ４４）。
ストローブ信号Ｓ６、Ｓ８を受けたラッチ回路Ｌ１＿１は、書込みデータＤＱ＜７＞、ＤＱ＜５＞をラッチし、この２ビットデータＤＱ＜７＞、ＤＱ＜５＞をマルチプレクサＭＵＸ１，ＭＵＸ２へ書込みデータＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞として出力することができる（ｔ５１〜ｔ５４）。
ｔ４１〜ｔ４２、ｔ５１〜ｔ５２において、クロック信号ＣＫ＿ｍｕｘ＜１＞は非活性状態であり、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿１、Ｌ１＿２をまだ選択していない。このとき、クロック信号ＣＫ＿ｍｕｘ＜０＞が活性状態であり、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿３、Ｌ１＿４を選択した状態である。
次に、ｔ２の後、セレクタＳＥＬがコマンドＣＡ，ＣＳ＿ｎとしてライトコマンドＷｒｉｔｅを受け取ると、例えば、クロック信号ＣＫ＿ｔｓの１クロック後に（ライトレイテンシＷＬＴ＝１とする）、クロック信号ＣＫ＿ｍｕｘ＜１＞が立ち上がる（ｔ３００）。これにより、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿１、Ｌ１＿２を選択し、ラッチ回路Ｌ１＿１、Ｌ１＿２にラッチされた書込みデータＤＱ＜４＞〜ＤＱ＜７＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。
次に、ｔ３００のクロックの後、ｔ３０１においてコマンドデコーダＣＯＭＤＥＣが第１のクロック信号ＣＫ＿ｗｒｉｔｅを活性化させると、ラッチ回路Ｌ２＿１、Ｌ２＿２は、マルチプレクサＭＵＸ１〜ＭＵＸ４において選択されたラッチ回路Ｌ１＿１、Ｌ１＿２の書込みデータＤＱ＜４＞〜ＤＱ＜７＞をラッチし、該データをチップ内部へ転送する。
ここで、第１のラッチ部としてのラッチ回路Ｌ１＿１〜Ｌ１＿４は、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞の各周期（第１の周期）において取り込んだ２ビットの書込みデータを、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞の対応する周期が終了するまでラッチし続ける。換言すると、ラッチ回路Ｌ１＿４は、ストローブ信号Ｓ１、Ｓ３の入力から次のストローブ信号Ｓ１、Ｓ３の入力開始までラッチし続ける。ラッチ回路Ｌ１＿３はストローブ信号Ｓ２、Ｓ４の入力後から次のストローブ信号Ｓ２、Ｓ４の入力開始までラッチし続ける。ラッチ回路Ｌ１＿２はストローブ信号Ｓ５、Ｓ７の入力後から次のストローブ信号Ｓ５、Ｓ７の入力開始までラッチし続ける。並びに、ラッチ回路Ｌ１＿１はストローブ信号Ｓ６、Ｓ８の入力後から次のストローブ信号Ｓ６、Ｓ８の入力開始までラッチし続ける。即ち、ラッチ部Ｌ１＿４は、図３のｔ２２〜ｔ２３の期間中、書込みデータＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞を出力し続ける。ラッチ部Ｌ１＿３は、図３のｔ３２〜ｔ３３の期間中、書込みデータＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞を出力し続ける。ラッチ部Ｌ１＿２は、図４のｔ４２〜ｔ４３の期間中、書込みデータＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞を出力し続ける。ラッチ部Ｌ１＿１は、図４のｔ５２〜ｔ５３の期間中、書込みデータＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞を出力し続ける。
第２のラッチ部としてのラッチ回路Ｌ２＿１、２＿２は、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞の対応する周期（第１の周期）が終了するまでに第１のクロックＣＫ＿ｗｒｉｔｅを受けて、第１のラッチ回路Ｌ１＿１〜Ｌ１＿４でラッチされた書込みデータを取り込めばよい。
従って、クロック信号ＣＫ＿ｔｓのずれにより、ｔ２０１で立ち上がる第１のクロック信号ＣＫ＿ｗｒｉｔｅがｔ３２〜ｔ２３の間の範囲内でずれた場合であっても、ラッチ回路Ｌ２＿１，Ｌ２＿２は、正確にラッチ回路Ｌ１＿３、Ｌ１＿４からのデータをラッチすることができる。同様に、ｔ４０１で立ち上がる第１のクロック信号ＣＫ＿ｗｒｉｔｅがｔ３４〜ｔ２５の間の範囲内でずれた場合であっても、ラッチ回路Ｌ２＿１，Ｌ２＿２は、正確にラッチ回路Ｌ１＿３、Ｌ１＿４からのデータをラッチすることができる。図４のｔ３０１で立ち上がる第１のクロック信号ＣＫ＿ｗｒｉｔｅがｔ５２〜ｔ４３の間の範囲内でずれた場合であっても、ラッチ回路Ｌ２＿１，Ｌ２＿２は、正確にラッチ回路Ｌ１＿１、Ｌ１＿２からのデータをラッチすることができる。
尚、クロック信号ＣＫ＿ｔｓがクロックＤＱＳ＿ｔｓからずれた場合、第１のクロック信号ＣＫ＿ｗｒｉｔｅとともに、クロック信号ＣＫ＿ｍｕｘ＜０：１＞も同様にずれる。このため、第１のクロック信号ＣＫ＿ｗｒｉｔｅとクロック信号ＣＫ＿ｍｕｘ＜０：１＞との間のずれは無視してよい。
このように、本実施形態では、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞の周期またはストローブ信号の周期の長さによって、第１のラッチ部（Ｌ１＿１〜Ｌ１＿４）における書込みデータのラッチ期間（例えば、ｔ４４〜ｔ２３、ｔ３２〜ｔ３３、ｔ５２〜ｔ４３）が決定される。そして、第１のラッチ部（Ｌ１＿１〜Ｌ１＿４）における書込みデータのラッチ期間中に、第２のラッチ部（Ｌ２＿１、Ｌ２＿２）が第１のクロック信号ＣＫ＿ｗｒｉｔｅを受け取ればよい。例えば、ラッチ回路Ｌ１＿１、Ｌ２＿２は、ラッチ回路Ｌ１＿３、Ｌ１＿４における書込みデータのラッチ期間中（ｔ３２〜ｔ２３）に、クロック信号ＣＬ＿ｗｒｉｔｅを受け取ればよい。あるいは、ラッチ回路Ｌ１＿１、Ｌ２＿２は、ラッチ回路Ｌ１＿１、Ｌ１＿２における書込みデータのラッチ期間中（ｔ５２〜ｔ４３）に、クロック信号ＣＬ＿ｗｒｉｔｅを受け取ればよい。
本実施形態では、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：１＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：１＞の周期およびストローブ信号の周期が第２のクロック信号ＤＱＳ＿ｔｓの４クロック分（４周期分）と長いので、第１のラッチ部Ｌ１＿１〜Ｌ１＿４における書込みデータのラッチ期間（例えば、ｔ３２〜ｔ２３、ｔ３４〜ｔ２５、ｔ５２〜ｔ４３）も長い。これにより、クロック信号ＣＫ＿ｔｓ（即ち、クロック信号ＣＫ＿ｗｒｉｔｅ）と第２のクロック信号ＤＱＳ＿ｔｓとの間においてタイミングのずれが多少あったとしても、第１のラッチ部Ｌ１＿１〜Ｌ１＿４における書込みデータのラッチ期間中に、第２のラッチ部Ｌ２＿１、Ｌ２＿２が第１のクロック信号ＣＫ＿ｗｒｉｔｅを受け取ることができる。つまり、本実施形態による半導体記憶装置は、第１のクロック信号ＣＫ＿ｔｓ（即ち、クロック信号ＣＫ＿ｗｒｉｔｅ）と第２のクロック信号ＤＱＳ＿ｔｓとの間のタイミングのずれに対して許容範囲が広く、書込みデータを正確にチップ内部へ転送することができる。
尚、第２のラッチ部（Ｌ２＿１、Ｌ２＿２）は、第１のラッチ部（Ｌ１＿１〜Ｌ１＿４）でラッチされた書込みデータを選択的に２ビットずつ並行（並列）に出力する。従って、本実施形態は、書込みデータをチップ内部へＤＤＲ転送することができる。
本実施形態による半導体記憶装置は、第１のクロック信号ＣＫ＿ｔｓと第２のクロック信号ＤＱＳ＿ｔｓとの間のタイミングが多少ずれたとしても書込みデータの取込み不良を抑制することができ、かつ、高速な書込み動作を実現することができる。また、本実施形態による半導体記憶装置は、クロック信号としてＣＫ＿ｔ、ＤＱＳ＿ｔのみを使用しているので、ツリー部の消費電力を低減することができる。
（第２の実施形態）
図５は、第２の実施形態によるＩ／Ｏ部の書込みデータ入力回路の内部構成を示すブロック図である。第１の実施形態では、ストローブ生成部ＳＧは、２ビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎを備えている。しかし、第２の実施形態では、ストローブ生成部ＳＧは、ｎビットシフトカウンタ（ｎは３以上の整数）ＳＣ＿ｔｓ、ＳＣ＿ｔｓｎを備えている。この場合、各ビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎに対してそれぞれｎ個の論理ゲートＧ１〜Ｇｎ、Ｇ（ｎ＋１）〜Ｇ（２ｎ）が設けられる。そして、２ｎ個の論理ゲートＧ１〜Ｇｎ、Ｇ（ｎ＋１）〜Ｇ（２ｎ）に対応するように、２ｎ個のラッチ回路Ｌ１＿１〜Ｌ１＿２ｎを含む第１のラッチ部が設けられる。
マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿１〜Ｌ１＿２ｎからデータを受けて、そのうち４ビットデータを選択的に第２のラッチ部としてのラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。マルチプレクサＭＵＸ１〜ＭＵＸ４の個数およびラッチ回路Ｌ２＿１、Ｌ２＿２の個数はそれぞれ第１の実施形態のそれらと同じである。
ｎビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎは、クロック信号ＤＱＳ＿ｔｓまたはＤＱＳ＿ｔｓｎの所定周期（例えば、２クロック）ごとにビットシフト信号ＤＱＳ＿ｔｓ＿ｎｂｉｔ＜０：ｎ−１＞のいずれか、ＤＱＳ＿ｔｓｎ＿ｎｂｉｔ＜０：ｎ−１＞のいずれかを出力する。例えば、ｎビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎは、クロック信号ＤＱＳ＿ｔｓまたはＤＱＳ＿ｔｓｎの或る周期において、それぞれビットシフト信号ＤＱＳ＿ｔｓ＿ｎｂｉｔ＜０＞、ＤＱＳ＿ｔｓｎ＿ｎｂｉｔ＜０＞を活性化させ、次の周期に、ビットシフト信号ＤＱＳ＿ｔｓ＿ｎｂｉｔ＜１＞、ＤＱＳ＿ｔｓｎ＿ｎｂｉｔ＜１＞を活性化させ、さらに次の周期に、ビットシフト信号ＤＱＳ＿ｔｓ＿ｎｂｉｔ＜２＞、ＤＱＳ＿ｔｓｎ＿ｎｂｉｔ＜２＞を活性化させる。このように、ｎビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎは、ビットシフト信号ＤＱＳ＿ｔｓ＿ｎｂｉｔ＜０：ｎ−１＞、ＤＱＳ＿ｔｓｎ＿ｎｂｉｔ＜０：ｎ−１＞を、＜＞内の数値の順番に活性化させる。それに伴い、ストローブ生成部ＳＧは、ストローブ信号ＤＱＳ＿ｃ＜０：ｎ−１＞、ＤＱＳ＿ｔ＜０：ｎ−１＞を＜＞内の数値の順番に出力する。
マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿１〜Ｌ１＿２ｎからデータを受けて、そのうち４ビットデータを選択的にラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。例えば、マルチプレクサＭＵＸ１〜ＭＵＸ４は、それぞれデータＤＱ＿ｃ０＜０：ｎ−１＞、ＤＱ＿ｃ１＜０：ｎ−１＞、ＤＱ＿ｔ０＜０：ｎ−１＞、ＤＱ＿ｔ１＜０：ｎ−１＞を受け、これらのデータを＜＞内の数値の順番にラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。＜＞内の数値が同じデータＤＱ＿ｃ０＜ｋ＞、ＤＱ＿ｃ１＜ｋ＞、ＤＱ＿ｔ０＜ｋ＞およびＤＱ＿ｔ１＜ｋ＞（ｋ＝０〜ｎ−１）は、同時に転送される。
第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図６〜図８は、第２の実施形態によるＭＲＡＭの動作を示すタイミング図である。図６〜図８では、３ビットシフトカウンタＳＣ＿ｔｓ、ＳＣ＿ｔｓｎを備えたＭＲＡＭの例を示す。
クロック信号ＤＱＳ＿ｔｓ、ＤＱＳ＿ｔｓｎは、第１の実施形態のそれらと同じである。３ビットシフトカウンタＳＣ＿ｔｓは、３ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜０＞〜ＤＱＳ＿ｔｓ＿３ｂｉｔ＜２＞を周期的に（例えば、２クロックごとに）順番に活性化する。３ビットシフトカウンタＳＣ＿ｔｓｎは、３ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜０＞〜ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜２＞を周期的に順番に活性化する。例えば、ｔ１〜ｔ２において、３ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜０＞が活性化され（図６）、ｔ２〜ｔ３において、３ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜１＞が活性化され（図７）、ｔ３〜ｔ４において、３ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜２＞が活性化される（図８）。その後、３ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜０：２＞の活性化が繰り返される。
ｔ１１までにおいて、３ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜０＞が活性化され（図６）、ｔ１１〜ｔ１２において、３ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜１＞が活性化され（図７）、ｔ１２〜ｔ１３において、３ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜２＞が活性化される（図８）。その後、３ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜０：２＞の活性化が繰り返される。
論理ゲート部Ｇ１は、図６に示すように、ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜０＞が立ち上がっているｔ１〜ｔ２において、クロックＣ２、Ｃ４を通過させ、クロックＣ２、Ｃ４をストローブ信号Ｓ２、Ｓ４としてラッチ回路Ｌ１＿３へ出力する。
論理ゲート部Ｇ２は、図７に示すように、ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜１＞が立ち上がっているｔ２〜ｔ３において、クロックＣ６、Ｃ８を通過させ、クロックＣ６、Ｃ８をストローブ信号Ｓ６、Ｓ８としてラッチ回路Ｌ１＿１へ出力する。
論理ゲート部Ｇ３（図示せず）は、図８に示すように、ビットシフト信号ＤＱＳ＿ｔｓ＿２３ｂｉｔ＜２＞が立ち上がっているｔ３〜ｔ４の期間において、クロックＣ１０、Ｃ１２を通過させ、クロックＣ１０、Ｃ１２をストローブ信号Ｓ１０、Ｓ１２としてラッチ回路Ｌ１＿５（図示せず）へ出力する。
論理ゲート部Ｇｎ＋１は、図６に示すように、ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜０＞が立ち上がっているｔ１１までの期間において、クロックＣ１、Ｃ３を通過させ、クロックＣ１、Ｃ３をストローブ信号Ｓ１、Ｓ３としてラッチ回路Ｌ１＿２へ出力する。
論理ゲート部Ｇｎ＋２は、図７に示すように、ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜１＞が立ち上がっているｔ１１〜ｔ１２において、クロックＣ５、Ｃ７を通過させ、クロックＣ５、Ｃ７をストローブ信号Ｓ５、Ｓ７としてラッチ回路Ｌ１＿２へ出力する。
論理ゲート部Ｇｎ＋３（図示せず）は、図８に示すように、ビットシフト信号ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜２＞が立ち上がっているｔ１２〜ｔ１３において、クロックＣ９、Ｃ１１を通過させ、クロックＣ９、Ｃ１１をストローブ信号Ｓ９、Ｓ１１としてラッチ回路Ｌ１＿６へ出力する。
ラッチ回路Ｌ１＿１〜Ｌ１＿６は、ストローブ信号ＤＱＳ＿ｔ＜０：２＞、ＤＱＳ＿ｃ＜０：２＞（例えば、Ｓ１〜Ｓ１２）を受けて、チップの外部から受け取った書込みデータＤＱ＜０：Ｎ＞（例えば、ＤＱ＿ｔ＜０：２＞、ＤＱ＿ｔ＜０：２＞）をラッチする。
ｔ１の後、セレクタＳＥＬがコマンドＣＡ，ＣＳ＿ｎとしてライトコマンドＷｒｉｔｅを受け取ると、例えば、クロック信号ＣＫ＿ｔｓの１クロック後に（ライトレイテンシＷＬＴ＝１とする）、クロック信号ＣＫ＿ｍｕｘ＜０＞を立ち上げる（ｔ２００）。これにより、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿３、Ｌ１＿４を選択し、ラッチ回路Ｌ１＿３、Ｌ１＿４にラッチされた書込みデータＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞、ＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。
次に、ｔ２００のクロックの後、ｔ２０１においてコマンドデコーダＣＯＭＤＥＣが第１のクロック信号ＣＫ＿ｗｒｉｔｅを活性化させると、ラッチ回路Ｌ２＿１、Ｌ２＿２は、マルチプレクサＭＵＸ１〜ＭＵＸ４において選択されたラッチ回路Ｌ１＿３、Ｌ１＿４の書込みデータＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞、ＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞をラッチし、該データをチップ内部へ転送する。
ｔ２の後、セレクタＳＥＬがコマンドＣＡ，ＣＳ＿ｎとしてライトコマンドＷｒｉｔｅを受け取ると、例えば、クロック信号ＣＫ＿ｔｓの１クロック後に、クロック信号ＣＫ＿ｍｕｘ＜１＞が立ち上がる（図７のｔ３００）。これにより、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿１、Ｌ１＿２を選択し、ラッチ回路Ｌ１＿１、Ｌ１＿２にラッチされた書込みデータＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞、ＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。
次に、ｔ３００のクロックの後、ｔ３０１においてコマンドデコーダＣＯＭＤＥＣが第１のクロック信号ＣＫ＿ｗｒｉｔｅを活性化させると、ラッチ回路Ｌ２＿１、Ｌ２＿２は、マルチプレクサＭＵＸ１〜ＭＵＸ４において選択されたラッチ回路Ｌ１＿１、Ｌ１＿２の書込みデータＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞、ＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞をラッチし、該データをチップ内部へ転送する。
ｔ３の後、セレクタＳＥＬがコマンドＣＡ，ＣＳ＿ｎとしてライトコマンドＷｒｉｔｅを受け取ると、例えば、クロック信号ＣＫ＿ｔｓの１クロック後に、クロック信号ＣＫ＿ｍｕｘ＜２＞が立ち上がる（図８のｔ４００）。これにより、マルチプレクサＭＵＸ１〜ＭＵＸ４は、ラッチ回路Ｌ１＿５、Ｌ１＿６を選択し、ラッチ回路Ｌ１＿５、Ｌ１＿６にラッチされた書込みデータＤＱ＿ｔ０＜２＞、ＤＱ＿ｔ１＜２＞、ＤＱ＿ｃ０＜２＞、ＤＱ＿ｃ１＜２＞をラッチ回路Ｌ２＿１、Ｌ２＿２へ転送する。
次に、ｔ４００のクロックの後、ｔ４０１においてコマンドデコーダＣＯＭＤＥＣが第１のクロック信号ＣＫ＿ｗｒｉｔｅを活性化させると、ラッチ回路Ｌ２＿１、Ｌ２＿２は、マルチプレクサＭＵＸ１〜ＭＵＸ４において選択されたラッチ回路Ｌ１＿１、Ｌ１＿２の書込みデータＤＱ＿ｔ０＜２＞、ＤＱ＿ｔ１＜２＞、ＤＱ＿ｃ０＜２＞、ＤＱ＿ｃ１＜２＞をラッチし、該データをチップ内部へ転送する。
ここで、ラッチ回路Ｌ１＿１〜Ｌ１＿４は、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：２＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：２＞の各周期（第１の周期）において取り込んだ２ビットの書込みデータを、ビットシフト信号ＤＱＳ＿ｔｓ＿２ｂｉｔ＜０：２＞、ＤＱＳ＿ｔｓｎ＿２ｂｉｔ＜０：２＞の対応する周期が終了するまでラッチし続ける。換言すると、ラッチ回路Ｌ１＿４は、ストローブ信号Ｓ１、Ｓ３の入力終了後から次のストローブ信号Ｓ１、Ｓ３の入力開始までラッチし続ける。ラッチ回路Ｌ１＿３はストローブ信号Ｓ２、Ｓ４の入力終了後から次のストローブ信号Ｓ２、Ｓ４の入力開始までラッチし続ける。ラッチ回路Ｌ１＿２はストローブ信号Ｓ５、Ｓ７の入力終了後から次のストローブ信号Ｓ５、Ｓ７の入力開始までラッチし続ける。ラッチ回路Ｌ１＿１はストローブ信号Ｓ６、Ｓ８の入力終了後から次のストローブ信号Ｓ６、Ｓ８の入力開始までラッチし続ける。ラッチ回路Ｌ１＿５はストローブ信号Ｓ９、Ｓ１１の入力終了後から次のストローブ信号Ｓ９、Ｓ１１の入力開始までラッチし続ける。ラッチ回路Ｌ１＿６はストローブ信号Ｓ１０、Ｓ１２の入力終了後から次のストローブ信号Ｓ１０、Ｓ１２の入力開始までラッチし続ける。例えば、ラッチ部Ｌ１＿４は、図６のｔ２２〜ｔ２３の期間中、書込みデータＤＱ＿ｔ０＜０＞、ＤＱ＿ｔ１＜０＞を出力し続ける。ラッチ部Ｌ１＿３は、ｔ３２〜ｔ３３の期間中、書込みデータＤＱ＿ｃ０＜０＞、ＤＱ＿ｃ１＜０＞を出力し続ける。ラッチ部Ｌ１＿２は、図７のｔ４２〜ｔ４３の期間中、書込みデータＤＱ＿ｔ０＜１＞、ＤＱ＿ｔ１＜１＞を出力し続ける。ラッチ部Ｌ１＿１は、ｔ５２〜ｔ５３の期間中、書込みデータＤＱ＿ｃ０＜１＞、ＤＱ＿ｃ１＜１＞を出力し続ける。ラッチ部Ｌ１＿５は、図８のｔ６２〜ｔ６３の期間中、書込みデータＤＱ＿ｔ０＜２＞、ＤＱ＿ｔ１＜２＞を出力し続ける。ラッチ部Ｌ１＿６は、ｔ７２〜ｔ７３の期間中、書込みデータＤＱ＿ｃ０＜２＞、ＤＱ＿ｃ１＜２＞を出力し続ける。
ラッチ回路Ｌ２＿１、２＿２は、ビットシフト信号ＤＱＳ＿ｔｓ＿３ｂｉｔ＜０：２＞、ＤＱＳ＿ｔｓｎ＿３ｂｉｔ＜０：２＞の対応する周期（第１の周期）が終了するまでに第１のクロックＣＫ＿ｗｒｉｔｅを受けて、第１のラッチ回路Ｌ１＿１〜Ｌ１＿４でラッチされた書込みデータを取り込めばよい。
これにより、第２の実施形態によるＭＲＡＭも、第１の実施形態と同様の効果を得ることができる。
第２の実施形態は、３ビットシフトカウンタを用いた実施形態であるが、これを参照することによって、ｎビットシフトカウンタを用いた実施形態に容易に一般化することができる。
尚、上記実施形態におけるｎビットシフトカウンタは、データ書込みモードとデータ読出しモードとの切替わりの際にリセットしてもよい。ｎビットシフトカウンタは、内部の論理状態をリセットするリセット機能を有し、該リセットのタイミングがデータ読出しモードからデータ書込みモードへの切替わりのタイミングで切り換わる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＭＣ・・・メモリセル、ＭＣＡ・・・メモリセルアレイ、Ｉ／Ｏ・・・入出力部、Ｌ１＿１〜Ｌ１＿４・・・第１のラッチ部、Ｌ２＿１〜Ｌ２＿２・・・第２のラッチ部、ＳＧ・・・ストローブ生成部、ＭＵＸ１〜ＭＵＸ４・・・マルチプレクサ、ＳＣ＿ｔｓ、ＳＣ＿ｔｓｎ・・・ビットシフトカウンタ、Ｇ１〜Ｇ４・・・論理ゲート部

Claims (7)

  1. 書込みデータのラッチを許可するストローブ信号に基づいて、外部から取り込んだ書込みデータをラッチする第１のラッチ部と、
    第１のクロック信号に基づいて、前記第１のラッチ部でラッチされた書込みデータを取り込み、該書込みデータを内部へ転送するためにラッチする第２のラッチ部と、
    前記ストローブ信号を生成し、該ストローブ信号を前記第１のラッチ部へ供給するストローブ生成部とを備え、
    前記ストローブ生成部は、
    第２のクロック信号を受け取り、該第２のクロック信号のｎクロック（ｎは２以上の整数）ごとに論理が反転するビットシフト信号を出力するビットシフトカウンタと、
    前記ビットシフト信号の周期ごとに前記第２のクロック信号を前記ストローブ信号として出力する論理ゲート部とを備え、
    前記ビットシフト信号の周期または前記ストローブ信号の周期によって前記第１のラッチ部における前記書込みデータのラッチ期間が決定されることを特徴とする半導体装置。
  2. 前記ストローブ生成部は、
    前記第２のクロック信号を受け取り、該第２のクロック信号の複数クロックごとに論理が反転する第１のビットシフト信号を出力する第１のビットシフトカウンタと、
    前記第２のクロック信号の反転信号を受け取り、該反転信号の複数クロックごとに論理が反転する第２のビットシフト信号を出力する第２のビットシフトカウンタと、
    前記第１のビットシフト信号と前記第２のクロック信号の反転信号とのＡＮＤ演算結果を第１のストローブ信号として出力する第１の論理ゲート部と、
    前記第２のビットシフト信号と前記第２のクロック信号とのＡＮＤ演算結果を第２のストローブ信号として出力する第２の論理ゲート部とを備え、
    前記第１のストローブ信号と前記第２のストローブ信号とは、前記第２のクロック信号の半周期分ずれていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ストローブ生成部は、
    前記第２のビットシフト信号の反転信号と前記第２のクロック信号の反転信号とのＡＮＤ演算結果を第３のストローブ信号として出力する第３の論理ゲート部と、
    前記第１のビットシフト信号の反転信号と前記第２のクロック信号とのＡＮＤ演算結果を第４のストローブ信号として出力する第４の論理ゲート部とを備え、
    前記第１から第４のストローブ信号は、前記第２のクロック信号の半周期分ずつずれていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のラッチ部は、前記ビットシフト信号の或る第１の周期において取り込んだ前記書込みデータを、該第１の周期が終了するまでラッチし続け、
    前記第２のラッチ部は、前記第１の周期が終了するまでに前記第１のクロックを受けて、前記第１のラッチ部でラッチされた書込みデータを取り込むことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
  5. 前記第１のラッチ部は、或るストローブ信号の入力後から次のストローブ信号の入力開始までの期間に取り込んだ前記書込みデータを、前記第２のストローブ信号の入力が開始されるまでラッチし、
    前記第２のラッチ部は、該期間の間に前記第１のクロックを受けて、前記第１のラッチ部でラッチされた書込みデータを取り込むことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
  6. 前記ビットシフトカウンタは、内部の論理状態をリセットするリセット機能を有し、該リセットのタイミングがデータの読み出しから書き込みのタイミングで切り換わることを特徴とする請求項１から請求項５のいずれかに記載の半導体装置。
  7. 書込みデータのラッチを許可するストローブ信号に基づいて、外部から取り込んだ書込みデータをラッチする第１のラッチ部と、第１のクロック信号に基づいて、前記第１のラッチ部でラッチされた書込みデータを取り込み、該書込みデータを内部へ転送するためにラッチする第２のラッチ部と、前記ストローブ信号を生成し、該ストローブ信号を前記第１のラッチ部へ供給するストローブ生成部とを備えた半導体装置の駆動方法であって、
    前記ストローブ生成部において、第２のクロック信号を受け取り、
    前記ストローブ生成部において、前記第２のクロック信号のｎクロック（ｎは２以上の整数）ごとに論理が反転するビットシフト信号を出力し、
    前記ストローブ生成部において、前記ビットシフト信号の周期ごとに前記第２のクロック信号を前記ストローブ信号として出力し、
    前記第１のラッチ部において、前記ストローブ信号に基づいて、前記書込みデータをラッチし、
    前記第２のラッチ部において、前記第１のクロック信号に基づいて、前記第１のラッチ部でラッチされた前記書込みデータを内部へ転送するためにラッチすることを具備し、
    前記ビットシフト信号の周期または前記ストローブ信号の周期によって前記第１のラッチ部における前記書込みデータのラッチ期間を決定することを特徴とする半導体装置の駆動方法。
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