KR19990085827A - 다중 에지 플립플롭 회로 - Google Patents

Abstract

상보형 금속 산화물 반도체로 형성된 플립플롭 회로에 입력되는 클럭 신호를 가공하여 사용함으로서, 클럭 신호의 상승 에지와 하강 에지에 모두에 트리거되어 플립플롭 회로의 상태가 반전되도록 한다. 따라서 D-플립플롭의 경우에 클럭 신호가 변할 때마다 입력된 데이터 신호가 출력에 전달된다.

Description

다중 에지 플립플롭 회로

이 발명은 디지털 논리 회로에 관한 것으로서, 보다 상세하게는 금속 산화물반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor : MOSFET)를 사용한 플립플롭(flip flop) 회로에 관한 것이다.

플립플롭은 트리거(trigger) 회로를 가지고 있는 래치(latch)로서 다양한 종류가 있으며, 대부분은 논리 게이트(gate)를 합성해서 얻을 수 있다. 반도체 논리 회로에서 플립플롭은 메모리 소자나 데이터의 타이밍(timing) 동기를 맞추기 위해 많이 사용된다.

도 1에 종래의 상보형 MOS(complementary : CMOS)로 형성된 D-플립플롭 회로를 도시하였고, 도 2에 도 1의 회로의 동작 타이밍을 도시하였다. 도 1에서와 같이 종래의 CMOS로 형성된 D-플립플롭 회로는 다수의 인버터(inverter)와 트랜스미션 게이트(transmission gate)로 이루어진 주 논리 회로부(10)와 2개의 인버터로 형성된 클럭 회로부(20)로 이루어진다. 클럭 회로부(20)는 외부로부터 입력된 입력 클럭 신호(CK)를 가공하여 입력 클럭 신호(CK)와 같은 논리 레벨을 가지는 제1 클럭(CL)과 반대되는 논리 레벨을 가지는 제2 클럭(CLB)을 만들어 주 논리 회로부(10)의 트랜스미션 게이트에 인가한다. 주 논리 회로부(10)는 데이터 입력단(D)과 상보 출력단(Q, QN)를 가지며, 클럭 회로부(20)로부터 입력된 제1 및 제2 클럭 신호(CL, CLB)에 따라 제어된다.

이러한 D-플립플롭 회로는 도 2에서와 같이, 입력 클럭 신호(CK)의 상승 에지(positive edge) 또는 하강 에지(negative edge)에 트리거되어 데이터 입력(D)에 존재하는 논리 레벨(logic level)을 저장한다. 즉 에지 트리거(edge-triggered) 형태를 가지며 입력 클럭 신호(CK)의 주기마다 한 번의 데이터 변화가 발생한다.

반도체 회로를 설계할 때, 특정한 신호의 변화가 발생할 때마다 데이터의 변화가 필요한 경우도 많이 있다. 예를 들어, 디지털 오디오 신호처리(digital audio signal processing)에서 좌측 신호와 우측 신호를 순차적으로 입력받는 에지 검출기(edge detector)에서는 상승 에지와 하강 에지 모두에서 트리거 되는 플립플롭 회로가 필요하다.

그러나 종래의 플립플롭 회로는 클럭 신호의 상승 에지나 하강 에지 중에서 하나의 시점에서만 데이터의 변화가 발생하므로, 이러한 종래의 플립플롭 회로로는 입력되는 클럭 신호의 변화가 발생할 때마다 데이터 신호를 변화시키는 회로를 설계하기가 어려운 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 본 발명의 과제는 클럭신호의 상승 에지나 하강 에지 모두에서 플립플롭의 입력 신호가 출력에 전달될 수 있도록 하는 것이다.

도 1은 종래의 플립플롭 회로를 도시한 블록도이고,

도 2는 도 1의 플립플롭 회로의 동작을 나타내는 타이밍도이고,

도 3은 본 발명의 실시예에 따른 플립플롭 회로를 도시한 블록도이고,

도 4는 도 3의 플립플롭 회로의 동작을 나타내는 타이밍도이다.

이러한 과제를 달성하기 위하여, 본 발명에서는 플립플롭이 외부에서 입력되는 입력 클럭 신호의 상승 에지와 하강 에지에 모두에 트리거되어 회로의 상태가 반전된다. D-플립플롭의 경우에는 입력된 데이터 신호가 클럭 신호가 변할 때마다 출력에 전달된다.

이러한 플립플롭 회로는 논리 소자를 이용하여 입력 클럭 신호를 변경하여 새로운 클럭 신호로 사용한다. 즉 입력 클럭 신호와 이 신호를 일정 시간 지연시킨 신호를 배타 논리합 하여 입력 클럭 신호의 상승 에지와 하강 에지마다 논리 레벨이 변하는 새로운 클럭 신호를 만들어 플립플롭을 동작시킴으로서, 입력 클럭 신호가 변할 때마다 플립플롭의 상태가 반전된다.

이하 본 발명의 바람직한 실시예를 기재한다. 그러나 하기한 실시예는 본 발명의 바람직한 한 실시예일 뿐 본 발명이 하기한 실시예에 한정되는 것은 아니다.

본 발명의 실시예에 따른 다중 에지 D-플립플롭 회로를 도 3에 도시하였고, 도 3의 플립플롭 회로의 동작을 나타내는 타이밍도를 도 4에 도시하였다. 도 3에서와 같이 본 발명에 따른 D-플립플롭 회로는 다수의 인버터 및 트랜스미션 게이트로 형성된 주 논리 회로(10)와 버퍼 셀(buffer cell)(31), 배타 논리합 게이트(exclusive-OR gate)(32) 및 인버터(33)로 이루어진 클럭 회로부(30)로 이루어진다. 이러한 플립플롭 회로는 CMOS를 사용하여 형성된다.

클럭 회로부(30)는 외부로부터 입력된 입력 클럭 신호(CK)를 버퍼 셀(31)을 이용하여 일정 시간 지연시키고, 이 지연된 신호를 입력 클럭 신호(CK)와 배타 논리합 게이트(32)로 배타 논리합 시켜, 도 4에 도시한 것과 같은 제1 클럭 신호(CL)를 만든다. 또한 인버터(33)를 사용하여 제1 클럭 신호(CL)와 반대되는 논리 레벨을 가지는 제2 클럭 신호(CLB)도 만든다. 이러한 제1 및 제2 클럭 신호(CL, CLB)는 주 논리 회로부(10)의 트랜스미션 게이트에 인가되어 플립플롭을 동작시킨다. 주 논리 회로부(10)는 데이터 입력단(D)과 상보 출력단(Q, QN)을 가지며, 클럭 회로부(30)로부터 입력된 제1 및 제2 클럭 신호(CL, CLB)에 따라 데이터 입력단(D)에 인가된 데이터 신호를 출력단(Q, QN)으로 출력한다.

이러한 D-플립플롭 회로는 도 4에서와 같이, 입력 클럭 신호(CK)의 상승 에지와 하강 에지에 모두 트리거되어 데이터 입력단(D)에 존재하는 논리 레벨을 저장한다. 즉 입력 클럭 신호(CK)가 변할 때마다 데이터 입력단(D)에 입력된 데이터 신호를 출력단(Q, QN)으로 출력시킨다.

상기한 바와 같이, 본 발명에 따른 플립플롭 회로에서는 입력되는 클럭 신호가 변할 때마다 플립플롭에 입력된 데이터 신호가 출력으로 전달됨에 따라, 에지 검출기와 같이 이러한 기능을 필요로 하는 논리 회로의 설계가 용이하다.

비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

Claims (4)

1. 외부로부터 입력 클럭 신호를 받아 상기 입력 클럭 신호의 상승 에지와 하강 에지 모두에서 논리 레벨이 변하는 제1 클럭 신호와 상기 제1 클럭 신호와 반대되는 논리 레벨을 가지는 제2 클럭 신호를 발생하는 클럭 회로부,

   상기 클럭 회로부로부터 입력된 상기 제1 클럭 신호와 상기 제2 클럭 신호에 따라 회로의 상태를 반전시키는 주 논리 회로부를 포함하는

   다중 에지 플립플롭 회로.
2. 제1항에서,

   상기 클럭 회로부는

   버퍼 셀, 배타 논리합 게이트 및 인버터로 형성되고,

   상기 입력 클럭 신호를 상기 버퍼 셀을 이용하여 일정 시간 지연시키고, 상기 배타 논리합 게이트를 사용하여 상기 지연된 클럭 신호와 상기 입력 클럭 신호를 배타 논리합 시켜 상기 제1 클럭 신호를 만들고, 상기 인버터를 사용하여 상기 제2 클럭 신호를 만드는

   다중 에지 플립플롭 회로.
3. 제2항에서,

   상기 주 논리 회로부는

   다수의 인버터 및 트랜스미션 게이트로 형성되고,

   데이터 입력단과 서로 상보된 두 개의 출력단을 가지며, 상기 클럭 회로부로부터 상기 트랜스미션 게이트로 입력된 상기 제1 및 제2 클럭 신호에 따라 상기 데이터 입력단에 인가된 데이터 신호를 상기 두 개의 출력단으로 출력하는

   다중 에지 플립플롭 회로.
4. 제1항에서,

   상기 클럭 회로부와 상기 주 논리 회로부는 상보형 금속 산화물 반도체(CMOS)로 형성된

   다중 에지 플립플롭 회로.