KR100721492B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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가즈오 오까다
히로시 야마다
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산요덴키가부시키가이샤
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Abstract

칩 사이즈 패키지형의 반도체 장치의 제조 방법에서, 그 신뢰성의 향상을 도모한다. 반도체 기판(10)의 표면에 제1 절연막(11)을 개재하여 지지체(14)를 형성한다. 다음으로, 반도체 기판(10)의 일부를 해당 이면으로부터 선택적으로 에칭하여 개구부(10w)를 형성한 후, 해당 이면에 제2 절연막(17)을 형성한다. 다음으로, 개구부(10w)의 바닥부의 제1 절연막(11) 및 제2 절연막(16)을 선택적으로 에칭하여, 해당 개구부(10w)의 바닥부의 패드 전극(12)을 노출시킨다. 다음으로, 반도체 기판(10)의 이면으로부터 개구부(10w)의 측벽과 바닥부의 경계에 위치하는 제2 절연막 상에, 제3 레지스트층(18)을 선택적으로 형성한다. 또한, 소정의 패턴에 따라, 개구부(10w)의 바닥부의 패드 전극(12)과 전기적으로 접속되어 반도체 기판(10)의 이면 상으로 연장되는 배선층(19)을 선택적으로 형성한다.
반도체 기판, 절연막, 개구부, 패드 전극, 배선층, 다이싱 라인, 도전 단자

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 14는 종래예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
10w : 개구부
11 : 제1 절연막
12 : 패드 전극
13 : 수지층
14 : 지지체
15 : 제1 레지스트층
16 : 제2 절연막
17 : 제2 레지스트층
18 ; 제3 레지스트층
19 : 배선층
[특허 문헌1] 일본 특허 공표2002-512436호 공보
반도체 장치의 제조 방법에 관한 것으로, 특히, 칩 사이즈 패키지형의 반도체 장치의 제조 방법에 관한 것이다.
최근, 패키지 기술로서, 칩 사이즈 패키지(Chip Size package)가 주목받고 있다. 칩 사이즈 패키지란, 반도체 칩의 외형 치수와 대략 동 사이즈의 외형 치수를 갖는 소형 패키지를 의미한다. 종래부터, 칩 사이즈 패키지형의 반도체 장치의 일종으로서, BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 반도체 칩의 패드 전극과 전기적으로 접속한 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
상술한 종래예에 따른 BGA형의 반도체 장치는, 예를 들면 다음에 설명하는 바와 같은 공정을 거친 제조 방법에 의해 제조된다.
우선, 다이싱 라인에 의해 구분된 반도체 기판을 준비한다. 여기서, 반도체 기판의 표면에는, 전자 디바이스가 형성되어 있다. 다음으로, 반도체 기판의 표면에, 전자 디바이스와 접속된 패드 전극을 형성한다. 또한, 반도체 기판의 표면에 지지체를 접착한다. 다음으로, 다이싱 라인을 따라, 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여, 개구부를 형성한다. 다음으로, 개구부 내에서 노출되는 패드 전극과 전기적으로 접속되어 해당 개구부 내로부터 반도체 기판의 이면 상으로 연장되는 배선층을 형성한다. 또한, 배선층이 소정의 배선 패턴으로 되도록, 해당 배선층을 선택적으로 에칭하여 패터닝한다. 다음으로, 배선층 상을 포함하는 반도체 기판의 이면 상에, 배선층의 일부를 노출시키는 보호층을 형성하고, 해당 배선층의 일부 상에 도전 단자를 형성한다. 마지막으로, 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리한다.
또한, 상술한 기술에 관련되는 기술 문헌으로서는, 예를 들면 특허 문헌1을 들 수 있다.
도 14는 상술한 반도체 장치의 제조 방법의 도중 공정을 도시하는 단면도이다. 도 14에 도시한 바와 같이, 반도체 기판(50)의 표면에, 제1 절연막(51)을 개재하여 패드 전극(52)이 형성되어 있다. 또한, 패드 전극(52) 상을 포함하는 반도체 기판(50)의 표면 상에, 수지층(53)을 개재하여 지지체(54)가 형성되어 있다. 그리고, 다이싱 라인 DL을 따라, 개구부(50w)가 형성되어 있다.
그러나, 상술한 반도체 기판(50)의 이면에 형성된 개구부(50w)에서, 해당 이면 상의 제2 절연막(56)에, 크랙(60) 등의 손상이 발생하는 등의 문제가 발생하였다. 이 크랙(60) 등의 손상은, 반도체 기판(50)을 핸들링할 때에 해당 반도체 기판(50)이 구부러져 해당 개구부(50w)에 응력이 가해짐으로써 발생하였다.
상기 크랙(60) 등의 손상이 제2 절연막(56)에 발생하면, 후 공정에서 이용하는 에칭용제 등의 약액이 침입하였다. 그 때문에, 제2 절연막(56)과 인접하여 형성되어 있는 패드 전극(52)이나 그 밖의 반도체 기판(50)의 부위가 부식되는 등의 문제가 발생하였다. 결과적으로, 반도체 장치의 신뢰성이 저하되었다.
따라서 본 발명은, 칩 사이즈 패키지형의 반도체 장치의 제조 방법에서, 그 신뢰성의 향상을 도모한다.
본 발명의 반도체 장치의 제조 방법은, 상기 과제를 감안하여 이루어진 것으로, 다이싱 라인에 의해 구분되며, 제1 절연막을 개재하여, 해당 다이싱 라인을 따라 패드 전극이 형성된 반도체 기판의 표면에, 수지층을 개재하여 지지체를 형성하는 공정과, 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여, 다이싱 라인의 일부를 따라 개구하는 개구부를 형성하는 공정과, 개구부 내를 포함하는 반도체 기판의 이면 상에 제2 절연막을 형성하는 공정과, 개구부의 바닥부의 제1 및 제2 절연막의 일부를 선택적으로 에칭하여 제거하여, 패드 전극의 일부를 노출시키는 공정과, 개구부의 측벽과 바닥부의 경계에 위치하는 제2 절연막을 피복하도록 하여, 해당 개구부 내를 포함하는 제2 절연막 상에, 레지스트층을 선택적으로 형성 하는 공정과, 개구부의 바닥부에서 노출되는 패드 전극의 일부와 전기적으로 접속되어 반도체 기판의 이면의 레지스트층 상 및 제2 절연막 상으로 연장되는 배선층을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성 외에, 배선층 상을 포함하는 반도체 기판의 이면 상에, 해당 배선층의 일부를 노출시키는 보호층을 형성하는 공정과, 다이싱 라인을 따른 다이싱에 의해, 반도체 기판을 복수의 반도체 칩으로 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성 외에, 배선층 상을 포함하는 반도체 기판의 이면 상에, 해당 배선층의 일부를 노출시키는 보호층을 형성하는 공정과, 배선층의 일부 상에 도전 단자를 형성하는 공정과, 다이싱 라인을 따른 다이싱에 의해, 반도체 기판을 복수의 반도체 칩으로 분리하는 공정을 갖는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 1, 도 4, 도 9 및 도 11은, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도이다. 또한, 도 2 및 도 3, 도 5 내지 도 8, 도 10, 도 12 및 도 13은, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
또한, 도 1 내지 도 13에서는, 반도체 기판 중, 후술하는 다이싱 라인 DL1 및 그것에 직교하는 다이싱 라인 DL2의 근방을 도시하고 있다.
또한, 도 1은 반도체 기판(10)의 표면으로부터 본 평면도이다. 도 4 및 도 9, 도 11은, 반도체 기판(10)의 이면으로부터 본 평면도이다.
우선, 도 1에 도시한 바와 같이, 다이싱 라인 DL1 및 그것에 직교하는 다이싱 라인 DL2에 의해 구분된 반도체 기판(10)을 준비한다. 반도체 기판(10)의 표면에는, 도시하지 않은 전자 디바이스가 형성되어 있다. 여기서, 도시하지 않은 전자 디바이스는, 예를 들면, CCD(Charge Coupled Device)나 적외선 센서 등의 수광 소자, 혹은 발광 소자인 것으로 한다. 혹은, 도시하지 않은 전자 디바이스는, 상기 수광 소자나 발광 소자 이외의 전자 디바이스이어도 된다. 또한, 반도체 기판(10)은, 예를 들면 실리콘 기판으로 이루어지는 것으로 하지만, 그 밖의 재질의 기판이어도 된다.
또한, 반도체 기판(10)의 표면에는, 다이싱 라인 DL1을 사이에 두고 대향하도록, 층간 절연막인 제1 절연막(11)을 개재하여, 도시하지 않은 전자 디바이스에 접속된 패드 전극(12)이 형성되어 있다. 제1 절연막(11)은, 예를 들면 P-TEOS막이나 BPSG막 등으로 이루어진다. 또한, 패드 전극(12)은, 스퍼터법에 의해 형성된 알루미늄(Al)으로 이루어지는 전극인 것이 바람직하지만, 그 밖의 금속으로 이루어지는 전극이어도 된다.
다음으로, 패드 전극(12) 상을 포함하는 반도체 기판(10)의 표면 상에, 수지층(13)을 개재하여 기판 형상 혹은 테이프 형상의 지지체(14)를 접착한다. 여기서, 도시하지 않은 전자 디바이스가 수광 소자나 발광 소자인 경우, 지지체(14)는, 예를 들면 글래스와 같은 투명 혹은 반투명의 성상을 가진 재료에 의해 형성된다. 도시하지 않은 전자 디바이스가 수광 소자나 발광 소자가 아닌 경우, 지지체(14)는, 투명 혹은 반투명의 성상을 갖지 않은 재료에 의해 형성되는 것이어도 된다.
이 때의 반도체 기판(10) 및 그것에 적층되는 각 층의 단면도를, 도 2의 (a) 및 도 2의 (b)에 도시한다. 도 2의 (a)는, 도 1의 X-X선을 따라 절취한 단면도이다. 또한, 도 2의 (b)는, 도 1의 Y-Y선을 따라 절취한 단면도이다. 이후, 도 3의 (a), 도 5의 (a) 내지 도 8의 (a), 도 10의 (a), 및 도 12의 (a) 내지 도 15의 (a)는, 도 1의 X-X선을 따라 절취한 단면도를 도시하는 것으로 한다. 또한, 도 3, 도 5의 (b) 내지 도 8의 (b), 도 10의 (b), 및 도 12의 (b) 내지 도 15의 (b)는, 도 1의 Y-Y선을 따라 절취한 단면도를 도시하는 것으로 한다.
다음으로, 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 다이싱 라인 DL1의 일부를 따라 개구하는 제1 레지스트층(15)을, 반도체 기판(10)의 이면 상에 형성한다. 그리고, 제1 레지스트층(15)을 마스크로 하여, 바람직하게는 등방성 에칭에 의해, 반도체 기판(10)의 일부를 해당 이면으로부터 선택적으로 에칭한다. 이 에칭에 의해, 다이싱 라인 DL1의 일부를 따라 반도체 기판을 개구하는 개구부(10w)가 형성된다. 개구부(10w)는, 반도체 기판(10)을 관통하도록 하여 형성된다. 여기서, 개구부(10w)의 바닥부에서는 제1 절연막(11)이 노출되어진다. 이 에칭의 종료 후, 제1 레지스트층(15)을 제거한다. 또한, 이 에칭은, 이방성 에칭에 의해 행해져도 된다.
실제로는, 개구부(10w)는 반도체 기판(10) 상에 복수 형성되지만, 이들 복수의 개구부(10w)를 반도체 기판(10)의 이면으로부터 본 경우, 그 평면도는, 도 4와 같다. 또한, 도 4에서는, 패드 전극(12)을 투과하여 도시하고 있는 것으로 한다.
도 4에 도시한 바와 같이, 복수의 개구부(10w)는, 반도체 기판의 주면 중 패드 전극(12)이 존재하는 영역을, 다이싱 라인 DL1을 따라 국소적으로 개구한다. 또한, 개구부(10w) 이외의 영역에서는, 다이싱 라인 DL1에 대하여 다이싱 라인 DL2가 직교하고 있다.
다음으로, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면 상에, 이면 절연막으로서 제2 절연막(16)을 형성한다. 제2 절연막(16)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지며, 예를 들면 플라즈마 CVD법에 의해 형성된다.
다음으로, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이, 개구부(10w)의 바닥부에서, 패드 전극(12)의 일부 상으로부터 다이싱 라인 DL1에 이르는 영역에 걸쳐 개구하는 제2 레지스트층(17)을, 제2 절연막(16) 상에 형성한다.
그리고, 제2 레지스트층(17)을 마스크로 하여, 반도체 기판(10)의 이면측으로부터, 바람직하게는 이방성의 드라이 에칭에 의해, 제2 절연막(16) 및 제1 절연막(11)의 에칭을 행한다. 이 에칭의 종료 후, 제2 레지스트층(17)을 제거한다. 이 에칭에 의해, 패드 전극(12)의 일부 상으로부터 다이싱 라인 DL에 이르는 영역에 걸쳐 형성된 제1 절연막(11) 및 제2 절연막(16)이 제거된다. 즉, 개구부(10w)의 바닥부에서 패드 전극(12)의 일부 및 수지층(13)의 일부가 노출된다.
다음으로, 도 7의 (a) 및 도 7의 (b)에 도시한 바와 같이, 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 전체면에, 보호층으로서의 제3 레지스트층(18)을 형성한다. 이 제3 레지스트층(18)은, 포토리소그래피의 마스크로서 이용되는 감광성의 유기 재료로 이루어지는 것이 바람직하다. 제3 레지스트층(18)은, 예를 들면 10㎛∼30㎛ 정도의 두께로써 형성되는 것이 바람직하다.
다시 말하면, 상기 유기 재료는, 소정의 탄성을 갖고 고화되는 유기 재료인 것이 바람직하다. 예를 들면, 상기 유기 재료는, 반도체 기판(10)의 이면 상에 형성되는 완충층의 형성 공정(소위 CSM 공정)에서 이용되는 유기 재료인 것이 바람직하다.
종래부터, 상기 완충층의 형성 공정에서는, 해당 유기 재료를 반도체 기판(10)의 이면의 일부 상에만 형성하지만, 이것은, 그 유기 재료로 이루어지는 완충층 상에 배선층을 개재하여 형성되는 도전 단자에 가해지는 응력을 완화하기 위한 것이다. 이에 대하여, 본 발명의 유기 재료로 이루어지는 제3 레지스트층은, 보호층의 기능을 갖는 것으로서, 반도체 기판(10)의 핸들링 시에 개구부(10w)에 가해지는 응력에 대처하기 위한 것이다.
다음으로, 도 8의 (a) 및 도 8의 (b)에 도시한 바와 같이, 도시하지 않은 마스크를 이용한 노광 및 현상에 의해, 제3 레지스트층(18)을 소정의 패턴으로 패터닝한다. 여기서, 제3 레지스트층(18)의 소정의 패턴이란, 반도체 기판(10)의 이면의 제2 절연막(16)의 일부 상으로부터, 다이싱 라인 DL1과 대향하는 개구부(10w)의 측벽과 바닥부의 경계에 위치하는 제2 절연막(16) 상을 피복하는 패턴이다(도 8의 (b) 참조). 이 때의 제3 레지스트층(18)의 패턴을, 도 9의 평면도에 도시한다. 또한, 도 9에서는, 패드 전극(12)을 투과하여 도시하고 있는 것으로 한다.
이 제3 레지스트층(18)에 의해, 개구부(10w)의 근방 및 해당 개구부(10w)의 측벽과 해당 바닥부의 경계에서, 제2 절연막(16)이 보호되어, 그 기계적 강도가 높아진다. 이에 의해, 종래예와 같이, 반도체 기판(10)의 핸들링 시에 가해지는 응력에 의해 개구부(10w)의 바닥부의 제2 절연막(16)에 크랙 등의 손상이 발생하는 것을, 극력 억지할 수 있다.
또한, 개구부(10w)의 측벽과 바닥부의 경계에 위치하는 제2 절연막(16)에 크랙 등의 손상이 발생하였다고 해도, 해당 손상 부위가 레지스트층(18)에 피복되기 때문에, 후 공정에서 이용하는 에칭 용액이나 현상액 등의 약액이 해당 손상 부위로부터 반도체 기판(10), 패드 전극(12), 혹은 도시하지 않은 전자 디바이스에 침입하는 것을 극력 억지할 수 있다.
또한, 상기 레지스트층은, 종래부터 반도체 장치의 제조 공정에서 이용되고 있는 유기 재료(예를 들면 완충층의 형성 공정에서 이용됨)에 의해, 통상의 공정을 거쳐 형성할 수 있다. 그 때문에, 새롭게 특수한 제조 공정을 증가시킬 필요가 없어, 제조 코스트의 증가를 극력 억지할 수 있다.
다음으로, 도 10의 (a) 및 도 10의 (b)에 도시한 바와 같이, 개구부(10w) 내에서 노출된 패드 전극(12)의 일부 상 및 수지층(13)의 일부 상, 개구부(10w) 내를 포함하는 반도체 기판(10)의 이면의 제2 절연막(16)의 일부 상, 및 제3 레지스트층(18)의 일부 상을 피복하도록 하여, 다이싱 라인 DL1을 따라 배선층(19)을 형성한다.
배선층(19)은, 예를 들면 알루미늄(Al)으로 이루어지며, 예를 들면 스퍼터법에 의해 형성된다. 그 때, 반도체 기판(10)의 이면의 제2 절연막(16) 상에, 소정의 패턴에 따라 도시하지 않은 레지스트층이 선택적으로 형성되며, 해당 레지스트층을 마스크로 하여 배선층(19)의 형성이 행해진다. 이 때의 배선층(19)의 패턴을, 도 11의 평면도에 도시한다. 또한, 도 11에서는, 패드 전극(12)을 투과하여 도시하고 있는 것으로 한다.
또한, 배선층(19)은, 알루미늄(Al) 이외의 금속으로 이루어지며, 스퍼터법 이외의 방법에 의해 형성되어도 된다. 또한, 배선층(19)은, 수지층(13)의 일부 상을 반드시 피복할 필요는 없다.
다음으로, 도 12의 (a) 및 도 12의 (b)에 도시한 바와 같이, 레지스트층(18) 상 및 배선층(19) 상을 포함하는 반도체 기판(10)의 이면 상에, 배선층(19)의 일부를 노출시키는 보호층(20)을 형성한다. 또한, 보호층(20)에서 노출되는 배선층(19)의 일부 상에, 예를 들면 땜납으로 이루어지는 도전 단자(21)를 형성한다.
마지막으로, 도 13의 (a) 및 도 13의 (b)에 도시한 바와 같이, 다이싱 라인 DL을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층되는 각 층을, 복수의 반도체 칩(10A) 및 그것에 적층되는 각 층으로 이루어지는 반도체 장치로 분리한다.
또한, 상술한 실시예에서는, 제3 레지스트층(18)을 소정의 패턴으로 패터닝할 때, 제3 레지스트층(18)이, 반도체 기판(10)의 이면의 제2 절연막(16)의 일부 상으로부터, 다이싱 라인 DL1과 대향하는 개구부(10w)의 측벽과 바닥부의 경계에 위치하는 제2 절연막(16) 상을 피복하는 패턴으로써 형성되었지만, 본 발명은 이에 한정되지 않는다.
즉, 제3 레지스트층(18)은, 반도체 기판(10)의 이면의 제2 절연막(16)의 전체면을 피복하고, 또한 개구부(10w)의 측벽 및 바닥부의 제2 절연막(16) 상을 피복하는 패턴으로써 형성되어도 된다. 이 경우, 개구부(10w)의 바닥부에서는, 패드 전극(12)의 일부 및 수지층(13)의 일부만이 노출된다. 또한, 이 때의 배선층은, 개구부(10w)의 바닥부에서 노출되는 패드 전극(12)과 접속되며, 또한 반도체 기판(10)의 이면의 상기 레지스트층 상으로 연장되도록 하여 형성된다. 이 경우, 개구부(10w)의 바닥부에서의 모든 변 상에 위치하는 제2 절연막(16)을 보호할 수 있다.
또한, 상술한 실시예에서는, 배선층(19) 상에 도전 단자(21)를 형성하였지만, 본 발명은 이에 한정되지 않는다. 즉, 본 발명은, 도전 단자가 형성되지 않은 반도체 장치, 예를 들면 LGA(Land Grid Array)형의 반도체 장치에 적용되는 것이어도 된다.
또한, 상술한 실시예에서는, 반도체 기판(10)의 이면 상에 패드 전극(12)과 접속된 배선층(19)이 형성되는 것으로 하였지만, 본 발명은 이에 한정되지 않는다. 즉, 배선층(19)은, 적어도 개구부(10w)와 같은 입체적인 구조를 가진 반도체 기판 상에 형성되는 것이면, 패드 전극(12)과 접속되지 않는 것이어도 된다.
또한, 상술한 실시예에서는, 개구부(10w)는 반도체 기판(10)을 관통하도록 하여 형성되었지만, 본 발명은 이에 한정되지 않는다. 즉, 개구부(10w)는, 반도체 기판(10)의 이면으로부터 해당 반도체 기판(10)을 관통하지 않고 형성된 오목부이 어도 된다. 이 경우, 반도체 기판(10)의 표면에 형성된 지지체(14)는, 상기 어느 하나의 공정에서 제거되어도 된다. 혹은, 지지체(14)는, 제거되지 않고 남겨져도 된다. 혹은, 지지체(14)의 형성은 생략되어도 된다.
또한, 상술한 실시예에서는, 개구부(10w)는 반도체 기판(10)의 이면을 개구하도록 하여 형성되며, 해당 개구부(10w)를 포함하는 해당 이면 상에 배선층(19)을 형성하였지만, 본 발명은 이에 한정되지 않는다. 즉, 지지체(14)가 형성되지 않으면, 개구부(10w)는 반도체 기판(10)의 표면을 개구하는 것이어도 되고, 해당 표면에 배선층(19)이 형성되는 것이어도 된다.
본 발명에 따르면, 개구부의 측벽과 바닥부의 경계에 위치하는 제2 절연막을 피복하도록 하여, 해당 개구부 내를 포함하는 제2 절연막 상에, 레지스트층을 형성하였다. 이에 의해, 후에 계속되는 배선층이나 보호층 등의 형성 공정에서, 상기 레지스트층에 의해 반도체 기판이 기계적으로 보호되기 때문에, 반도체 기판의 이면 상에 형성된 절연막에 크랙 등의 손상이 발생하는 것을 극력 억지할 수 있다.
그 때문에, 상기 절연막과 인접하여 형성되어 있는 패드 전극이나 반도체 기판의 그 밖의 부위가, 배선층이나 보호층 등을 형성하는 공정에서 이용하는 에칭 용액 등의 약액의 해당 개소에의 침입에 의해 부식하는 것을 극력 회피할 수 있다. 즉, 상기 레지스트층의 형성에 의해, 반도체 장치의 신뢰성의 저하를 극력 억지할 수 있다.
또한, 상기 레지스트층은, 종래부터 반도체 장치의 제조 공정에서 이용되고 있는 유기 재료에 의해, 통상의 공정을 거쳐 형성할 수 있다. 그 때문에, 새롭게 특수한 제조 공정을 증가시킬 필요가 없어, 제조 코스트의 증가를 극력 억지할 수 있다.

Claims (12)

  1. 다이싱 라인에 의해 구분되며, 제1 절연막을 개재하여, 해당 다이싱 라인을 따라 패드 전극이 형성된 반도체 기판의 표면 상에, 수지층을 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판의 일부를 해당 이면으로부터 선택적으로 에칭하여, 상기 다이싱 라인의 일부를 따라 개구하는 개구부를 형성하는 공정과,
    상기 개구부 내를 포함하는 상기 반도체 기판의 이면 상에 상기 개구부의 깊이보다도 얇은 제2 절연막을 형성하는 공정과,
    상기 개구부의 바닥부의 상기 제1 및 제2 절연막의 일부를 선택적으로 에칭하여 제거하여, 상기 패드 전극의 일부를 노출시키는 공정과,
    상기 개구부의 측벽과 바닥부의 경계에 위치하는 제2 절연막을 피복하도록 하여, 해당 개구부 내를 포함하는 상기 제2 절연막 상에, 제1 보호층을 선택적으로 형성하는 공정과,
    상기 개구부의 바닥부에서 노출되는 패드 전극의 일부와 전기적으로 접속되어 상기 반도체 기판의 이면의 상기 제1 보호층 상 및 상기 제2 절연막 상으로 연장되는 배선층을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연막을 형성하는 공정은, 상기 개구부에 불완전하게 매립되도록 제2 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 보호층을 선택적으로 형성하는 공정은, 상기 개구부 내에 연장하도록 상기 제1 보호층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층 상을 포함하는 반도체 기판의 이면 상에, 해당 배선층의 일부를 노출시키는 제2 보호층을 형성하는 공정과,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층 상을 포함하는 반도체 기판의 이면 상에, 해당 배선층의 일부를 노출시키는 제2 보호층을 형성하는 공정과,
    상기 배선층의 일부 상에 도전 단자를 형성하는 공정과,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 복수의 반도체 칩으로 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 보호층은 레지스트층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판의 표면 상에 접착된 지지체와,
    상기 반도체 기판의 이면의 일부를 개구하는 개구부와,
    상기 개구부 내를 포함하는 상기 반도체 기판의 이면 상에 상기 개구부의 깊이보다도 얇게 형성된 제2 절연막과,
    상기 개구부의 측벽과 바닥부의 경계에 위치하는 제2 절연막을 피복하도록 하여, 해당 개구부 내를 포함하는 상기 제2 절연막 상에 선택적으로 형성된 제1 보호층과,
    상기 개구부의 바닥부에서 노출되는 패드 전극의 일부와 전기적으로 접속되어 상기 반도체 기판의 이면의 상기 제1 보호층 상 및 상기 제2 절연막 상으로 연장되는 배선층
    을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 절연막은, 상기 개구부에 불완전하게 매립되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 보호층은, 상기 개구부에 연장하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 배선층 상을 포함하는 반도체 기판의 이면 상에 형성된 제2 보호층을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 보호층은 상기 배선층의 일부를 노출하는 개구부를 갖고, 해당 개구부를 개재하여 상기 배선층의 일부 상에 형성된 도전 단자를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 보호층은 레지스트층으로 이루어지는 것을 특징으로 하는 반도체 장치.
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