KR102572413B1 - 3차원 메모리 장치 및 그 제조 방법 - Google Patents

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지쿤 후아
슈 우
용큉 왕
리앙 샤오
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 구조 및 입력/출력 패드를 포함한다. 반도체 구조는 제 1 기판 및 전도층을 포함하는데, 제 1 기판은 서로 반대편에 있는 제 1 표면 및 제 2 표면을 갖고, 전도층은 제 1 기판의 제 1 표면 상에 배치되고, 전도층은 하나 이상의 제 1 트레이스를 포함한다. 제 1 반도체 구조는, 제 1 기판을 관통하고 하나 이상의 제 1 트레이스를 노출시키는 리세스를 갖고, 입력/출력 패드는 하나 이상의 제 1 트레이스 상에 그리고 리세스 내에 배치된다.

Description

3차원 메모리 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3차원(3D) 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와, 메모리 어레이 장치로 들어오고 그로부터 나가는 신호를 제어하기 위한 주변 장치를 포함한다. 종래의 3D 메모리 장치의 입력/출력(I/O) 패드 구조를 도시하는 도 1을 참조한다. 종래의 3D 메모리 장치의 I/O 패드 구조(10)에서, 메모리 어레이 장치(14)를 형성하기 위한 기판(12)은 기판(12) 아래에 있는 메모리 어레이 장치(14)를 기판(12) 상의 I/O 패드(16)에 전기적으로 접속하기 위한 관통홀(12h)을 형성하기 위해 에칭될 수 있다. I/O 패드 구조(10)를 형성하기 위해, 메모리 어레이 장치(14)의 반대편에 있는 기판(12)의 표면(12a) 상에 절연층(18)이 더 형성되어, 절연층(18) 상에 형성된 I/O 패드(16)는 도핑 영역과 같은 일부 요소가 내부에 형성되어 있는 기판(12)으로부터 절연될 수 있다. 또한, 관통홀(12h)은 절연층(18) 및 기판(12)을 관통하여 형성되고, 각 관통홀(12h) 내에는 관통 실리콘 접촉부(through silicon contact: TSC)(20) 및 라이너층(liner layer)(22)이 형성되는데, 라이너층(22)은 TSC(20)와 기판(12) 사이에 위치되어 이들을 서로 전기적으로 절연시킨다. TSC(20)는 기판(12)을 관통하고, 표면(12a)의 반대편에 있는 기판(12)의 다른 표면(12b) 상에 형성된 메모리 어레이 장치(14)의 관통 어레이 접촉부(14c)에 I/O 패드(16)를 전기적으로 접속한다. I/O 패드(16) 상에는 I/O 패드(16)를 노출시키는 개구(24a)를 갖는 패시베이션층(24)이 형성된다.
그러나, 종래의 I/O 패드 구조(10)에는 다음 설명에서의 일부 결점이 여전히 존재한다. 첫째, I/O 패드(16)와 기판(12) 사이에 생성된 기생 커패시턴스는 3D 메모리 장치의 동작 속도 또는 3D 메모리 장치에서 데이터를 저장하거나 판독하는 속도에 강한 영향을 줄 것이고, 따라서, 그 영향을 감소시키기 위해 절연층(18)의 두께가 증가되어 기생 커패시턴스를 감소시킬 수 있지만, 기생 커패시턴스는 TSC(20)와 기판(12) 사이에도 존재한다. 둘째, 절연층(18)의 두께를 예를 들어 1.4미크론 초과로 증가시키면, 절연층(18)과 기판(12)을 관통하는 각각의 관통홀(12h)의 종횡비가 증가하여 프로세스 어려움이 크게 확대된다. 셋째, 절연층(18)의 증가된 두께로 인해, 기판(12)을 통해 더 큰 종횡비를 갖는 관통홀(12h)을 형성하는 머신, 더 큰 종횡비를 갖는 관통홀(12h)에 텅스텐 접착제를 채우는 머신, 더 큰 종횡비를 갖는 관통홀(12h)에 라이너층(22)을 증착하기 위한 머신 등과 같은 더 진보된 기술이 요구된다. 따라서, 3D 메모리 장치의 가격을 더 이상 낮출 수 없다. 셋째, 진보된 기술에 따라, 메모리 스택의 층 수가 증가되어야 한다. 이러한 상황에서, 두 개의 관통 어레이 접촉부(14c) 사이의 공간이 작아져 각 관통 홀(12h)의 개구가 작아지고 TSC(20)와 기판(12) 사이의 공간이 감소됨으로써 기생 커패시턴스를 증가시키고 3D 메모리 장치의 동작 속도를 느리게 한다. 이러한 이유로, 서로 다른 기술 세대는 동일한 아키텍처를 지속적으로 공유할 수 없다. 넷째, 각 관통홀(12h)의 개구는 두 개의 관통 어레이 접촉부(14c) 사이의 공간에 의해 제한되기 때문에, 각 관통홀(12h)의 개구는 작고 제한되어, 프로세스 오류로부터 발생된 관통홀(12h)의 작은 편차가 관통 어레이 접촉부(14c)와 I/O 패드(16) 사이에 개방 회로를 초래하거나 또는 메모리 어레이 장치(14)에 전류 누설을 초래할 수 있다.
본 발명에서는 반도체 장치 및 그 제조 방법의 실시예가 설명된다.
본 발명의 실시예에 따르면, 반도체 장치가 개시된다. 반도체 장치는 제 1 반도체 구조 및 입력/출력 패드를 포함한다. 제 1 반도체 구조는 제 1 기판 및 전도층을 포함하는데, 제 1 기판은 서로 반대편에 있는 제 1 표면 및 제 2 표면을 갖고, 전도층은 제 1 기판의 제 1 표면 상에 배치되고, 전도층은 하나 이상의 제 1 트레이스(trace)를 포함한다. 입력/출력 패드는 하나 이상의 제 1 트레이스 상에 배치된다. 제 1 반도체 구조는, 제 1 기판을 관통하고 하나 이상의 제 1 트레이스를 노출시키는 리세스(recess)를 갖고, 입력/출력 패드는 리세스 내에 배치된다.
일부 실시예에서, 반도체 장치는 제 1 기판의 제 2 표면 상에 배치된 제 1 절연층을 더 포함하고, 제 1 절연층은 리세스에 대응하는 개구를 갖는다.
일부 실시예에서, 제 1 반도체 구조는 제 1 기판의 제 1 표면과 제 1 전도층 사이에 제 2 절연층을 더 포함하고, 리세스는 제 2 절연층을 관통한다.
일부 실시예에서, 입력/출력 패드의 두께는 제 2 절연층의 두께보다 얇을 수 있다.
일부 실시예에서, 제 1 반도체 구조는 제 1 기판 상에 주변 장치를 더 포함한다.
일부 실시예에서, 전도층은 하나 이상의 주변 장치에 전기적으로 접속된 적어도 2개의 제 2 트레이스를 더 포함한다.
일부 실시예에서, 입력/출력 패드는 하나 이상의 제 1 트레이스와 직접 접촉한다.
일부 실시예에서, 하나 이상의 제 1 트레이스의 폭은 리세스의 바닥의 폭보다 크다.
일부 실시예에서, 반도체 장치는 제 1 반도체 구조에 본딩된 제 2 반도체 구조를 더 포함한다.
일부 실시예에서, 제 2 반도체 구조는 제 2 기판 및 복수의 NAND 스트링을 포함하고, NAND 스트링은 전도층과 제 2 기판 사이에 배치된다.
일부 실시예에서, 제 1 반도체 구조는 제 1 기판 상에 주변 장치를 더 포함하고, 복수의 ND 스트링 중 하나는 하나 이상의 주변 장치에 전기적으로 접속된다.
본 발명의 실시예에 따르면, 반도체 장치의 제조 방법이 개시되며, 이 제조 방법은, 임시 반도체 구조(temporary semiconductor structure)를 제공하는 단계 ― 임시 반도체 구조는 임시 기판 및 전도층을 포함하고, 임시 기판은 제 1 표면을 갖고, 전도층은 임시 기판의 제 1 표면 상에 배치되고, 전도층은 하나 이상의 제 1 트레이스를 포함함 ― 와, 제 1 반도체 구조 및 제 1 기판을 형성하도록 임시 반도체 구조 내에 리세스를 형성하는 단계 ― 리세스는 제 1 기판을 관통하고 하나 이상의 제 1 트레이스를 노출시킴 ― 와, 리세스 내에 그리고 하나 이상의 제 1 트레이스 상에 입력/출력 패드를 형성하는 단계를 포함한다.
일부 실시예에서, 이 제조 방법은, 임시 반도체 구조를 제공하는 단계와 리세스를 형성하는 단계 사이에, 제 2 표면을 형성하도록 제 1 표면의 반대편에 있는 임시 기판의 표면을 박막화하는 단계를 더 포함한다.
일부 실시예에서, 이 제조 방법은, 임시 반도체 구조를 제공하는 단계와 리세스를 형성하는 단계 사이에, 임시 기판 상에 제 1 절연층을 형성하는 단계를 더 포함하는데, 제 1 절연층은 임시 기판을 노출시키는 개구를 갖는다.
일부 실시예에서, 임시 반도체 구조는 임시 기판의 제 1 표면과 전도층 사이에 임시 절연층을 더 포함하고, 리세스를 형성하는 단계는 제 2 절연층을 형성하도록 임시 절연층을 패터닝하는 단계를 포함한다.
일부 실시예에서, 입력/출력 패드를 형성하는 단계는, 제 1 절연층, 리세스의 측벽, 및 하나 이상의 제 1 트레이스 상에 전도성 재료층을 증착하는 단계와, 제 1 절연층 및 리세스의 측벽 상의 전도성 재료층의 부분을 제거하는 단계를 포함한다.
일부 실시예에서, 입력/출력 패드는 하나 이상의 제 1 트레이스 상에 직접 형성된다.
일부 실시예에서, 제 1 반도체 구조를 제공하는 단계는 임시 반도체 구조를 제공하는 단계가 임시 반도체 구조에 본딩된 제 2 반도체 구조를 제공하는 단계를 포함하는 것을 포함한다.
본 개시의 다른 측면들은 본 개시의 상세한 설명, 청구범위 및 도면을 고려하여 당업자에 의해 이해될 수 있을 것이다.
본 발명의 이들 및 다른 목적은, 다양한 도면에 도시된 바람직한 실시예의 하기 상세한 설명을 살펴보면 당업자에게 명확해질 것이다.
본 명세서에 포함되며 그 일부를 형성하는 첨부 도면은 본 발명의 실시예를 도시하며, 또한 상세한 설명과 함께 본 발명의 원리를 설명하고, 당업자로 하여금 본 발명을 실시하고 사용할 수 있게 하는 역할을 한다.
도 1은 종래의 3D 메모리 장치의 입력/출력 패드 구조를 도시한다.
도 2는 본 발명의 제 1 실시예에 따른 예시적 반도체 장치의 단면도를 개략적으로 도시한다.
도 3은 본 발명의 제 1 실시예의 예에 따른 반도체 장치의 단면도를 개략적으로 도시한다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 예시적 제조 방법의 흐름도이다.
도 5 내지 도 8은 반도체 장치의 예시적 제조 단계를 개략적으로 도시한다.
도 9는 본 발명의 제 2 실시예에 따른 예시적 반도체 장치를 개략적으로 도시한다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시를 위한 것임을 이해해야 한다. 당업자는 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 발명은 또한 다양한 다른 응용들에서 이용될 수 있다는 것이 당업자에게 명백할 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 언급은 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있는 것을 나타내지만, 모든 실시예가 반드시 특정 특징, 구조, 또는 특성을 포함할 필요는 없음에 유의한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련되어 설명될 경우, 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 달성하는 것은 명시적으로 설명되는지 여부에 관계없이 당업자의 지식 수준 내에 속할 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수 의미로 설명하기 위해 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합을 복수 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수 용어도, 적어도 부분적으로 문맥에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 발명에서 "상에(on)", "위에(above) 및 "위로(over)"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위에" 또는 "위로"는 무엇인가의 "위에" 또는 "위로"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층을 갖지 않는 무엇인가의 "위에" 또는 "위로" 존재한다는 의미(즉, 무엇인가의 바로 위에 있다는 것)를 포함할 수도 있음이 쉽게 이해되어야 한다.
공간적으로 상대적인 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 방향으로 배향)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 마찬가지로 해석될 수 있다.
본 출원의 전반에 걸쳐 사용될 때, "~일 수 있다(may)"라는 단어는 의무적 의미(예컨대, 해야한다의 의미)가 아니라 허용적 의미(예컨대, 그럴 가능성을 갖는 의미)로 사용된다. "포함한다(include)", "포함하는(including)" 및 "포함한다(includes)"라는 단어는 개방형 관계를 나타내며, 따라서 포함하는 것을 의미하지만 이에 한정되지 않는다. 유사하게, "갖는다(have)", "갖는(having)" 및 "갖는다(has)"라는 단어도 개방형 관계를 나타내며, 따라서 갖는 것을 의미하지만 이에 한정되지 않는다. 본 명세서에서 사용되는 "제 1", "제 2", "제 3" 등의 용어는 상이한 요소들을 구별하기 위한 라벨로서의 의미를 가지며, 반드시 그 숫자 지정에 따른 순서적 의미를 갖는 것은 아니다.
본 발명에서, 이하의 설명에서 설명되는 상이한 실시예들의 상이한 기술적 특징들은 다른 실시예를 구성하기 위해 서로 결합, 대체 또는 혼합될 수 있다.
본 발명의 제 1 실시예에 따른 예시적 반도체 장치의 단면도를 개략적으로 도시하는 도 2를 참조한다. 도 2에 도시된 바와 같이, 이 실시예에 제공된 반도체 장치(1)는 제 1 반도체 구조(102) 및 입력/출력(I/O) 패드(104)를 포함하는데, 제 1 반도체 구조(102)는, 반도체 장치(1)와 외부 회로 또는 장치 사이에서 전기 신호를 전달하기 위해 외부 회로 또는 장치에 전기적으로 접속되는 I/O 패드(104)를 배치하기 위한 리세스(102R)를 갖는다. 도 2에는 하나의 I/O 패드(104)가 도시되지만, 본 발명의 I/O 패드(104)의 수는 이에 한정되지 않고 복수 개일 수 있다. 이 실시예에서, 제 1 반도체 구조(102)는 제 1 기판(110) 및 하나 이상의 전도층(112)을 포함하는데, 제 1 기판(110)은 서로 반대편에 있는 제 1 표면(110a) 및 제 2 표면(110b)을 갖고, 전도층(112)은 제 1 기판(110)의 제 1 표면(110a) 상에 배치된다. 전도층(112)은 리세스(102R)에 의해 노출된 하나 이상의 제 1 트레이스(112T1)를 포함할 수 있고, I/O 패드(104)는 제 1 트레이스(112T1) 상에 배치되고 이에 전기적으로 접속된다. I/O 패드(104)를 리세스(102R) 내에 배치함으로써, I/O 패드(104)와 제 1 기판(110) 사이에서 발생되는 기생 커패시턴스가 감소될 수 있다. 제 1 반도체 구조(102)는 예를 들어 주변 장치 구조일 수 있으므로, 제 1 반도체 구조(102)는 제 1 기판(110) 및 제 1 기판(110)의 제 1 표면(110a) 상의 주변 상호접속층(108)을 포함할 수 있고, 전도층(112)은 주변 상호접속층(108) 내에 포함된다. 제 1 반도체 구조(102)는 제 1 기판(110)의 제 1 표면(110a) 상에서 주변 상호접속층(108)과 제 1 기판(110) 사이에 존재하는 주변 장치(106)를 더 포함할 수 있다. 제 1 기판(110)은 예를 들어 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 또는 임의의 다른 적절한 재료를 포함할 수 있다. 전도층(112)은 예를 들어 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도체 재료를 포함할 수 있다.
반도체 장치(1) 내의 구성요소들의 공간 관계를 추가로 설명하기 위해 도 2에 X축 및 Y축이 추가됨에 유의한다. 제 1 기판(110)은 X 방향(측면 방향 또는 폭 방향)으로 측방향으로 연장되는 2개의 측방향 표면(예컨대, 제 1 표면(110a) 및 제 2 표면(110b)을 포함한다. 본 명세서에 사용될 때, 반도체 장치의 하나의 구성요소(예컨대, 층 또는 장치)가 다른 구성요소 "상에", "위에" 또는 "아래"에 있는지는 다른 방향(Y)(수직 방향 또는 두께 방향)에서 반도체 장치의 기판(예컨대, 제 1 기판(110))과 관련하여 결정된다. 공간적 관계를 설명하는 개념은 본 개시물의 전반에 걸쳐 동일하게 적용된다.
이 실시예에서, 제 1 기판(110)은 장치 영역(device region: DR) 및 패드 영역(pad region: PR)을 가질 수 있다. 장치 영역(DR)은 주변 장치(106)를 형성하기 위한 영역이고, 패드 영역(PR)은 리세스(102R) 및 I/O 패드(104)를 형성하기 위한 영역이므로, 주변 장치(106)는 리세스(102R) 및 I/O 패드(104)의 형성에 의해 영향을 받거나 손상되지 않는다. 따라서, 제 1 기판(110)은 리세스(102R)에 대응하는 개구(110P)를 갖도록 에칭될 수 있다.
주변 장치(106)는 하나 이상의 트랜지스터를 포함할 수 있다. 도 2에 도시된 실시예에는 예로서 하나의 트랜지스터가 도시되지만, 이에 한정되는 것은 아니다. 주변 장치(106)는 예를 들어 도핑된 영역(106a) 및 게이트 구조(106b)를 포함할 수 있다. 도핑된 영역(106a)은 제 1 기판(110) 내에 배치된다. 게이트 구조(106b)는 제 1 기판(110)과 주변 상호접속층(108) 사이에 배치될 수 있다.
주변 상호접속층(108)은 전도층(112) 및 하나 이상의 절연층을 포함하므로, 주변 장치(106)는 I/O 패드(104) 또는 후속하는 메모리 어레이 장치와 같은 다른 장치에 전기적으로 접속될 수 있다. 도 2에 도시된 실시예에는 하나의 전도층(112) 및 두 개의 절연층(114a, 114b)이 도시되지만, 이에 한정되는 것은 아니다. 각각의 절연층(114a, 114b)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 임의의 다른 적절한 유전체 재료, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 전도층(112)은 제 1 기판(110)의 제 1 표면(110a) 상에서 절연층들(114a, 114b) 사이에 배치되고, 절연층(114a)은 전도층(112)과 제 1 기판(110) 사이에 배치되므로, 전도층(112)의 일부는 절연층(114a)에 의해 제 1 기판(110)으로부터 전기적으로 분리될 수 있다.
이 실시예에서, 리세스(102R)는 제 1 기판(110)과 전도층(112) 사이의 절연층(114a)을 더 관통하고 제 1 트레이스(112T1)를 노출시켜, 절연층(114a)이 리세스(102R)에 대응하는 개구(114P)를 갖게 한다. 예를 들어, 개구(110P), 개구(114P), 노출된 제 1 트레이스(112T1) 및 절연층(114b)의 일부는 리세스(102R)를 형성할 수 있다.
또한, 반도체 장치(1)는 제 1 기판(110)의 제 2 면(110b) 상에 배치되는 다른 절연층(118)을 더 포함할 수 있는데, 절연층(118)은 리세스(102R)에 대응하는 개구(118P)를 갖는다. 즉, 개구(118P)는 리세스(102R)를 노출시킨다. 따라서, I/O 패드(104)는 개구(118P) 및 리세스(102R)를 통해 전도층(112) 상에 형성될 수 있고, 리세스(102R) 내에 배치됨으로써 노출된 제 1 트레이스(112T1)에 전기적으로 접속될 수 있다. 예를 들어, I/O 패드(104)는 제 1 트레이스(112T1)와 직접 접촉할 수 있다. 도 2에 도시된 실시예에서, 서로 이격된 노출된 제 1 트레이스(112T1)의 수는 복수이며, I/O 패드(104)는 복수의 제 1 트레이스(112T1)에 전기적으로 접속되지만, 이에 한정되는 것은 아니다. 일부 실시예에서, 노출된 제 1 트레이스(112T1)의 수는 하나일 수 있고, 제 1 트레이스(112T1)의 폭은 리세스(102R)의 바닥의 폭과 동일하거나 상이할 수 있다. 바람직하게는, 제 1 트레이스(112T1)의 폭은 리세스(102R)의 바닥의 폭보다 더 클 수 있으므로, 제 1 트레이스(112T1)는 리세스(102R)를 형성하는 동안 에칭 정지층의 역할을 할 수 있다. 일부 실시예에서, 전도층(112)은 주변 상호접속층(108) 내의 전도층들 중 제 1 기판(110)에 가장 가까운 것일 수 있지만, 이에 한정되지는 않는다. 일부 실시예에서, 전도층(112)은 주변 장치(106)에 전기적으로 접속된 적어도 2개의 제 2 트레이스(112T2)를 더 포함할 수 있다. 일부 실시예에서, 리세스(102R)에 의해 관통되는 절연층의 수는 복수일 수 있다. 몇몇 실시예에서, 전도층(112)의 두께(T1)는 절연층(114a)의 두께(T2)보다 얇을 수 있으므로, 전도층(112)과 제 1 기판(110) 사이의 공간이 증가되어 이들 사이의 기생 커패시턴스를 낮출 수 있다.
일부 실시예에서, 주변 상호접속층(108)은 주변 장치(106)를 전도층(112)에 전기적으로 접속하기 위한 적어도 하나의 접촉층(116)을 더 포함할 수 있다. 예를 들어, 접촉층(116)은 절연층(114a)을 관통하는 접촉 플러그를 포함한다. 일부 실시예에서, 주변 상호접속층(108)은 전도층(112) 아래에 접촉층을 더 포함할 수 있지만, 이에 한정되는 것은 아니다. 전도층(116)은 예를 들어 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도체 재료를 포함할 수 있다.
일부 실시예에서, 반도체 장치(1)는, 절연층(118), 제 1 반도체 구조(102) 및 I/O 패드(104)를 보호하기 위한 패시베이션층(120)을 더 포함할 수 있다. 패시베이션층(120)은 I/O 패드(104)를 노출시키는 개구(120P)를 가지므로, I/O 패드(104)는 개구(120P)를 통해 외부 회로 또는 장치에 전기적으로 접속될 수 있다.
반도체 장치는 예를 들어 메모리 장치 또는 임의의 다른 적절한 장치일 수 있다. 본 발명의 제 1 실시예의 예에 따른 반도체 장치의 단면도를 개략적으로 도시하는 도 3을 참조한다. 도 3에 도시된 바와 같이, 이 예에 제공되는 반도체 장치(1)는 NAND 플래시 메모리 장치이지만, 이에 한정되지 않는다. NAND 플래시 메모리 장치의 메모리 셀은 제 1 기판(110) 아래에서 수직으로 연장되는 복수의 NAND 스트링(222)의 형태로 제공된다. 이 예에서, 반도체 장치(1)는 제 2 반도체 구조(224)를 더 포함할 수 있고, 제 2 반도체 구조(224)는 제 2 기판(226) 및 메모리 어레이 장치(228)를 포함한다. 제 2 기판(226)은 제 1 기판(110)의 제 1 표면(110a)에 대향하여 배치되고, 메모리 어레이 장치(228)는 제 2 기판(226) 상에서 제 1 기판(110)과 제 2 기판(226) 사이에 형성된다. 제 2 기판(226)은 예를 들어 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 또는 임의의 다른 적절한 재료를 포함할 수 있다.
메모리 어레이 장치(228)는 전도층(112)과 제 2 기판(226) 사이에 배치된 NAND 스트링(222)을 포함할 수 있다. NAND 스트링(222)은 복수의 전도체층(230) 및 복수의 유전체층(232)을 통해 수직으로 연장된다. 각각의 전도체층(230)과 유전체층들(232) 중 대응하는 하나는 쌍을 형성할 수 있다. 각각의 전도체층(230)은 양측에서 2개의 유전체층(232)에 의해 인접될 수 있고, 각각의 유전체층(232)은 양측에서 2개의 전도체층(230)에 의해 인접될 수 있다. 전도체층(230)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 임의의 다른 적절한 전도체 재료, 또는 이들의 임의의 조합과 같은 전도체 재료를 포함할 수 있다. 유전체층(232)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 임의의 다른 적절한 유전체 재료, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 또한, 메모리 어레이 장치(228)는 소스 접촉부(234), 워드 라인 접촉부(236), 및 유전체층(238)을 더 포함할 수 있는데, 소스 접촉부(234)는 전도체 층(230) 및 유전체층(232)을 통해 수직으로 연장되고, 워드 라인 접촉부(236)는 유전체층(238) 내에서 수직으로 연장되고, 각각의 워드 라인 접촉부(236)는 메모리 어레이 장치(228)의 대응하는 워드 라인을 개별적으로 어드레싱하기 위해 대응하는 전도체 층(230)과 접촉한다. 도 2에 도시된 메모리 어레이 장치(228)는 예시를 위한 것이고, 당업자는 메모리 어레이 장치(228)가 다른 구조를 가질 수 있다는 것을 알고 있으므로, 메모리 어레이 장치(228)의 구조 또는 그 변형은 여기에서 상세하게 설명되지 않을 것임에 유의한다. 일부 실시예에서, 분리 영역(240) 및 도핑된 영역(242)이 제 2 기판(226) 내에 형성될 수 있다.
도 2에 도시된 바와 같이, 반도체 장치(1)는 메모리 어레이 장치(228)를 주변 장치(106) 및/또는 I/O 패드(104)에 전기적으로 접속하기 위한 어레이 상호접속층(244)을 더 포함할 수 있다. 예를 들어, NAND 스트링들(222) 중 하나는 어레이 상호접속층(244) 및 주변 상호접속층(108)을 통해 주변 장치(106)에 전기적으로 접속된다. 어레이 상호접속층(244)은 메모리 어레이 장치(228) 상에 배치되고 주변 상호접속층(108)과 접촉한다. 어레이 상호접속층(244)은 하나 이상의 접촉층(예컨대, 접촉층(246a, 246b)), 하나 이상의 전도층(예컨대, 전도층(248a, 248b)), 및 하나 이상의 유전체층(예컨대, 유전체층(250a, 250b))을 포함한다. 접촉층(246a, 246b) 및 전도층(248a, 248b)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도체 재료를 포함할 수 있다. 유전체층(250a, 250b)은 실리콘 산화물, 실리콘 질화물, 로우-k(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
이 예에서, 주변 상호접속층(108)은 복수의 전도층(112)(예컨대, 전도층(112a, 112b)), 복수의 접촉층(116)(예컨대, 접촉층(116a, 116b)), 및 복수의 유전체층(예컨대, 유전체층(114a, 114b, 114c))을 포함할 수 있다. 일부 실시예에서, 접촉층(116)의 수 및 유전체층의 수는 복수로 한정되지 않으며, 전도층(112)의 수에 기초하여 조절될 수 있다. 주변 상호접속층(108)의 유전체층(114c)과 어레이 상호접속층(244)의 유전체층(250a) 사이에 사이에는 본딩 인터페이스(252)가 형성될 수 있다. 본딩 인터페이스(252)는 또한 어레이 상호접속층(244)의 전도체층(248a)과 주변 상호접속층(108)의 전도체층(112b) 사이에 형성될 수 있다. 즉, 제 1 반도체 구조(102)는 본딩 인터페이스(252)에서 제 2 반도체 구조(224)에 본딩된다. 일부 실시예에서, 제 1 반도체 구조(102)는 상이한 구성요소들을 분리하기 위해 제 1 기판(110) 내에 형성된 격리 영역(154)을 더 포함할 수 있다.
전술한 바와 같이, 반도체 장치(1)는 도 1에 도시된 종래의 메모리 장치에 비해 다음과 같은 이점을 가질 수 있다. 첫째, I/O 패드(104)가 리세스(102R) 내에 직접 배치되기 때문에, 제 1 기판(110)의 개구(110P) 내에는 I/O 패드(104)가 존재하지 않는다. 따라서, I/O 패드(104)와 제 1 기판(110) 사이의 기생 커패시턴스는 감소될 수 있고, 이에 의해 반도체 장치(1)의 동작 속도 또는 반도체 장치(1) 내에서 데이터를 저장 또는 판독하기 위한 속도를 향상시킬 수 있다. 둘째, 기생 커패시턴스를 감소시키기 위해 절연층(118)의 두께가 증가될 필요가 없으므로, 절연층(118)을 형성하는 비용이 낮아질 수 있고 높은 종횡비가 요구되지 않는다. 따라서, I/O 패드(104)의 형성은 절연층 및 기판을 관통하는 관통홀의 높은 종횡비에 의해 제한되지 않으며, NAND 스트링(22)의 밀도가 증가될 때 I/O 패드(104)의 형성을 위한 프로세스 난이도는 더 쉬워질 수 있다. 셋째, 리세스(102R)가 주변 장치(106)를 포함하는 제 1 반도체 구조(108) 상에 형성되기 때문에, 리세스(102R)의 폭(예컨대, 70μm 내지 80μm 범위)은 NAND 스트링(222) 또는 TSC의 폭과 유사하거나 동일한 것으로 제한되지 않으며, 포토리소그래피 프로세스에서 사용되는 노출광은 매우 작은 파장을 갖는 것에 제한되지 않는다. 예를 들어, 리세스(102R)를 형성하기 위한 포토리소그래피 프로세스는 I-라인 노광(예컨대, 365nm)을 사용할 수 있다. 이로 인해, 프로세스 오류로 인한 관통 어레이 접촉부와 I/O 패드 사이의 개방 회로나 반도체 장치 내의 누설 전류가 발생하지 않을 것이다. 이러한 이유로 기판을 통해 더 큰 종횡비를 갖는 관통홀을 형성하는 머신, 더 큰 종횡비를 갖는 관통홀에 텅스텐 접착제를 채우는 머신, 더 큰 종횡비를 갖는 관통홀 내에 라이너층을 증착하는 머신 등과 같은 더 진보된 기술은 요구되지 않는다. 넷째, 전도체층(230)과 유전체층(232)의 수가 증가하여 메모리 용량을 업그레이드할 때, 상이한 기술 세대가 동일한 반도체 장치(1)를 여전히 쉽게 공유할 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 예시적 제조 방법의 흐름도이다. 도 5 내지 도 8 및 도 2는 반도체 장치의 예시적 제조 단계를 개략적으로 도시하는데, 명확성을 위해 도 6 내지 도 8은 제 1 반도체 구조 및 제 2 반도체 구조의 일부를 무시하지만, 본 발명이 이에 한정되는 것은 아니다. 도 4에 도시된 단계는 완전하지 않으며 도시된 단계 중 임의의 단계 이전, 이후 또는 사이에 다른 단계가 또한 수행될 수 있음에 유의해야 한다. 이 실시예에 제공된 반도체 장치(1)의 제조 방법은 이하의 단계(S12-S20)를 포함한다. 도 4 및 도 5에 도시된 바와 같이, 단계 S12는 임시 반도체 구조(302)를 제공하기 위해 수행된다. 임시 반도체 구조(302)는 임시 기판(310), 임시 절연층(314a) 및 하나 이상의 전도층(112)을 포함한다. 임시 반도체 구조(302)는, 단계 S12에서 반도체 구조(302)의 임시 기판(310)이 박박화 및 에칭되지 않아서 임시 반도체 구조(302)는 리세스(102R)를 갖지 않고 임시 기판(310)은 개구(110P)를 갖지 않는다는 점에서 제 1 반도체 구조(102)와 상이하다. 일부 실시예에서, 단계 S12에서 임시 기판(310)의 두께는 제 1 기판(110)의 두께보다 두꺼울 수 있다. 이 실시예에서, 임시 기판(310)은 서로 반대편에 있는 제 1 표면(110a) 및 제 3 표면(310b)을 가지며, 임시 주변 상호접속층(308) 및 주변 장치(106)는 임시 기판(310)의 제 1 표면(110a) 상에 형성된다. 단계 S12에서, 임시 주변 상호접속층(308)은, 개구(114P)를 갖지 않도록 임시 절연층(314a)이 에칭되지 않는다는 점에서 위에서 언급된 주변 상호접속층(108)과 상이하다. 이 실시예에서, 주변 장치(106)는 위에서 언급한 것과 유사하거나 동일하며, 중복하여 상세히 설명되지 않을 것이다.
단계 S12에서는, 제 2 반도체 구조(224)가 또한 제공되어 임시 반도체 구조(302)에 본딩된다. 제 2 반도체 구조(224)는 위에서 언급한 것과 동일하기 때문에, 제 2 반도체 구조(224)는 반복적으로 상세히 설명되지 않을 것이다.
도 4, 도 5 및 도 6에 도시된 바와 같이, 단계 S14는 제 2 표면(110b)을 형성하도록 임시 기판(310)의 제 3 표면(310b)을 박막화하기 위해 선택적으로 수행된다. 예를 들어, 제 1 기판(310)을 박막화하는 것은 화학 기계적 평탄화(chemical mechanical planarization: CMP) 프로세스 또는 임의의 다른 적절한 프로세스를 수행하는 것을 포함할 수 있다.
임시 기판(310)을 박막화한 후, 박막화된 임시 기판(310)의 제 2 표면(110b) 상에 절연층(118)을 형성하는 단계(S16)가 수행되는데, 절연층(118)은 임시 기판(310)의 제 2 표면(110b)을 노출시키는 개구(118P)를 갖는다. 예를 들어, 절연층(118)을 형성하는 것은 절연 재료층을 증착하는 것과 절연 재료층을 패터닝하는 것을 포함할 수 있다. 절연 재료층의 증착은 예를 들어 화학적 기상 증착(CVD) 프로세스, 물리적 기상 증착(PVD) 프로세스, 원자층 증착(ALD) 프로세스 또는 임의의 다른 적절한 증착 프로세스를 이용할 수 있다. 절연 재료 층의 패터닝은 예를 들어 포토마스크(예컨대, I-라인 마스크)를 사용하는 포토리소그래피 프로세스를 이용할 수 있다. 일부 실시예에서, 단계 S16은 임시 반도체 구조(302)를 제공한 직후에 수행될 수 있다.
절연층(118)을 형성한 후, 임시 반도체 구조(302)의 패드 영역(PR) 내에 리세스(102R)를 형성하는 단계(S18)가 수행된다. 구체적으로, 리세스(102R)를 형성하는 것은 노출된 임시 기판(310)을 패터닝하여 임시 기판(310) 내에 개구(110P)를 형성함으로써 개구(110P)를 갖는 전술한 제 1 기판(110)을 형성하는 것을 포함할 수 있다. 임시 기판(310)의 패터닝은 예를 들어 절연층(118)을 마스크로 사용하는 에칭 프로세스를 이용할 수 있다. 리세스(102R)를 형성하는 것은 개구(110P)를 형성한 후 개구(110P)에 의해 노출된 임시 절연층(314a)의 부분을 패터닝하여 개구(114P)를 형성하고 제 1 트레이스(112T1)를 노출시킴으로써 개구(114P)를 갖는 전술한 절연층(114a)을 형성하는 것을 더 포함할 수 있다. 따라서, 전술한 제 1 반도체 구조(102)가 형성될 수 있고, 전술한 주변 상호접속층(108)이 형성될 수 있다. 임시 절연층(314a)의 패터닝은 예를 들어 절연층(118), 제 1 기판(110) 및 전도층(112)에 대해 임시 절연층(314a)을 선택적으로 에칭하는 에칭 프로세스를 이용할 수 있다. 일부 실시예에서, 주변 상호접속층(308)은 전도층(112)과 임시 절연층(314a) 사이에 에칭 정지층을 더 포함할 수 있으므로, 임시 절연층(314a)의 에칭은 에칭 정지층에서 정지될 수 있고, 제 1 트레이스들(112T1) 사이의 절연층(114b)은 보호될 수 있다. 일부 실시예에서, 에칭 프로세스는 절연층(114b)에 비해 임시 절연층(314a)의 높은 에칭 선택도를 가질 수 있다.
도 4 및 도 8에 도시된 바와 같이, 리세스(102R) 내에 그리고 제 1 트레이스(112T1) 상에 I/O 패드(104)를 형성하는 단계(S20)가 수행된다. 구체적으로, 도 7에 도시된 바와 같이, I/O 패드(104)를 형성하는 것은 절연층(118), 리세스(102R)의 측벽, 및 제 1 트레이스(112T1) 상에 전도성 재료층(104m)을 증착하는 것을 포함한다. 즉, 전도성 재료층(104m)은 절연층(118)의 상단 표면으로부터 개구(118P)의 측벽, 개구(110P)의 측벽, 개구(114P)의 측벽 및 I/O 패드(104) 상으로 연장된다. 전도성 재료층(104m)의 증착은 CVD 프로세스, PVD 프로세스, ALD 프로세스 또는 임의의 다른 적절한 증착 프로세스를 사용할 수 있다. 이어서, 도 8에 도시된 바와 같이, I/O 패드(104)를 형성하는 것은 전도성 재료층(104m)을 패터닝하여 절연층(118) 및 리세스(102R)의 측벽 상의 전도성 재료층(104m)의 부분을 제거하는 것을 더 포함한다.
도 2에 도시된 바와 같이, I/O 패드(104)가 형성된 후, 절연층(118), 개구(110P) 측벽, 개구(114P)의 측벽 및 I/O 패드(104) 상에 패시베이션층(120)이 추가로 형성될 수 있고, 그런 다음, 패시베이션층은 층(120)은 I/O 패드(104)를 노출시키는 개구(120P)를 갖도록 패터닝된다. 따라서, 이 실시예의 반도체 장치(1)가 형성된다.
다음 설명은 본 개시의 상이한 실시예들을 상세히 설명할 것이다. 설명을 단순화하기 위해, 이하의 각 실시예에서 동일한 구성요소는 동일한 기호로 표시된다. 실시예들 간의 차이점을 보다 쉽게 이해할 수 있도록, 이하의 설명에서는 서로 다른 실시예들 간의 차이점이 상세히 설명될 것이고 동일한 특징은 중복 설명되지 않을 것이다.
본 발명의 제 2 실시예에 따른 예시적 반도체 장치를 개략적으로 도시하는 도 9를 참조한다. 도 9에 도시된 바와 같이, 이 실시예에 제공된 반도체 장치(2)는, 제 1 트레이스(112T1)의 폭(W1)이 리세스(102R)의 바닥의 폭(W2)보다 클 수 있어서 제 1 트레이스(112T1)는 리세스(102R)를 형성하는 동안 에칭 정지층의 역할을 할 수 있다는 점에서 이전 실시예와 상이하다.
개시된 반도체 장치 및 그 제조 방법을 사용함으로써, I/O 패드와 제 1 기판 사이에 생성된 기생 커패시턴스가 감소될 수 있고, 그에 의해 메모리 장치의 동작 속도 또는 메모리 장치 내에서 데이터를 저장하거나 판독하는 속도를 향상시킬 수 있다. 또한, 기생 커패시턴스를 감소시키기 위해 제 1 기판 상의 절연층의 두께를 증가시킬 필요가 없으므로, 절연층을 형성하는 비용이 낮아질 수 있고 높은 종횡비가 요구되지 않는다. 따라서, I/O 패드의 형성은 높은 종횡비에 의해 제한되지 않으며, NAND 스트링의 밀도가 증가될 때 I/O 패드를 형성하기 위한 프로세스 난이도는 더 쉬울 수 있다. 리세스는 주변 장치를 포함하는 제 1 반도체 구조 상에 형성되기 때문에, 제 1 반도체 구조의 리세스의 폭은 NAND 스트링 또는 TSC의 폭과 유사하거나 동일한 것으로 제한되지 않으며, 포토리소그래피 프로세스에 사용된 노출 광은 더 큰 파장을 가질 수 있다. 또한, 프로세스 오류로 인한 관통 어레이 접촉부와 I/O 패드 사이의 개방 회로나 반도체 장치 내의 누설 전류는 발생하지 않을 것이고, 더 진보된 기술은 요구되지 않는다. 또한, 메모리 용량을 업그레이드하기 위해 전도체층과 유전체층의 수를 증가시킬 때 상이한 기술 세대는 동일한 아키텍처를 여전히 쉽게 사용할 수 있다.
특정 실시예에 대한 전술한 설명은 본 발명의 일반적인 특성을 충분히 드러낼 것이기 때문에, 당업자는 과도한 실험 없이 그리고 본 발명의 일반적인 개념에서 벗어나지 않으면서 다양한 응용에 대해 당업계의 지식을 적용함으로써 이러한 특정 실시예를 용이하게 수정 및/또는 조정할 수 있다. 따라서, 이러한 조정 및 수정은, 본 명세서에 제시된 본 발명 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위에 속하는 것으로 간주된다. 본 명세서의 어구 또는 용어는 설명의 목적을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어구는 본 발명 및 지침에 비추어 당업자에 의해 해석되어야 함이 이해되어야 한다.
본 발명의 실시예는 특정 기능의 구현 및 이들의 관계를 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 본 명세서에서 설명의 편의를 위해 임의로 정의되었다. 지정된 기능 및 그 관계가 적절하게 수행되는 한 대안적 경계가 정의될 수 있다.
발명의 내용 및 요약 섹션은 본 발명자(들)에 의해 고려된 본 발명의 예시적 실시예들의 전부가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 발명 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지 않는다.
당업자는 본 발명의 사상을 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 전술한 개시는 첨부된 청구범위의 경계 및 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 3차원 메모리 장치로서,
    제 1 기판 및 전도층을 포함하는 제 1 반도체 구조 ― 상기 제 1 기판은 서로 반대편에 있는 제 1 표면 및 제 2 표면을 갖고, 상기 전도층은 상기 제 1 기판의 제 1 표면 상에 배치되고, 상기 전도층은 하나 이상의 제 1 트레이스(trace)를 포함함 ― 와,
    상기 하나 이상의 제 1 트레이스 상에 배치된 입력/출력 패드를 포함하되,
    제 1 반도체 구조는, 상기 제 1 기판을 관통하고 상기 하나 이상의 제 1 트레이스를 노출시키는 리세스(recess)를 갖고, 상기 입력/출력 패드는 상기 리세스 내에 배치되고, 상기 입력/출력 패드의 상단 표면은 상기 제 1 기판의 제 1 표면보다 낮은,
    3차원 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 구조에 본딩된 제 2 반도체 구조를 더 포함하는,
    3차원 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 구조는 복수의 NAND 스트링을 포함하는,
    3차원 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 구조는 상기 제 1 기판 상에 주변 장치를 더 포함하고, 상기 복수의 ND 스트링 중 하나는 상기 주변 장치에 전기적으로 접속되는,
    3차원 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 기판의 제 2 표면 상에 배치된 제 1 절연층을 더 포함하되, 상기 제 1 절연층은 상기 리세스에 대응하는 개구를 갖는,
    3차원 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 구조는 상기 제 1 기판의 제 1 표면과 상기 제 1 전도층 사이에 제 2 절연층을 더 포함하고, 상기 리세스는 상기 제 2 절연층을 관통하는,
    3차원 메모리 장치.
  7. 제 6 항에 있어서,
    상기 입력/출력 패드의 두께는 상기 제 2 절연층의 두께보다 얇은,
    3차원 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 구조는 상기 제 1 기판 상에 주변 장치를 더 포함하는,
    3차원 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전도층은 상기 주변 장치에 전기적으로 접속된 적어도 2개의 제 2 트레이스를 더 포함하는,
    3차원 메모리 장치.
  10. 제 1 항에 있어서,
    상기 입력/출력 패드는 상기 하나 이상의 제 1 트레이스와 직접 접촉하는,
    3차원 메모리 장치.
  11. 제 1 항에 있어서,
    상기 하나 이상의 제 1 트레이스의 폭은 상기 리세스의 바닥의 폭보다 큰,
    3차원 메모리 장치.
  12. 3차원 메모리 장치의 제조 방법으로서,
    임시 반도체 구조(temporary semiconductor structure)를 제공하는 단계 ― 상기 임시 반도체 구조는 임시 기판 및 전도층을 포함하고, 상기 임시 기판은 제 1 표면을 갖고, 상기 전도층은 상기 임시 기판의 제 1 표면 상에 배치되고, 상기 전도층은 하나 이상의 제 1 트레이스를 포함함 ― 와,
    제 1 반도체 구조 및 제 1 기판을 형성하도록 상기 임시 반도체 구조 내에 리세스를 형성하는 단계 ― 상기 리세스는 상기 제 1 기판을 관통하고 상기 하나 이상의 제 1 트레이스를 노출시킴 ― 와,
    상기 리세스 내에 그리고 상기 하나 이상의 제 1 트레이스 상에 입력/출력 패드를 형성하는 단계를 포함하되,
    상기 입력/출력 패드의 상단 표면은 상기 임시 기판의 제 1 표면보다 낮은,
    3차원 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 임시 반도체 구조를 제공하는 단계는 상기 임시 반도체 구조에 본딩된 제 2 반도체 구조를 제공하는 단계를 포함하는,
    3차원 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 2 반도체 구조는 복수의 NAND 스트링을 포함하는,
    3차원 메모리 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 임시 반도체 구조를 제공하는 단계와 상기 리세스를 형성하는 단계 사이에, 제 2 표면을 형성하도록 상기 제 1 표면의 반대편에 있는 상기 임시 기판의 표면을 박막화하는 단계를 더 포함하는,
    3차원 메모리 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 임시 반도체 구조를 제공하는 단계와 상기 리세스를 형성하는 단계 사이에, 상기 임시 기판 상에 제 1 절연층을 형성하는 단계를 더 포함하되, 상기 제 1 절연층은 상기 임시 기판을 노출시키는 개구를 갖는,
    3차원 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 임시 반도체 구조는 상기 임시 기판의 제 1 표면과 상기 전도층 사이에 임시 절연층을 더 포함하고, 상기 리세스를 형성하는 단계는 제 2 절연층을 형성하도록 상기 임시 절연층을 패터닝하는 단계를 포함하는,
    3차원 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 입력/출력 패드의 두께는 상기 제 2 절연층의 두께보다 얇은,
    3차원 메모리 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 입력/출력 패드를 형성하는 단계는,
    상기 제 1 절연층, 상기 리세스의 측벽, 및 상기 하나 이상의 제 1 트레이스 상에 전도성 재료층을 증착하는 단계와,
    상기 제 1 절연층 및 상기 리세스의 측벽 상의 상기 전도성 재료층의 부분을 제거하는 단계를 포함하는,
    3차원 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 입력/출력 패드는 상기 하나 이상의 제 1 트레이스 상에 직접 형성되는,
    3차원 메모리 장치의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170301715A1 (en) * 2016-04-13 2017-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (bsi) image sensors
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4145301B2 (ja) 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US7563714B2 (en) * 2006-01-13 2009-07-21 International Business Machines Corporation Low resistance and inductance backside through vias and methods of fabricating same
JP5439901B2 (ja) * 2009-03-31 2014-03-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9673823B2 (en) * 2011-05-18 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
JP5998459B2 (ja) * 2011-11-15 2016-09-28 ローム株式会社 半導体装置およびその製造方法、電子部品
JP6012262B2 (ja) 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
JP2014175348A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
KR102002980B1 (ko) * 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9449898B2 (en) * 2013-07-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having backside interconnect structure through substrate via and method of forming the same
EP2838114A3 (en) * 2013-08-12 2015-04-08 Xintec Inc. Chip package
US9117879B2 (en) * 2013-12-30 2015-08-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102198857B1 (ko) * 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
US9425150B2 (en) * 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US10038026B2 (en) * 2015-06-25 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for bonding improvement
US9634020B1 (en) * 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9923011B2 (en) * 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
KR102597436B1 (ko) * 2016-09-07 2023-11-03 주식회사 디비하이텍 후면 조사형 이미지 센서 및 그 제조 방법
KR102373616B1 (ko) * 2017-07-06 2022-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102081086B1 (ko) * 2017-07-07 2020-02-25 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
CN109390373B (zh) * 2017-08-08 2020-09-29 上海视欧光电科技有限公司 封装结构及其封装方法
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10283548B1 (en) * 2017-11-08 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS sensors and methods of forming the same
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
WO2020014976A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
KR20210083328A (ko) * 2019-02-11 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법
US10714497B1 (en) * 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US11069703B2 (en) * 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) * 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
JP2020155487A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170301715A1 (en) * 2016-04-13 2017-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (bsi) image sensors
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法

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