JP2009111073A - 半導体装置 - Google Patents

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Abstract

【課題】配線間隔を広げることなくボンディング処理時に発生するボンディングパッドの移動を抑制することができ、製造効率に優れ、また、ダイサイズ並びに装置全体の小型化が可能な半導体装置を提供する。
【解決手段】半導体基板2上に、少なくとも、絶縁膜3と、配線層4と、絶縁膜3及び配線層4を覆う保護膜5とがこの順で積層され、保護膜5には該保護膜5の少なくとも一部を除去することによって開口部51が形成されており、該開口部51から配線層4が露出することによって形成されるボンディングパッド6が備えられ、配線層4には、ボンディングパッド6の周囲の少なくとも一部に凹部7が形成されており、保護膜5が凹部7に埋め込まれるように形成されている。
【選択図】図1

Description

本発明は、内部に集積回路を有する半導体装置に関する。
従来の半導体装置においては、半導体チップを積層する構造や半導体パッケージを積層する構造が採用されたものが知られており、また、近年の半導体装置の高密度実装化により、更なる小型化や薄型化が要求されている。
このような半導体装置として、外部回路との接続のため、半導体ウェーハ上にボンディングパッドを形成し、このボンディングパッドに、切欠き部、溝、又は開口部を設け、これらの切欠き部、溝、又は開口部の上にボンディングワイヤをボンディングする技術が提案されている(例えば、特許文献1を参照)。
また、ボンディングパッドの全周囲を、保護膜状に形成された溝によって囲んだ構成の半導体装置が提案されている(例えば、特許文献2)。
また、半導体装置におけるボンディングパッドの一般的な例として、例えば、図15(a)、(b)に示すような構造のものが知られている。ここで、図15(a)はボンディングパッド106を備える従来の半導体装置100の断面図であり、図15(b)は平面図である。図15(a)、(b)において、符号106は、半導体装置100の最上位配線層として形成された配線層104の一部が露出してなるボンディングパッドであり、符号102は表面の保護膜である。保護膜102には開口部101が設けられており、この開口部101から配線層104の表面が露出し、この領域がボンディングパッド106とされている。また、符号105は絶縁膜であり、符号103はボンディングパッド106をなす配線層104に隣接する最上位配線層で、ボンディングパッド106と同様、半導体装置100の最上位配線層として構成されている。
図15(a)、(b)に示すように、従来の構造の半導体装置100は、ボンディングパッド106をなす配線層104と保護膜102との積層面が平坦な構造とされている。このため、図16(a)、(b)に示すように、ボンディングパッド106上にボンディングワイヤ109をボンディング処理する際、衝撃によってボンディングパッド106(配線層104)が絶縁膜105の上を滑って移動してしまい(図16(b)参照)、隣接する同層の最上位配線層103との間でショートしてしまうという問題がある。
即ち、図16(b)のボンディング処理後の模式図に示すように、ボンディングワイヤ109が押し付けられる際の衝撃により、ボンディングパッド106(配線層104)が、図16(a)、(b)における左方向に移動する。そして、隣接する最上位配線層103とボンディングパッド106との間において絶縁層として機能する保護膜102が破壊され、図16(b)中の符号Eに示すようなショートが発生してしまうという問題があった。
上述のようなショートが発生する問題を解決するため、一般に、ボンディングパッドと隣接する配線層との間隔を、製造工程において加工可能な最小間隔、つまり、使用する製造装置によって決定される最小加工寸法よりも広くするという対策が施されている。このような対策を施すことにより、ボンディング処理時の衝撃でボンディングパッドが移動した場合でも、隣接する配線層とのショートが生じ難いという効果が得られる。
しかしながら、上述のように、ボンディングパッドと各配線層との間隔を広くした場合、多くの無駄な領域が生じるため、従来より要求されているダイサイズの小型化を進めるにあたり、弊害の一つとなっていた。
また、上述のようなボンディング処理時において、ボンディングパッドに生じるストレスを低減するため、ボンディングパッドにスリットを形成し、このスリットに、モールド樹脂が埋め込まれる構造を有する半導体装置が提案されている(例えば、特許文献3)。
しかしながら、特許文献3に記載の半導体装置は、モールド封入を行なわずに構成される半導体装置に適用することができないという問題があった。
特開昭61−019136号公報 特開平03−286541号公報 特開平09−036166号公報
本発明は上記問題に鑑みてなされたものであり、配線間隔を広げることなくボンディング処理時に発生するボンディングパッドの移動を抑制することができ、製造効率に優れ、また、ダイサイズ並びに装置全体の小型化が可能な半導体装置を提供することを目的とする。
上記の課題を解決するため、請求項1に記載された発明の半導体装置は、半導体基板上に、少なくとも、絶縁膜と、配線層と、前記絶縁膜及び配線層を覆う保護膜とがこの順で積層され、前記保護膜には該保護膜の少なくとも一部を除去することによって開口部が形成されており、該開口部から前記配線層が露出することによって形成されるボンディングパッドが備えられた半導体装置であって、前記配線層には、前記ボンディングパッドの周囲の少なくとも一部に凹部が形成されており、前記保護膜が前記凹部に埋め込まれるように形成されていることを特徴とする。
係る構成の半導体装置によれば、配線層におけるボンディングパッドの周囲に凹部が形成され、この凹部に保護膜が埋め込まれるように形成されているので、ボンディング処理時に生じる衝撃が、保護膜の凹部に埋め込まれた部分によって吸収されることにより、ボンディングパッドが絶縁膜上で滑って移動するのを抑制することができる。これにより、ボンディングパッドと同層の他の配線層との間で電気的な短絡が生じるのを防止することができ、製造工程における歩留まりを向上させることが可能となる。
また、半導体装置内のレイアウト設計において、ボンディングパッドと隣接する他の配線層との間隔を、製造可能な範囲で最小間隔とすることができるので、半導体装置のダイサイズをより小型化することが可能となる。また、従来の構成の半導体装置に対して、特に新たな部材や製造工程を追加することがないので、製造コストが増加することがない。
なお、本発明において説明する半導体基板とは、例えば、基板上に半導体ウェーハ、配線層、絶縁膜等が積層されたもの、あるいはこれらの内の単体で構成されるものである。
また、請求項2に記載された発明の半導体装置は、前記凹部が、前記配線層において、前記ボンディングパッドの周囲を囲むように複数形成されていることを特徴とする。
また、請求項3に記載された発明の半導体装置は、前記ボンディングパッドが平面視略矩形状に形成されており、前記凹部が、前記ボンディングパッドのコーナー部に配されていることを特徴とする。
また、請求項4に記載された発明の半導体装置は、前記ボンディングパッドが平面視略矩形状に形成されており、前記凹部が、前記ボンディングパッドの辺に沿って配されていることを特徴とする。
また、請求項5に記載された発明の半導体装置は、前記凹部が、平面視で略正方形状、略長方形状、略三角形状、略円形状、略X字形状の内の何れかの形状であることを特徴とする。
係る構成の半導体装置によれば、凹部を適宜配置することにより、ボンディング処理時に生じる衝撃が、保護膜の凹部に埋め込まれた部分において、より効率良く吸収されるので、ボンディングパッドが絶縁膜上を滑って移動するのを確実に抑制することが可能となる。
本発明の半導体装置によれば、上記構成により、ボンディング処理時に生じる衝撃が、保護膜の内の凹部に埋め込まれた部分によって吸収され、ボンディングパッドが絶縁膜上で滑って移動するのを抑制することができる。従って、ボンディングパッドと他の配線層との間でショートが生じるのを防止でき、製造工程における歩留まりを向上させることが可能となる。
また、半導体装置内のレイアウト設計において、ボンディングパッドと他の配線層との間隔を、製造可能な範囲で最小間隔とすることができ、半導体装置のダイサイズをより小型化することが可能となる。また、従来の構成の半導体装置に対して、特に新たな部材や製造工程を追加することがないので、製造コストが増加することがない。
以下に、本発明の実施形態である半導体装置について、図面を適宜参照しながら説明する。図1(a)、(b)は本発明の第1実施形態の半導体装置を示す断面模式図であり、図2(a)、(b)、(c)は図1に示す半導体装置の製造方法の一例を示す工程図、図3(a)、(b)及び図4は本発明の第2実施形態の半導体装置を示す断面模式図、図5(a)、(b)は本発明の第3実施形態の半導体装置を示す断面模式図、図6〜14は本発明の半導体装置のその他の例を各々示す平面模式図である。なお、以下の説明において参照する図面は、本実施形態の半導体装置を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
[第1実施形態]
以下に、本発明の第1実施形態の半導体装置1について、 図1(a)、(b)を適宜参照しながら説明する。ここで、図1(a)は半導体装置1の断面模式図、図1(b)は平面図であり、図1(a)は、図1(b)中に示すA−Aの断面図である。
図1(a)、(b)に示すように、本実施形態の半導体装置1は、半導体基板2上に、少なくとも、絶縁膜3と、配線層4と、絶縁膜3及び配線層4を覆う保護膜5とがこの順で積層され、保護膜5には該保護膜5の少なくとも一部を除去することによって開口部51が形成されており、該開口部51から配線層4が露出することによって形成されるボンディングパッド6が備えられてなり、配線層4には、ボンディングパッド6の周囲の少なくとも一部に凹部7が形成されており、保護膜5が凹部7に埋め込まれるように形成され、概略構成されている。また、図示例の半導体装置1は、ボンディングパッド6が平面視矩形状、図1(b)に示す例では略正方形状に形成されており、配線層4に形成される凹部7が平面視略正方形状に形成され、正方形状のボンディングパッド6の周囲を囲むように、ボンディングパッド6の1辺あたりで3個×2列の6箇所で、各辺に沿って計24箇所に複数形成されている。
半導体基板2は、例えばシリコン等からなる基板上に半導体ウェーハ、配線層及び絶縁膜等が積層されてなるものであり、例えば、半導体ウェーハ上に多層構造の配線層等が設けられて構成される。また、半導体基板2上には、層間膜として、シリコン酸化膜(SiO)等からなる絶縁層3が積層されている。
配線層4は、絶縁層3上に積層して設けられ、半導体装置に用いられる従来公知のアルミニウム材料等を何ら制限無く採用して構成することができる。また、本実施形態の配線層4には、上述したように、詳細を後述する凹部7が、例えばエッチング等の方法により、配線層4を貫通するように複数設けられている。
保護膜5は、絶縁膜3及び配線層4を覆うように積層され、例えば、シリコン酸化膜(SiO)やシリコン窒化物膜(Si)、シリコン酸窒化物膜(SiON)、又はこれらの積層膜等からなる。また、本実施形態の保護膜5には、上述したように、保護膜5の少なくとも一部が除去されることによって平面視矩形状の開口部51が形成されており、この開口部51から配線層4の一部が露出するように構成されている。そして、この開口部51による露出領域に対応する配線層4の少なくとも一部がボンディングパッド6とされている。
ボンディングパッド6は、外部回路装置との間で図示略のボンディングワイヤを介して接続されるものであり、上述したように、保護膜5に形成される開口部51から配線層4が露出することによって構成される。
また、図示例では、ボンディングパッド6を構成する配線層4に隣接して最上位配線層8が同層で形成されており、これらボンディングパッド6及び最上位配線層8が、本実施形態の半導体装置1における最上位の配線層とされている。このように、ボンディングパッド6をなす配線層4は最上位配線層としても用いられることから、配線層4に凹部7を形成する際には、新たなレチクルを用意する必要は無い。
上記構成とされた半導体装置1において、保護膜5は、ボンディングパッド6及び最上位配線層8が形成された後に、各種パッド部やヒューズ部等の特殊な領域を除き、最上位の配線層であるボンディングパッド6及び最上位配線層8を覆うように形成される。
また、絶縁膜3は、最上位の配線層であるボンディングパッド6及び最上位配線層8の直下の層間膜とされている。
また、半導体装置1においては、図1(a)、(b)に示すように、配線層4におけるボンディングパッド6の周辺、つまり、配線層4上に保護膜5が積層されている領域の少なくとも一部に、従来公知のエッチング法によって凹部7が形成されている。また、図示例の凹部7は、正方形状の領域とされたボンディングパッド6の周囲において、1辺あたりで6箇所の凹部7が、2列で各辺と並行に配置され、計24箇所に形成されている。そして、これら複数の凹部7に保護膜5の一部が入り込み、埋め込まれるように形成されている。
本実施形態の半導体装置1は、上記構成により、ボンディングパッド6に図示略のボンディングワイヤを接続する際、ボンディングパッド6をなす配線層4に対してボンディング処理による大きな衝撃が印加された場合でも、各凹部7に埋め込まれた部分の保護膜5によって衝撃が吸収される。これにより、衝撃が印加された配線層4が絶縁層3上において滑って移動し、ずれた状態となるのを抑制できるので、ボンディングパッド6をなす配線層4と、該配線層4と同層とされた最上位配線層8とが接触し、電気的に短絡(ショート)するのを防止することが可能となる。
このように、ボンディングパッド6をなす配線層4の移動が抑制されることにより、例えば、配線層4と最上位配線層8との間等、最上位の配線層における各配線間隔を小さな寸法とすることが可能なる。従って、半導体装置におけるダイサイズを小型化することが可能となり、ひいては半導体装置全体の小型化を実現することが可能となる。
以下に、本実施形態の半導体装置1の製造方法の一例について、図2(a)、(b)、(c)を参照しながら説明する。
まず、図2(a)に示すような、半導体基板2上に、絶縁膜3とアルミ配線層40とをこの順で積層した基板を準備する。ここで、図2(a)に示す積層構造は、ボンディングパッドが形成される前の状態を示すものである。このような基板を形成する工程としては、従来公知の半導体の製造工程で用いられている方法を採用することができる。
なお、本実施形態の製造方法で説明する半導体基板2は、上述したように、基板上に半導体ウェーハ、配線層及び絶縁膜等が積層されてなるものである。また、アルミ配線層40としては、本実施形態の製造方法ではアルミニウムを用いているが、アルミニウム以外の材料を適宜採用することも可能である。また、絶縁膜3としては、シリコン酸化膜を用いて形成する。
次に、図2(b)に示すように、アルミ配線層40にエッチング処理を施し、配線層4及び最上位配線層8を形成する。
具体的には、アルミニウムからなるアルミ配線層40上に、図示略のパターニングを施したフォトレジストをマスクとして用い、アルミ配線層40の一部をエッチング加工によって除去し、図示例のような配線層4及び最上位配線層8を形成する。またさらに、配線層4の一部をエッチング加工によって除去し、凹部7を形成する。この際のエッチング深さとしては、アルミ配線層40の下に配されている絶縁膜3が露出するように、アルミ配線層40の厚さ方向全体でエッチング加工する。また、配線層4を形成する加工工程は、最上位配線層8のパターンを形成する工程と同様の処理によって行なうことができる工程なので、配線層4に凹部7を形成する際は、使用するマスクのレイアウトパターンを変更するだけで良い。従って、従来から用いられている製造工程と比べ、パターン形成に使用する露光マスクの使用枚数の増加等もなく、コストや工数の増大を招くことがない。
次に、図2(c)に示すように、配線層4及び最上位配線層8上に保護膜5を形成した後、保護膜の一部を除去して開口部51を形成することにより、ボンディングパッド6を形成する。
具体的には、まず、配線層4と最上位配線層8との間、及び配線層4に形成された凹部7に保護膜5の一部を埋め込むようにしながら、保護膜5を配線層4及び最上位配線層8上に成膜する。そして、保護膜5の内、配線層4上に成膜された部分の一部を除去することにより、開口部51を形成して配線層4の一部を露出させ、ボンディングパッド6を形成する。また、この際に保護膜5に用いる材料としては、上述したように、シリコン酸化膜やシリコン窒化物膜、シリコン酸窒化物膜、又はこれらの積層膜等を用いることができる。
以上のような工程により、半導体装置1を製造することができるが、本実施形態の半導体装置を製造する方法は上記方法には限定されず、例えば、各層に用いる材料や形状、加工方法等は、適宜採用することが可能である。
なお、本実施形態では、配線層に形成する凹部として、平面視で正方形状の凹部7を、正方形状のボンディングパッド6の周囲を囲むように、ボンディングパッド6の1辺あたり3個×2列の6箇所で、計24箇所に複数配置した例を説明しているがこれには限定されない。例えば、凹部を正方形以外の形状で形成しても良く、また、ボンディングパッドの周囲における配置個数も適宜決定することが可能である。
[第2実施形態]
以下に、本発明の第2実施形態の半導体装置10について、図3(a)、(b)及び図4を適宜参照しながら説明する。ここで、図3(a)は半導体装置10の断面模式図、図3(b)は平面図であり、図3(a)は、図3(b)中に示すB−Bの断面図である。また、図4は、本実施形態の半導体装置における別の例を説明するための平面模式図である。
なお、本実施形態では、図1(a)、(b)に示す第1実施形態の半導体装置1と共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
図3(a)、(b)に示すように、本実施形態の半導体装置10は、主に、配線層41に形成される凹部71が配線層41の厚さ方向で略半分程度の深さの凹部とされている点で、第1実施形態の半導体装置1とは異なる。また、配線層41上に形成される保護層55の一部が、第1実施形態の半導体装置1の略半分程度の深さとされた凹部71の中に埋め込まれるように形成されている。
本実施形態の半導体装置10を製造する場合には、上述したような、配線層4を形成する工程において同じマスクを用いて凹部7を形成する第1実施形態の半導体装置1の製造方法と異なり、例えば、新たなエッチング工程を設けて凹部71を形成する方法とすることができる。具体的には、2種類のパターン形成用のマスクを用意し、まず、一方のマスクを用いてアルミニウムからなる最上位配線層をエッチング加工し、配線層41及び最上位配線層8を形成した後、他方のマスクを用いて凹部71を形成する。このように、凹部71を形成するための工程を新たに設けることにより、配線層41の厚さ方向で途中までの深さ、図示例では略半分程度の深さまでのエッチング処理を行なうことが可能となる。
本実施形態では、上記製造方法で半導体装置10を製造することにより、保護膜55と配線層41とが重なり合う領域の全体において凹凸形状を形成することが可能となる。これにより、凹部形状とされる凹部71を形成した後、この凹部71に一部が埋め込まれるように保護膜55を形成することで、保護膜55と配線層41との密着性を高めることができる。従って、第1の実施形態の半導体装置1と同様、保護膜55の開口部56から配線層41が露出してなるボンディングパッド61に図示略のボンディングワイヤを接続する際、ボンディング処理による衝撃を抑制することが可能となる。
また、本実施形態では、凹部71を、配線層41の厚さ方向で途中までのエッチング処理として形成することにより、第1実施形態の半導体装置1と比較して、配線層41(ボンディングパッド61)の強度が高められるという効果が得られる。
また、図4の平面図に示す例のように、配線層41からの引き出し部45とボンディングパッド61の領域との間に、配線層41の厚さ方向の途中までの深さとされた凹部71が設けられている場合には、この間の電気的抵抗値が、配線層を貫通する凹部が設けられた場合に比べて低減することができるという効果が得られる。また、この際、引き出し部45は、ボンディングパッド61をなす配線層41と同層である必要はなく、例えば、配線層41よりも下層に設けられた別の配線層が、配線層41とコンタクトプラグを介して接続されている場合であっても、上記同様の抵抗値低減効果が得られる。
[第3実施形態]
以下に、本発明の第3実施形態の半導体装置11について、図5(a)、(b)を適宜参照しながら説明する。ここで、図5(a)は半導体装置10の断面模式図、図5(b)は平面図であり、図5(a)は、図5(b)中に示すC−Cの断面図である。
図5(a)、(b)に示すように、本実施形態の半導体装置11は、凹部72が、配線層42及び絶縁膜31を貫通し、その下の半導体基板21の上部に入り込む深さで形成されている点で、第1実施形態の半導体装置1及び第2実施形態の半導体装置10とは異なる。
第3実施形態の半導体装置11は、ボンディングパッド62を構成する配線層42と該配線層42と同層の最上位配線層8、さらに、その下の絶縁膜31よりも下の層、つまり、半導体基板21にまで達するように凹部72を形成している。このように、凹部72を、半導体基板21の上部にまで達する深さで形成する方法としては、例えば、第2実施形態において説明した方法と同様に、2種類のマスクを用いて2回のエッチング加工を行う方法が挙げられる。このような方法とした場合には、例えば、エッチング条件を調整することにより、半導体基板21の上部に達するように、凹部72を形成することが可能となる。
次いで、凹部72を形成した後、この凹部72に一部を埋め込むようにし、また、エッチング除去された各層の間に一部を埋め込むようにして、配線層42及び最上位配線層8の上に保護膜57を形成し、さらに開口部58を形成することによってボンディングパッド62を設ける。
本実施形態の半導体装置11によれば、第1実施形態の半導体装置1や第2実施形態の半導体装置10に比べ、保護膜57と凹部72との接面が増加するため、ボンディングパッド62に図示略のボンディングワイヤを接続する際、ボンディング処理による衝撃をより効果的に抑制することが可能となる。
なお、半導体基板21としては、上述したような、基板上に半導体ウェーハ、配線層及びシリコン酸化膜等からなる絶縁膜等が積層されたもの以外であっても良く、例えば、アルミニウム膜や多結晶シリコン膜、タングステン膜等の導電膜が積層されたものであっても、本実施形態の凹部72及び保護膜57の構造を採用することが可能である。また、半導体基板がシリコン基板単体の場合であっても、本実施形態の構造を適用することが可能である。
[半導体装置のその他の例]
本発明に係る半導体装置は、上記第1〜3実施形態には限定されず、その構造や形状等については適宜採用することが可能であり、以下、図6〜14を適宜参照ながら説明する。
上述したような第1〜3実施形態においては、平面視略正方形状の凹部7、71、72が、平面視略正方形状とされたボンディングパッド6、61、62の周囲を囲むように、1辺あたり3個×2列の6箇所で、各辺に沿って計24箇所に複数形成されているが、本発明においては、このような構成には限定されない。例えば、図6に示すように、ボンディングパッド60のコーナー部の近傍にのみ、平面視略正方形状の凹部73を配置した構成としても良いし、図7に示すように、平面視略三角形状の凹部74を配置した構成としても良い。また、図8に示す例のように、ボンディングパッド60のコーナー部近傍に、平面視略円形状の凹部75を配置しても良く、あるいは、図9に示す例のように、平面視略X字形状の凹部76を配置した構成としても良い。
また、図10に示す例のように、平面視で略長方形状の凹部77が、平面視略正方形状とされたボンディングパッド60の1辺あたりで2箇所ずつ、各辺に並行して計8箇所に形成された構成としても良いし、図11に示す例のように、平面視略正方形状の凹部78が、ボンディングパッド60の1辺あたりで4箇所ずつ、各辺に並行して計16箇所に形成された構成としても良い。
また、図12に示す例のように、平面視略円形状の凹部79が、ボンディングパッド60の1辺あたりで2箇所ずつ、ボンディングパッド60の周囲を囲むように計8箇所に形成された構成としても良い。
また、図13に示す例のように、平面視略長方形状の凹部85が2箇所、ボンディングパッド60の互いに対向する辺に沿って対で設けられた構成としても良い。また、図14に示す例のように、平面視略長方形状の凹部86が、ボンディングパッド60の互いに対向する辺に沿って2箇所ずつ対で設けられ、計4箇所に形成された構成としても良い
上述したように、配線層において、ボンディングパッドの周辺に形成する凹部の形状は、例えば、略正方形状、略長方形状、略三角形状、略円形状、略X形状等の他、不定形で不規則な形状のものとする等、適宜採用することができる。また、凹部の配置形態についても、ボンディングパッドの周囲において、一列や二列に並べる他、不規則な配置としても問題なく、凹部の形状や配置形態に関わらず、凹部の内部に保護膜の一部が埋め込まれた構成とされていれば良い。
また、上述したような凹部の各種形状や配置形態については、上記第1〜3実施形態で説明したような、配線層、並びに絶縁層や半導体基板の厚さ方向における深さが適宜調整された凹部においても、何ら問題なく適用することが可能である。
以上説明したように、上記各実施形態の半導体装置によれば、ボンディング処理時に生じる衝撃が、保護膜の内の凹部に埋め込まれた部分によって吸収され、ボンディングパッドが絶縁膜上を滑って移動するのを抑制することができるので、ボンディングパッドと他の配線層との間でショートが生じるのを防止でき、製造工程における歩留まりを向上させることが可能となる。また、半導体装置内のレイアウト設計において、ボンディングパッドと他の配線層との間隔を、製造可能な範囲で最小間隔とすることができ、半導体装置のダイサイズをより小型化することが可能となる。また、従来の構成の半導体装置に対して、特に新たな部材や製造工程を追加することがないので、製造コストが増加することがない。
本発明の実施形態である半導体装置の一例を示す模式図であり、(a)は断面図、(b)は平面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程図である。 本発明の実施形態である半導体装置の他の例を示す模式図であり、(a)は断面図、(b)は平面図である。 本発明の実施形態である半導体装置の他の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す模式図であり、(a)は断面図、(b)は平面図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 本発明の実施形態である半導体装置のさらに別の例を示す平面模式図である。 従来の半導体装置を示す模式図である。 従来の半導体装置を示す模式図である。
符号の説明
1、10、11…半導体装置、2、21…半導体基板、3、31…絶縁膜、4、41、42…配線層、5、55、57…保護膜、51、56、58…開口部、6、60、61、62…ボンディングパッド、7、71、72、73、74、75、76、77、78、79、85、86…凹部、8…最上位配線層

Claims (5)

  1. 半導体基板上に、少なくとも、絶縁膜と、配線層と、前記絶縁膜及び配線層を覆う保護膜とがこの順で積層され、前記保護膜には該保護膜の少なくとも一部を除去することによって開口部が形成されており、該開口部から前記配線層が露出することによって形成されるボンディングパッドが備えられた半導体装置であって、
    前記配線層には、前記ボンディングパッドの周囲の少なくとも一部に凹部が形成されており、前記保護膜が前記凹部に埋め込まれるように形成されていることを特徴とする半導体装置。
  2. 前記凹部は、前記配線層において、前記ボンディングパッドの周囲を囲むように複数形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記ボンディングパッドが平面視略矩形状に形成されており、前記凹部が、前記ボンディングパッドのコーナー部近傍に配されていることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記ボンディングパッドが平面視略矩形状に形成されており、前記凹部が、前記ボンディングパッドの辺に沿って配されていることを特徴とする請求項1又は2に記載の半導体装置。
  5. 前記凹部が、平面視で略正方形状、略長方形状、略三角形状、略円形状、略X字形状の内の何れかの形状であることを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109422234A (zh) * 2017-09-01 2019-03-05 中芯国际集成电路制造(上海)有限公司 测试结构及其制造方法
JP2021125526A (ja) * 2020-02-04 2021-08-30 ラピスセミコンダクタ株式会社 半導体装置、および半導体装置の製造方法
JP7500208B2 (ja) 2020-02-04 2024-06-17 ラピスセミコンダクタ株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141330A (ja) * 1986-12-03 1988-06-13 Nec Corp 半導体集積回路装置
JPH05226405A (ja) * 1992-02-14 1993-09-03 Toshiba Corp 半導体装置
JPH05326616A (ja) * 1992-05-25 1993-12-10 Oki Electric Ind Co Ltd 半導体装置のボンディングパッド及びその接続方法
JPH05343466A (ja) * 1992-06-11 1993-12-24 Mitsubishi Electric Corp 半導体装置のパッド構造
JP2001176966A (ja) * 1999-12-20 2001-06-29 Matsushita Electronics Industry Corp 半導体装置
JP2004071679A (ja) * 2002-08-02 2004-03-04 Matsushita Electric Ind Co Ltd 半導体素子の電極およびその製造方法
JP2005260207A (ja) * 2004-02-10 2005-09-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141330A (ja) * 1986-12-03 1988-06-13 Nec Corp 半導体集積回路装置
JPH05226405A (ja) * 1992-02-14 1993-09-03 Toshiba Corp 半導体装置
JPH05326616A (ja) * 1992-05-25 1993-12-10 Oki Electric Ind Co Ltd 半導体装置のボンディングパッド及びその接続方法
JPH05343466A (ja) * 1992-06-11 1993-12-24 Mitsubishi Electric Corp 半導体装置のパッド構造
JP2001176966A (ja) * 1999-12-20 2001-06-29 Matsushita Electronics Industry Corp 半導体装置
JP2004071679A (ja) * 2002-08-02 2004-03-04 Matsushita Electric Ind Co Ltd 半導体素子の電極およびその製造方法
JP2005260207A (ja) * 2004-02-10 2005-09-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109422234A (zh) * 2017-09-01 2019-03-05 中芯国际集成电路制造(上海)有限公司 测试结构及其制造方法
CN109422234B (zh) * 2017-09-01 2021-04-09 中芯国际集成电路制造(上海)有限公司 测试结构及其制造方法
JP2021125526A (ja) * 2020-02-04 2021-08-30 ラピスセミコンダクタ株式会社 半導体装置、および半導体装置の製造方法
JP7500208B2 (ja) 2020-02-04 2024-06-17 ラピスセミコンダクタ株式会社 半導体装置

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