KR100416627B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치와 그의 제조방법에 관한 것이다. 본 발명의 반도체 장치는, 반도체 기판 상에 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막과, 소자분리용 절연막으로 둘러싸인 소자형성 영역의 반도체 기판 상에 형성된 에피 실리콘층과, 이 에피 실리콘층에 소자형성 영역을 양측으로 분리하도록 매몰 형성된 차단 절연막과, 에피 실리콘층 상에 차단 절연막의 상부가 중앙 하부 영역에 배치되도록 형성된 게이트와, 이 게이트를 개재하고서 양측으로 형성된 소스와 드레인 정션을 포함한다.
이렇게 반도체 장치의 소스와 드레인 정션 사이에 차단용 절연막이 배치되어, 정션 확장에 따른 벌크 영역에서의 정션 상호 간 쇼트 현상을 방지할 수 있고, 문턱전압 안정성과 누설전류 감소 등의 반도체 장치의 전기적 특성을 개선시킬 수 있다.

Description

반도체 장치 및 그의 제조방법{Semiconductor device and Method for manufacturing the same}
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로서, 특히 선택적 에피 실리콘 형성법(Selective Epitaxial Growth)을 이용한 반도체 장치 및 그의 제조방법에 관한 것이다.
소자가 극도로 고집적화 되면서 소저형성을 위한 선폭(design rule)이 좁아지고, 이에 따라서 반도체 소자 하나의 점유 면적이 작아져서 트랜지스터와 같은 소자의 형성에 많은 문제점이 발생하고 있다. 즉, 메모리 소자가 형성된 셀 영역의 NMOS 트랜지스터와, 주변회로 영역의 PMOS 및 NMOS 트랜지스터는 소정의 게이트 길이를 유지해야만 트랜지스터의 전기적인 특성을 확보할 수 있는데, 소자가 고도로 집적화 되면서 정션 사이의 쇼트 현상(Bulk short fail)에 의해서 트랜지스터 소자의 기능이 제대로 발휘되지 않는다.
이러한 문제점을 해결하기 위해서 트랜지스터의 실질적인 게이트 길이를 증가시키는 방법이 많이 연구되어 왔고, 현재까지 알려진 방법들 중에서 유력한 방법의 하나는 가능한 한 정션의 깊이를 얕게 형성하는 천심 소스/드레인 정션(Shallow junction)을 적용하는 것이 최선의 방법으로 알려져 있다.
그런데, 이러한 종래의 천심 정션(shallow junction) 형성방법으로도, 소자가 더욱 고집적화되어 선폭이 극도로 미세해지므로, 소스(source)와 드레인(drain) 사이의 길이가 임계치 이하로 좁아져서, 정션(junction)을 형성하는 과정에서 필연적으로 발생하는 열적 활성화 공정을 동반하면, 확산에 의하여 불순물 이온이 측방으로 확산되어 정션 영역이 확장되는 것을 방지할 수 없다. 그리하여, 결국은 소스와 드레인 사이의 거리가 실질적으로 너무 좁아 게이트 하부의 채널이 발생하기 전에 이들 소스와 드레인 정션이 서로 붙어 쇼트 불량이 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자가 고집적화되어 소스와 드레인 사이의 채널 길이가 좁아지더라도, 벌크 영역(Bulk Area)에서의 소스와 드레인 사이에 정션 쇼트(Junction short)가 발생하는 것을 효과적으로 방지하여 모스 트랜지스터(MOS Transistor) 소자의 전기적 특성을 양호하게 얻을 수 있는 반도체 장치와 그의 제조방법을 제공하는 것이다.
도 1은 본 발명에 의해서 제조된 반도체 장치의 단면도이다.
도 2는 본 발명의 반도체 장치의 제조방법을 개략적으로 나타낸 공정흐름도이다.
도 3 내지 도 10은 본 발명의 반도체 장치의 제조방법을 순차적으로 나타낸 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는, 반도체 기판 상에 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막과, 소자분리용 절연막으로 둘러싸인 소자형성 영역의 반도체 기판 상에 형성된 에피 실리콘층과, 에피 실리콘층에 소자형성 영역을 양측으로 분리하며 매몰 형성된 차단 절연막과, 에피 실리콘층 상에 차단 절연막이 중앙 하부에 배치되도록 형성된 게이트와, 게이트를 개재하고서 양측으로 형성된 소스와 드레인 정션을 포함한다.
여기서, 소자분리용 절연막은 실리콘 산화막인 것이 소자간의 전기적인 절연이 우수하여 바람작하고 차단용 절연막은 실리콘 산화막인 것이 막형성이 용이하고 패턴닝이 용이하여 바람직하다.
에피 실리콘층은 화학기상 증착법(Chemical Vapor Deposition)을 이용하여 반도체 기판의 기지 실리콘을 소스(Source)로 하여 선택적 에피 성장법(Selective Epitaxial Growth)에 의해서 형성된 에피 실리콘층이다.
게이트는, 에피 실리콘층 상에 형성된 게이트 절연막과, 차단용 절연막을 하부 중앙에 배치되도록 상기 게이트 절연막 상에 적층 형성된 게이트 도전막과, 게이트 도전막의 측벽에 형성된 절연막 스페이서를 포함한다. 여기서, 게이트 절연막은 에피 실리콘층을 산화시켜 에피 실리콘층 상에 형성된 실리콘 산화막이고, 게이트 도전막은 금속 실리사이드막을 더 포함하는 것이 게이트의 전기적 저항을 감소할 수 있어 효과적이다.
이러한 구성을 가진 본 발명의 반도체 장치의 제조방법은, 먼저, 반도체 기판 상에 제1실리콘 절연막을 형성하고, 실리콘 절연막 상에 소자분리용 패턴을 형성하여 소자형성 영역의 상기 실리콘 산화막을 소정 깊이 제거한다. 반도체 기판 전면에 마스크용 절연막을 형성하고, 마스크용 절연막과 제1실리콘 절연막에 소정의 패터닝을 하여 소자분리용 산화막을 형성하여 소자형성 영역을 정의하고, 소자형성 영역 내에 차단 절연막을 형성한다. 소자형성 영역의 반도체 기판 상에 차단 절연막이 매몰되도록 에피 실리콘층을 형성한다. 그런 다음, 에피 실리콘층에 게이트를 형성하고, 에피 실리콘층에 소스 및 드레인 정션을 형성하여 트랜지스터 소자 형성공정을 완성한다.
여기서, 제1실리콘 절연막은 실리콘 산화막으로 형성되는 것이 추후 형성될 선택적 에피 실리콘 성장의 선택적 마스크로서 증착 선택비가 우수하기 때문에 바람직하다. 이러한 제1실리콘 절연막은 화학기상 증착법에 의해서 형성될 수도 있고, 반도체 기판의 기지 실리콘을 산화시켜 형성될 수도 있다.
그런 다음, 반도체 기판 전면에 소자형성 영역이 개방된 패턴을 가진 포토 레지스트를 형성하고, 패턴닝된 포토 레지스트를 마스크로 이용하여 건식식각법으로 소자형성 영역의 상기 제1실리콘막을 소정 두께 식각하여 제거하고 포토 레지스트를 제거한다. 그러면, 소자형성 영역과 소자분리영역 사이에 소정의 단차를 형성한다. 이 단차는 게이트 하부에 형성되는 채널을 위해서 최소 두께를 확보하여야 한다.
이렇게 단차가 형성된 제2실리콘 절연막이 형성된 반도체 기판 상에 마스크용 절연막을 형성한다. 이때, 마스크용 절연막은 제1실리콘 절연막과 다른 막질로형성된 것이 추후 이 막을 제거할 때 식각 선택비를 용이하게 변화시킬 수 있어 바람직하며, 특히, 실리콘 질화막인 것이 실리콘 산화막과의 식각 선택비를 높게 할 수 잇어 바람직하다.
반도체 기판 전면에 소자형성 영역이 개방되고 소자형성 영역 내에 상기 소지형성 영역을 분리하도록 소정너비로 페쇄된 패턴이 형성된 포토 레지스트를 형성하고, 패턴닝된 포토 레지스트를 마스크로 이용하여 건식 식각법으로 마스크용 절연막과 제1실리콘 절연막을 식각하여 패턴을 전사한다. 패턴닝에 사용된 포토 레지스트를 제거한다. 그러면, 소자형성 영역에는 소자분리용 절연막과의 사이에 발생하는 단차만큼의 두께를 가진 공간이 형성된다.
이렇게 형성된 소자형성 영역의 반도체 기판 상에 잔류된 산화막을 제거하고, 소자형성 영역의 기지 실리콘을 소스로 소자분리용 절연막과 차단 절연막을 마스크로 이용하여 선택적 에피 실리콘 성장법(Selective Epitaxial Growth)으로 소자형성 영역에 에피 실리콘층을 형성한다. 이때, 에피 실리콘층을 형성하는 방법은, 에피 실리콘층을 소자분리용 산화막의 두께보다 더 두껍게 과성장(overgrowth)시킨 후 이 과성장된 에피 실리콘층을 소정의 평탄화 공정을 이용하여 소자분리용 절연막의 상부 수준까지 평탄하게 제거하여 에피 실리콘층을 형성한다. 이때, 평탄화 공정으로서는 화학적 기계연마법을 이용하며, 소자분리용 절연막을 연마 스토퍼로 이용하는 것이 과성장된 에피 실리콘층을 적정한 두께로 연마하기 위해서 바람직하다.
그런 다음, 게이트를 형성한다. 즉, 에피 실리콘층 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 도전막을 순차적으로 형성한다. 소자형성 영역에 차단 절연막 상부에 형성된 에피 실리콘층이 중앙에 개재하도록 게이트 도전막에 게이트 패턴을 형성한다. 그러면, 게이트의 위치가 차단 절연막 상부에 배치된다. 여기서, 게이트 절연막은 실리콘 산화막과 실리콘 질소 산화막(SiON) 중 어느 하나를 선택할 수 있고, 게이트 도전막은 불순물이 도핑된 폴리 실리콘과 금속 실리사이드막 중 적어도 어느 하나를 포함한다.
한편, 게이트 패턴 후 게이트 도전막의 측벽에 절연막 스페이서를 더 포함하는 것이 추후 정션이 완성된 후 게이트 길이(Gate length)가 길어져서 쇼트채널 효과(Short channel effect)를 방지할 수 있어 바람직하다.
이렇게 게이트 공정이 완료되면, 이 게이트를 마스크로 이용하여 정션 이온을 도핑하고, 정션이온을 소정의 열처리법을 거쳐서 활성화시켜서 소스 및 드레인 정션을 형성한다. 이때, 정션이온은 트랜지스터의 형에 따라서 P형 불순물과 N형 불순물 중 어느 하나를 선택하여 주입하는데, P형 불순물은 보론과 BF2중 어느 하나를 선택할 수 있고, N형 불순물은 인(P), 비소(As), 안티몬 등의 5가 원소 중 어느 하나를 선택할 수 있다.
이렇게 본 발명의 반도체 장치 및 그의 제조방법은, 모스 트랜지스터의 게이트 하부 영역에 배치된 소스와 드레인 정션을 연결하는 채널 하부에 차단용 절연막이 형성되어, 소스 정션과 드레인 정션 사이를 차단하고 있기 때문에, 소자의 선폭이 좁아져서 소스와 드레인 정션 사이의 길이가 좁아진다 할 지라도 소자 동작시에 발생하는 정션 확장에 의한 쇼트 현상(short)을 효과적으로 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명에 따른 반도체 장치를 나타낸 단면도이다.
이를 참조하면, 본 발명에 따른 반도체 장치는, 반도체 기판(100) 상에 소정 두께돌출 형성되어 소자형성 영역을 정의하는 소자분리용 절연막(110)과, 소자형성영역에 배치된 반도체 기판(100)의 기지 실리콘 상에 적층 형성된 에피 실리콘층(130)과, 이 에피 실리콘층(130) 내에 매몰 형성되어 소자형성 영역을 소스와 드레인 영역으로 분리하는 정션 차단용 절연막(125)과, 에피 실리콘층(130) 상에 정션 차단용 절연막(125)을 채널 중앙에 개재하고서 형성된 게이트(150)와, 이 게이트(150)의 양측으로 형성된 소스 및 드레인 정션(105)을 포함한다.
여기서, 소자분리용 절연막(110)은 실리콘 절연막(Silicon insulator)으로 형성되어 있고, 반도체 기판(100)의 기지 실리콘보다 소정 높게 돌출되어 형성된다. 실리콘 절연막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나를 선택할 수 있으며, 실제로 소자가 형성되는 반도체 기판(100)의 기기실리콘에 형성되기 때문에 비교적 불순물 농도가 낮은 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition)으로 형성하는 것이 바람직하다. 그리고, 반도체 기판(100)에 스트레스(stress)를 적게 주기위해서 실리콘 산화막으로 형성되는 것이 바람직하다. 한편, 이러한 소자분리용 산화막(100)은 막의 성질이 단단하고 깨끗하기 때문에 반도체 기판(100)의 기지 실리콘을 열적으로 산화시켜 형성된 실리콘 산화막을 사용하기도 한다.
에피 실리콘층(130)은 소자분리용 산화막(110)에 의해서 형성된 공간 내부에 소자분리용 절연막(110)을 마스크로 이용하여 화학기상 증착법(Chemical Vapor Deposition))으로 반도체 기판(100)의 기지 실리콘에만 선택적으로 형성된 단결정의 에피 실리콘(epitaxial silicon)이다.
게이트(150)는 에피 실리콘층(130)에 형성된 게이트 절연막(151)과, 게이트 절연막(151) 상에 적층 형성된 게이트 도전막(153)과, 게이트 도전막(153) 상에 형성된 마스크 절연막(155)을 포함한다. 게이트 절연막(151)은 에피 실리콘층(131) 표면을 열적으로 산화시켜 형성된 실리콘 산화막(SiO2)이나 실리콘 질소 산화막(SiON)을 적용한다. 게이트 도전막(153)은 인(P)과 같은 불순물이 도핑되어 도전성을 가진 폴리 실리콘(Doped poly-silicon)을 형성하고, 이에 더해서 게이트(150)의 도전성을 향상시키기 위해서 금속 실리사이드막(미도시)을 더 포함할 수도 있다. 마스크용 절연막(155)은, 화학기상 증착법(Chemical vapor Deposition)으로 형성된 실리콘 산화막이나 실리콘 질화막으로 형성되며, 게이트 패턴시 건식식각으로 인해 발생되는 플라즈마 손상(Plasma damage)을 방지한다. 그리고, 마스크 절연막(155)은 게이트 패턴시 식각 마스크로서의 역할도 한다. 또한, 게이트 도전막(153)과 마스크 절연막(155)의 측벽에는 절연막 스페이서(157)가 더 형성되어 게이트(150)의 실질적인 길이(Gate length)를 연장시켜 쇼트 채널효과(Short Channel Effect)를 방지하는 역할을 한다.
정션 차단용 절연막(125)은, 반도체 기판(100)의 기지 실리콘 판 면상으로부터 상향 돌출 형성되어 에피 실리콘층(130)에 형성될 소자형성 영역을 소스와 드레인의 양측 영역으로 분리한다. 이러한 정션 차단용 절연막(125)은 소자분리용 절연막(110)과 동일한 실리콘 산화막이나 실리콘 질화막으로 형성된다. 정션 차단용 절연막(125)의 상부는 게이트(150)의 채널(105a) 부분인 에피 실리콘층(130)으로 둘러싸여 있고, 게이트(150)의 중앙 하부 영역에 배치되어 있어 소스와 드레인 정션(105)을 벌크 영역에서 물리적으로 완전히 차단하고 있다.
한편, 설명하지 않은 참조번호 160은 층간 절연막이고, 도 170은 금속배선층을 나타낸다. 여기서, 반도체 장치의 특성에 따라서 반도체 메모리 장치인 경우에는 캐패시터 소자가 더 포함이 되고, 반도체 로직 소자인 경우에는 금속 배선층을 복수 층으로 형성하여 제품을 완성한다.
도 2는 본 발명의 반도체 장치의 제조방법의 공정 흐름도이고, 도 3 내지 도 9는 본 발명의 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다. 여기서는 도 2의 공정 흐름도를 참조하며, 도 3 내지 도 9를 설명한다.
도 3을 참조하면, 반도체 기판(100) 상에 제1실리콘 절연막(110)을 형성하고, 추후 정의될 소자형성 영역의 제1실리콘 절연막(110)을 소정 깊이 식각하여 제거한다.(S1) 여기서, 제1실리콘 절연막의 참조번호 110은 편의상 추후 형성될 소자분리용 절연막과 동일한 참조번호를 적용하였다.
이때, 제1실리콘 절연막(110)은, 화학기상 증착법(Chemical VaporDeposition)으로 형성된 실리콘 질화막과 실리콘 산화막 중 어느 하나를 선택할 수 있다. 그리고, 추후 진행되는 선택적 에피 실리콘 성장공정(Selective epiataxial Growth)에서 증착 마스크용으로는 실리콘 산화막이 우수하므로 실리콘 산화막을 증착하는 것이 바람직하다. 이때, 실리콘 산화막은 반도체 기판(100)의 기지 실리콘을 열적으로 산화시켜 형성될 수도 있다. 열적으로 산화시켜 형성된 실리콘 산화막은 막질의 특성이 단단하며 세정용액에서의 식각속도가 낮고 깨끗하여 반도체 소자형성시 전기적으로 우수한 특성을 가진 소자를 형성할 수 있어 바람직하다.
그런 다음, 제1실리콘 절연막(110) 전면에 소정의 포토 공정을 거쳐서 소자형성 영역이 노출되도록 포토 레지스트(310)를 형성한다. 그리고, 패터닝된 포토 레지스트(310)를 마스크로 이용하여 건식식각법으로 제1실리콘 절연막(110)을 부분적으로 두께 'd' 정도로 식각한다. 그러면, 소자형성 영역와 소자 분리영역 사이에 'd' 만큼의 단차가 형성된다.
도 4를 참조하면, 반도체 기판(100) 전면에 제1실리콘 절연막(110)을 형성한다.(S2) 그러면, 제1실리콘 절연막(110)에 형성된 단차가 그대로 반영되어 소자형성 영역과 소자분리영역 사이 여전히 두께 'd'의 단차가 반영된다. 이때, 제2실리콘 절연막(120)은 제1실리콘 절연막(110)과는 다른 막을 사용하는 것이 추후 식각 선택비(Etch selectivity)를 요구하는 공정에서 유리하다. 즉, 제1실리콘 절연막(110)이 실리콘 산화막이면 제2실리콘 절연막(120)은 실리콘 질화막으로 형성하거나, 그 반대로 형성하는 것이 바람직하다.
도 5를 참조하면, 반도체 기판(100) 전면에 포토 레지스트(320)를 도포하고,정렬노광(Aligning/Exposure)을 거쳐서 포토 레지스트(320)에 소자형성 영역이 개방되는 패턴과 정션 차단용 패턴을 형성한다. 패터닝된 포토 레지스트(320)를 마스크로 이용하여 건식식각법(Dry Etching)으로 제2실리콘 절연막(120)과 제1실리콘 절연막(110)을 순차적으로 식각하여 제거한다. 그러면, 제1실리콘 절연막(110)과 'd'의 단차만큼 낮은 제2실리콘 절연막(120)이 형성되면서 이들 사이에 소정의 공간(110a)이 형성된다.(s3) 이러한 공간(110a)은 추후 선택적으로 에피 실리콘이 성장할 수 있는 공간을 제공하게 된다.
도 6을 참조하면, 습식세정(Wet cleaning)을 이용하여 잔류된 포토 레지스트(도 5의 320)를 제거하고, 제1실리콘 절연막(110) 상에 형성된 제2실리콘 절연막(120)을 소정의 식각법으로 제거한다. 그러면, 반도체 기판(100) 상에 돌출 형성된 소자분리용 절연막(110)과 이 소자분리용 절연막(110)과 단차 'd'를 가진 정션 차단용 절연막(125)이 동시에 형성된다.(S3)
이때, 사용되는 식각법은 막질 간의 식각 선택비(Etch selectivity)를 이용한 건식식각법(Dry Etching)이나, 식각용액(etchant)을 이용한 습식식각법(Wet Etch)을 이용한다. 특히, 습식식각법에서 사용되는 식각용액은 제2실리콘 절연막(120)이 질화막일 경우에는 인상용액(H3PO4)을 사용하고, 실리콘 산화막일 경우에는 불산(HF)이 포함된 식각용액을 사용하는 것이 막질간 식각 선택비가 우수하여 바람직하다.
도 7을 참조하면, 소정의 세정 공정을 거쳐서 표면이 드러난 반도체 기판(100)의 기지 실리콘 상에 잔류하는 자연 산화막(natural oxide)과 중금속 오염 물질(heavy metal)을 제거하고, 반도체 기판(100)의 기지 실리콘을 성장소스(growing source)로 하여 에피 실리콘을 소자분리용 산화막(110)과 정션 차단용 절연막(125) 사이에 형성된 공간 내에 충진하여 에피 실리콘층(130)을 형성한다.(S4) 이때, 정션 차단용 절연막(125) 상부에도 인접한 영역으로부터 과성장(overgrowth)된 에피막이 측방으로 연장되어 에피 실리콘막이 형성된다, 그리하여, 정션 차단용 절연막(125)은 에피 실리콘층(130)에 매몰되고 정션 차단용 절연막(125) 상부에 형성된 에피 실리콘층(130) 부분은 추후 형성되는 게이트(도1의 150)의 채널(105a) 부분이 된다.
여기서, 세정 공정(Wet cleaning)에서는 잔류 산화막을 제거하기 위해서 불산(HF)이 포함된 세정용액(예를 들어, 100;1 HF, 100:1 BOE 등)을 사용하고, 중금속을 제거하기 위해서는 강산의 일종인 황산(H2SO4)이나 염산(HCl)이 포함된 용액(SC2 등)을 사용한다. 그러면, 표면이 드러난 반도체 기판(100)의 기지 실리콘 상에 존재하는 자연 산화막은 모두 제거되고 아울러 표면에 흡착된 중금속이 모두 제거되어 기지 실리콘 표면이 깨끗해진다.
화학기상 증착법(Chemical vapor Deposition)을 이용하여 선택적 에피 실리콘 형성 공정(Selective Eiptaxial Growth)을 이용하여 표면이 드러난 기지 실리콘을 소스(growing source)로 하여 에피 실리콘막을 성장시킨다. 이러한 SEG 공정은 단결정 실리콘 소스가 드러난 부분에서는 단결정 실리콘이 성장하여 에피 실리콘막이 형성되고, 실리콘 절연막 상에는 실리콘막이 성장하지 않는다. 그리하여, 기지 실리콘이 드러난 부분, 즉, 소자분리용 절연막(110)과 졍션 차단용 절연막(125)에의해서 정의된 공간 내에서만 에피 실리콘이 성장한다. 이때, SEG 공정은 실리콘 소스가스로는 DCS(SiH2Cl2), TCS(SiHCl3), SiCl4및 SiH4중 어느 하나를 포함하여 사용할 수 있으며, 반응가스를 운반하고 반응 분위기를 조성하는 캐리어 가스(carrier gas)로는 수소(H2)를 사용한다. 그리고, 에피 실리콘이 반도체 기판(100)의 기지 실리콘과 같은 단결정 상에서만 성장할 수 있도록 증착 선택성을 갖게 하기 위해서 염산(HCl) 가스를 포함하여 사용한다.
에피 실리콘을 성장시킬 때, 제1실리콘 절연막(110)과의 경계 사이에는 원자들의 배열구성(에피 실리콘층(130)은 결정질이고, 제1 및 제2실리콘 절연막(110,125)은 비정질)이 상호 달라서 경계 모서리 부분에 패시트 현상(faceting)이 발생한다. 그리하여, 에피 실리콘을 과성장(overgrowth)시켜 소자분리용 절연막의 높이보다 더 높게 형성하고 평탄화 공정(palanarization)을 거쳐서 과성장된 부분을 제거하면, 패시트 결함(facet) 없는 깨끗한 에피 실리콘층(130)을 형성할 수 있다. 여기서, 평탄화 공정은 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하는 것이 바람직하며, 이때 연마 스토퍼(polishing Stopper)로서 소자분리용 산화막(130) 상단부를 이용하면 소자분리용 산화막(130) 상부 수준까지 충진된 에피 실리콘층(130)을 양호하게 형성 수 있다.
도 8을 참조하면, 에피 실리콘층(130)에 패드 산화막(140)을 형성하고 소정의 소자 특성 조절용 불순물 이온을 주입한다.(s5) 패드 산화막(140)은 에피 실리콘층을 열적으로 산화시켜 형성된 실리콘 산화막인 것이 표면의 결함(defect)이나 불순물(impurity)을 제거할 수 있어 유리하고, 이온 주입시 보호막으로서의 역할과 주입된 불순물이 밖으로 빠져나오는 현상(out-diffusion)을 방지할 수 있다. 불순물 이온은 LDD 채널이온(Lightly Doped Drain Channel ion)이나 문턱전압 조절용 이온(Vt controlling ion) 등을 주입한다.
도 9를 참조하면, 에피 실리콘층(130)에 게이트 절연막(151)과 게이트 도전막(153) 및 마스크 절연막(155)을 형성하고, 포토 및 건식식각 공정(Photo and Dry Etching)을 거쳐서 마스크 절연막(155)과 게이트 도전막(153)에 게이트 패턴을 형성한다.(S6) 여기서, 게이트 절연막(151)은, 패드 산화막(140)을 습식식각하여 제거하고, 드러난 에피 실리콘층(130) 표면에 열적 산화법(Thermal Oxidation)에 의해서 형성된 실리콘 산화막이나 실리콘 질소 산화막(SiON, oxynitride)이다. 그리고, 게이트 도전막(153)은 불순물이 도핑된 폴리 실리콘(doped poly-silicon)으로서 화학기상 증착법(Chemical Vapor Deposition)으로 형성되며, 이에 더하여 금속 실리사이드막(metal silicide)과 조합하여 형성하기도 한다. 마스크 절연막(155)은 용도에 따라서 자가정렬 콘택 형성(Self aligned contact)을 의한 마스크로 사용할 경우에는 실리콘 질화막을 형성하고, 그밖에 단순히 패턴 마스크로서 사용할 때는 실리콘 산화막을 사용할 수도 있다.
도 10을 참조하면, 패턴닝된 게이트 도전막(153)과 마스크 절연막(155)의 측벽에 절연막 스페이서(157)를 형성하여 게이트(150)를 완성하고, 게이트(150)의 양측으로 소스 및 드레인 정션(105)을 형성한다.(S6)
즉, 반도체 기판(100) 전면에 화학기상 증착법을 이용하여 실리콘 절연막을 형성하고, 이방성의 건식식각(Anisotropic Dry etching)을 이용하여 실리콘 절연막을 전면 식각(Dry Etch-Back) 하면, 게이트 도전막(153)과 마스크 절연막(155) 측벽에 절연막 스페이서(157)가 형성된다.
그리고, 게이트(150)를 마스크로 이용하여 이온 주입법(Ion Implanting)으로 게이트(150)의 양측으로 개방된 소자형성 영역에 정션 이온을 주입하고, 소정의 열처리를 거쳐서 소스 및 드레인 정션(105)을 형성한다. 일반적으로 반도체 장치는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 포함하고 있기 때문에, 소정의 포토 공정을 거쳐서 해당 영역만 개방하여, PMOS 트랜지스터가 형성되는 PMOS 영역에는 정션 이온(junction ion)으로서 P형 불순물을 주입하고, NMOS 트랜지스터가 형성되는 NMOS 영역에는 정션 이온으로서 N형 불순물을 주입한다. P형 불순물로는 보론(B)과 BF2등의 3가 원소 중 어느 하나를 선택하여 주입하는데, 정션 이온으로는 고농도의 농축이 가능한 BF2가 유리하다. N형 불순물은 인(P), 비소(As), 안티몬 등의 5가 원소 중 어느 하나를 선택하여 주입한다. 이때, 열처리법(annealing process)으로는 공정온도의 상승 및 하강이 급속히 이루어지는 급속 열처리법(Rapid thermal processing)을 이용하는 것이 얕은 정션(shallow junction)을 형성하기 위해서 바람직하다. 그러면, 게이트(150) 양측으로 소스와 드레인 정션(105)이 정션 차단용 절연막(125)을 개재하고서 양측으로 분리되어 형성된다. 그리하여, 소스 및 드레인 정션(105)이 열이나 전위차에 의해서 확장되더라도 정션 차단용 절연막(125)에 의해서 확장이 차단되어 소스 정션과 드레인 정션(105) 간에 쇼트(Short fail)가 날 가능성은 거의 없다.
이후의 공정은 반도체 장치의 특성에 따라서 통상의 반도체 장치의 제조공정을 진행하여 제품을 완성한다.
이상과 같이, 본 발명에 따른 반도체 장치는, 소스와 드레인 정션(105) 사이에 정션 차단용 절연막(125)이 배치되어 있어, 소자의 선폭이 좁아져서 정션 사이의 거리가 짧아져도 정션 쇼트는 발생하지 않는다.
상술한 바와 같이 본 발명의 반도체 장치 및 그의 제조방법은, 소스와 드레인 정션 사이에 벌크영역(Bulk area)으로 통하는 경로를 차단하는 절연막이 형성되어 있어, 제조공정 중에 열처리나 반도체 장치의 작동시 인가되는 전위차(Threshold voltage)에 의해서 정션 벌크 영역으로 확장됨으로써 정션이 쇼트(junction short)되는 현상을 방지할 수 있다.
그리고, 소스와 정션 상이 형성되는 채널이 절연막 상에 얇운 두께로 형성되어 유도되므로, 채널 이온의 벌크로의 분산이 방지되어 소자의 문턱전압이 안정적으로 유지된다.
또한, 본 발명의 반도체 제조방법은 소자분리용 절연막과 정션차단용 절연막을 동시에 형성함으로써, 공정의 수를 감소시킬 수 있고 소자가 형성되는 에피 실리콘층이 소자분리용 절연막에 둘러싸여 형성되기 때문에 소자 간의 절연능력이 우수하다.

Claims (29)

  1. 반도체 기판 상에 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막;
    상기 소자분리용 절연막으로 둘러싸인 상기 소자형성 영역의 상기 반도체 기판 상에 형성된 에피 실리콘층;
    상기 에피 실리콘층에 상기 소자형성 영역을 복수의 영역으로 분리하며 매몰 형성된 차단 절연막;
    상기 에피 실리콘층 상에 상기 차단 절연막이 중앙 하부에 배치되도록 형성된 게이트;
    상기 게이트를 개재하고서 양측으로 형성된 소스와 드레인 정션을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소자분리용 절연막은 실리콘 산화막과 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 차단용 절연막은 실리콘 산화막과 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 소자분리용 절연막과 상기 차단용 절연막은 동일한 막으로 형성된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 에피 실리콘층은 화학기상 증착법을 이용하여 상기 반도체 기판 상에 선택적 에피 성장법(Selective Epitaxial Growth)에 의해서 형성된 에피 실리콘층인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 게이트는,
    상기 에피 실리콘층 상에 형성된 게이트 절연막;
    상기 차단용 절연막을 하부 중앙에 배치되도록 상기 게이트 절연막 상에 적층 형성된 게이트 도전막;
    상기 게이트 도전막의 측벽에 형성된 절연막 스페이서를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 게이트 절연막은 상기 에피 실리콘층을 산화시켜 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 게이트 도전막은 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서, 상기 게이트 도전막의 상부에는 실리콘 절연막으로 형성된마스크 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. a) 반도체 기판 상에 제1실리콘 절연막을 형성하는 단계;
    b) 상기 제1실리콘 절연막 상에 소자분리용 패턴을 형성하여 소자형성 영역의 상기 제1실리콘 절연막을 소정 깊이 제거하는 단계;
    c) 상기 반도체 기판 전면에 마스크용 절연막을 형성하는 단계;
    d) 상기 마스크용 절연막과 상기 제1실리콘 절연막에 소정의 패터닝을 하여 소자분리용 산화막을 형성하여 소자형성 영역을 정의하고, 상기 소자형성 영역 내에 차단 절연막을 형성하는 단계;
    e) 상기 반도체 기판 상의 소자형성 영역에 상기 차단 절연막이 매몰되도록 에피 실리콘층을 형성하는 단계;
    f) 상기 에피 실리콘층에 게이트를 형성하는 단계;
    g) 상기 에피 실리콘층에 소스 및 드레인 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서, a) 단계에서, 상기 제1실리콘 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 제1실리콘 산화막은 화학기상 증착법에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제11항에 있어서, 상기 제1실리콘 절연막은 상기 반도체 기판의 기지 실리콘을 산화시켜 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제10항에 있어서, 상기 b) 단계는,
    상기 반도체 기판 전면에 소자형성 영역이 개방된 패턴을 가진 포토 레지스트를 형성하는 단계;
    상기 패턴닝된 포토 레지스트를 마스크로 이용하여 건식식각법으로 상기 소자형성 영역의 상기 제1실리콘막을 소정 두께 식각하여 제거하는 단계; 및
    상기 포토 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제10항에 있어서, 상기 c)단계에서 상기 마스크용 절연막은 상기 제1실리콘 절연막과 다른 막질로 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제13항에 있어서, 상기 마스크용 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제10항에 있어서, 상기 d)단계는,
    상기 반도체 기판 전면에 소자형성 영역이 개방되고 상기 소자형성 영역 내에 상기 소지형성 영역을 분리하도록 소정 너비로 페쇄된 패턴이 형성된 포토 레지스트를 형성하는 단계;
    상기 패턴닝된 포토 레지스트를 마스크로 이용하여 건식 식각법으로 상기 마스크용 절연막과 상기 제1실리콘 절연막을 식각하여 제거하는 단계;
    상기 포토 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제10항에 있어서, 상기 e)단계는,
    상기 소자형성 영역의 잔류 산화막을 제거하는 단계;
    상기 소자형성 영역의 기지 실리콘을 소스로 상기 소자분리용 절연막과 상기 차단 절연막을 마스크로 이용하여 선택적 에피 실리콘 성장법(selectively epitaxial growth)으로 상기 소자형성 영역에 에피 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제18항에 있어서, 상기 에피 실리콘층을 형성하는 단계는,
    상기 에피 실리콘층을 상기 소자분리용 산화막의 두께보다 더 두껍게 과성장(overgrowth)시키는 단계; 및
    상기 에피 실리콘층을 소정의 평탄화 공정을 이용하여 상기 소자분리용 절연막의 상부 수준까지 평탄하게 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 평탄화 공정은 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 평탄화 공정은 상기 소자분리용 절연막을 연마 스토퍼로 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제10항에 있어서, 상기 f)단계는,
    상기 에피 실리콘층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;
    상기 소자형성 영역에 상기 차단 절연막 상부에 형성된 상기 에피 실리콘층이 중앙에 개재하도록 게이트 도전막에 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제22항에 있어서, 상기 게이트 절연막은 실리콘 산화막과 실리콘 질소 산화막(SiON) 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제22항에 있어서, 상기 게이트 도전막은 불순물이 도핑된 폴리 실리콘(doped poly silicon)과 금속 실리사이드막(metal silicide) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제22항에 있어서, 상기 게이트 패턴 후 상기 게이트 도전막의 측벽에 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제10항에 있어서, 상기 g)단계는,
    상기 게이트를 마스크로 이용하여 정션 이온을 도핑하는 단계; 및
    상기 정션 이온을 소정의 열처리법을 거쳐서 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제26항에 있어서, 상기 정션 이온은 트랜지스터의 형에 따라서 P형 불순물과 N형 불순물 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  28. 제27항에 있어서, 상기 P형 불순물은 보론(B)과 BF2중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제27항에 있어서, 상기 N형 불순물은 인(P), 비소(As), 안티몬 등의 5가 원소 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
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