KR100707588B1 - 모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
사진공정의 한계치수보다 더 미세한 패턴으로 형성한 모스 트랜지스터 및 그 제조방법이 개시된다. 본 발명에 따른 모스 트랜지스터의 제조방법은 기판에 활성영역을 정의하는 필드영역을 형성하고, 게이트 절연막과 게이트 도전막을 순서대로 적층한다. 게이트 도전막을 선택적으로 식각하여 게이트 스택을 형성하고 게이트 스택 상에 금속층을 형성한다. 금속층을 열처리하여 게이트 스택의 상부 및 측면에 폴리사이드층을 형성한 후에 미반응한 금속층을 제거한다. 게이트 스택의 상부 및 측면의 폴리사이드층을 제거하여 폭이 좁아진 게이트 스택을 형성하고, 게이트 스택에 인접하는 활성영역에 소오스 및 드레인 영역을 형성한다. 따르면 폴리사이드층을 이용하여 기존의 사진 공정을 이용하면서도 사진 공정이 실현할 수 있는 한계치수보다 더 미세한 패턴을 형성할 수 있어, 수 나노에서 수십 나노급 모스 트랜지스터를 제공할 수 있다.
모스 트랜지스터, 폴리사이드, 한계치수, 사진공정
Description
도 1 내지 도 6은 본 발명에 따른 사진공정의 한계치수를 극복할 수 있는 모스 트랜지스터의 제조방법을 나타내는 단면도들이다.
<도면의 주요 부호에 대한 설명>
100: 반도체 기판 103: 필드 영역
105: 게이트 절연막 107, 107a: 게이트 스택
109a: 게이트 폴리사이드층 119: 소오스 및 드레인 영역
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로서, 좀 더 구체적으로는 사진공정의 한계치수보다 더 미세한 패턴으로 형성한 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체의 고집적화가 진행됨에 따라 집적회로를 구성하는 모스 트랜지스터의 크기도 줄어들고 있다. 모스 트랜지스터는 게이트 전극의 크기(dimensin) 및 게이트 전극의 크기에 따른 모스 트랜지스터의 채널길이가 게이트 전극을 패터닝하는 사진기술(photolithography technique)에 의하여 결정된다. 그런데, 집적화에 따라 게이트 전극을 패터닝하는 사진기술의 해상력은 한계에 이르렀다. 사진기술의 한계를 극복하기 위하여 반사방지막(anti-reflection layer)을 사용하는 방법 또는 DUV(deep ultraviolet light) 사진 기술을 사용하는 방법 등이 다양하게 개발되고 있지만, 극미세, 즉 서브 나노급의 극미세 게이트 전극을 만드는데는 한계를 보이고 있다. 예를 들면, 현재 주로 사용되고 있는 불화크립톤 광원의 경우 광학과 감광제의 발달로 100nm까지 적용 가능할 것으로 평가되고 있다. 그러나, 60nm ~ 20nm급의 소자를 개발하는데는 한계를 보이고 있다.
본 발명의 목적은 기존의 사진 공정을 이용하면서도 사진 공정이 실현할 수 있는 한계치수보다 더 미세한 패턴을 형성할 수 있는 모스 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명에 따른 모스 트랜지스터의 제조방법은 기판에 활성영역을 정의하는 필드영역을 형성하고, 게이트 절연막과 게이트 도전막을 순서대로 적층한다. 게이트 도전막을 선택적으로 식각하여 게이트 스택을 형성하고 게이트 절연막 및 게이트 스택 상에 금속층을 형성한다. 금속층을 열처리하여 게이트 스택의 상부 및 측면에 폴리사이드층을 형성한 후에 미반응한 금속층을 제거한다. 게이트 스택의 상부 및 측면의 폴리사이드층을 제거하여 폭이 좁아진 게이트 스택을 형성하고, 게이트 스택에 인접하는 활성영역에 소오스 및 드레인 영역을 형성한다.
소오스 및 드레인 영역의 형성은 미반응한 금속층을 제거한 후에 상기 게이트 스택 및 폴리사이드층 및 필드영역을 마스크로 하여 이온주입하여 저도핑 불순물 영역을 형성하고, 폴리사이드층을 제거한 후에 폭이 좁아진 게이트 스택의 측면에 게이트 스페이서를 형성한다. 게이트 스택, 게이트 스페이서 및 필드영역을 이온주입의 마스크로 사용하여 활성영역에 고도핑 불순물 영역을 형성할 수 있다.
폴리사이드층을 제거한 후에는 게이트 스택 및 필드영역을 이온주입 마스크로 사용하여 활성영역에 할로이온주입하는 단계를 더 포함할 수 있다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 1 내지 도 6은 본 발명에 따른 사진공정의 한계치수를 극복할 수 있는 모스 트랜지스터의 제조방법을 나타내는 단면도들이다.
도 1을 참조하면, 반도체기판(100) 내에 활성영역을 정의하는 필드영역(103)을 형성한다. 즉, 반도체기판(100)을 식각하여 트렌치를 형성하고, 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적 연마하여 필드영역(103)을 형성한다.
다음으로, 상기 반도체기판(100) 전면에 게이트 절연막(105) 및 게이트 도전막을 적층한다. 게이트전극 도전막은 불순물이 도핑된 폴리실리콘을 사용한다.
다음으로, 통상의 사진식각공정을 사용하여 게이트 도전막을 선택적으로 식각하여 게이트 스택(107)을 형성한다. 이 때 게이트 스택(107)의 폭은 D1이다. 게이트 도전막의 식각은 게이트 절연막이 노출될 때까지 실시하는 것이 바람직하다. 즉 , 기판의 활성영역에는 게이트 절연막이 잔류하는 것이 바람직하다.
도 2를 참조하면, 노출된 게이트 절연막(105) 및 게이트 스택(107) 상에 금속층(109)을 형성한다. 금속층(109)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐)의 금속 중에서 선택된 어느 하나의 금속으로 형성할 수 있다.
도 3을 참조하면, 게이트 스택(107)의 측면과 상면에 살리사이드 공정을 진행하여 게이트 폴리사이드층(109a)을 형성한다. 즉, 고온의 열처리를 실시하여 게이트 스택(107)과 금속층(109)이 접촉하는 게이트 스택의 상면과 측면에 게이트 폴리사이드층(109a)을 형성한다. 반면에, 게이트 절연막(105) 상에서는 금속층(109)이 반응을 일으키지 않는다. 이 때, 게이트 스택(107)인 폴리실리콘은 상부에 적층된 금속층(109)의 두께에 의존하여 일정 두께로 폴리실리콘을 잠식하면서 폴리사이데이션(polycidation)이 진행된다. 즉, 게이트 스택(107a)의 폭은 초기의 D1보다 작은 D2로 줄어들어 사진공정의 한계치수보다 작아질 수 있다.
도 4를 참조하면, 열처리가 완료된 반도체기판에 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않은 게이트 절연막 상부의 미반응 금속층을 제거한다. 세정용액은 황산(H2SO4), 과수(H2O2), 및 물(H2O)의 혼합용액을 사용할 수 있다.
다음으로, 게이트 스택(107a), 폴리사이드층(109a) 및 상기 필드영역(103)을 이온주입의 마스크로 사용하여 상기 활성영역에 저농도로 이온주입하여 저도핑 불순물 영역(111)을 형성한다. 저도핑 불순물 영역(111)은 이후에 진행되는 폴리사이 드층(109a)을 제거한 후에 실시할 수도 있다.
도 5를 참조하면, 게이트 스택(107a)의 상면 및 측면의 게이트 폴리사이드층(109a)을 제거한다. 이어서, 게이트 스택 및 필드영역을 이온주입의 마스크로 사용하여 기판의 활성영역에 할로(halo) 이온주입(113)을 실시한다. 이와 같이, 게이트 폴리사이드층(109a)을 제거하기 전에 저농도 불순물 영역(111)을 형성하고, 게이트 폴리사이드층(109a)을 제거한 후에 할로 이온주입(113)을 실시할 수가 있으므로, 저농도 불순물 영역과 할로 이온 주입 영역을 각각 다른 영역에 형성할 수 있으므로 단채널 효과(SCE, short channel effects)를 제어하기가 용이해진다.
도 6을 참조하면, 기판 전면에 스페이서 절연막을 적층한 후에 기판이 노출될 때까지 이방성 식각하여 게이트 스택(107a)의 측벽에 게이트 스페이서(115)를 형성한다.
다음으로, 게이트 스택(107a), 게이트 스페이서(115), 및 필드영역(103)을 이온주입 마스크로 이용하여 고농도 이온 주입하여 고도핑 불순물 영역(117)을 형성한다. 저동핑 불순물 영역(111)과 고도핑 불순물 영역(117)은 모스 트랜지스터의 소오스 및 드레인 영역(119)이 된다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거 나 수정할 수 있다.
본 발명에 따르면 폴리사이드층을 이용하여 기존의 사진 공정을 이용하면서도 사진 공정이 실현할 수 있는 한계치수보다 더 미세한 패턴을 형성할 수 있어, 수 나노에서 수십 나노급 모스 트랜지스터를 제공할 수 있다.
또한, 폴리사이드층을 모스 트랜지스터의 저도핑 드레인 영역을 만드는 이온주입의 마스크로 이용할 수 있고, 폴리사이드층을 제거한 후에 할로 이온주입을 실시할 수 있으므로, 저도핑 드레인 영역과 할로 이온주입 영역을 다른 구조로 형성할 수 있어 단채널 효과를 용이하게 제어할 수 있다. 즉, 폴리사이드층을 모스 트랜지스터를 제조하는 공정의 주요인자로 활용할 수 있다.
Claims (5)
- 기판에 활성영역을 정의하는 필드영역을 형성하는 단계;상기 활성영역 상에 게이트 절연막과 게이트 도전막을 순서대로 적층하는 단계;상기 게이트 도전막을 선택적으로 식각하여 게이트 스택을 형성하는 단계;상기 게이트 스택 상에 금속층을 형성하는 단계;상기 금속층을 열처리하여 게이트 스택의 상부 및 측면에 폴리사이드층을 형성하는 단계;상기 미반응한 금속층을 제거하는 단계;상기 게이트 스택의 상부 및 측면의 폴리사이드층을 제거하여 폭이 좁아진 게이트 스택을 형성하는 단계;상기 게이트 스택 및 상기 필드영역을 이온주입 마스크로 사용하여 상기 게이트 스택에 인접하는 상기 활성영역에 저도핑 불순물 영역을 형성하는 단계;폭이 좁아진 상기 게이트 스택의 측면에 게이트 스페이서를 형성하는 단계; 및상기 게이트 스택, 상기 게이트 스페이서 및 상기 필드영역을 이온주입 마스크로 사용하여 상기 게이트 스페이서에 인접하는 활성영역에 고도핑 불순물 영역을 을 형성함으로써, 상기 저도핑 불순물 영역 및 상기 고도핑 불순물 영역을 포함하는 소스 및 드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
- 삭제
- 삭제
- 제1항에서,상기 금속층은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐)의 금속 중에서 선택된 어느 하나의 금속으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항 및 제4항 중 어느 한 항에 의해 형성된 사진공정의 한계치수보다 폭이 좁은 게이트 전극을 구비하는 모스 트랜지스터.
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Patent Citations (1)
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|---|---|---|---|---|
| KR20060076098A (ko) * | 2004-12-29 | 2006-07-04 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060276017A1 (en) | 2006-12-07 |
| KR20060124908A (ko) | 2006-12-06 |
| US7470605B2 (en) | 2008-12-30 |
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