KR100857087B1 - 핀펫 구조의 디램 셀 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 핀펫 구조의 디램 셀 트랜지스터 제조 방법에 관한 것이다.
본 발명에 따른 핀펫 구조의 디램 셀 트랜지스터 방법은 반도체 기판 상에 핀 구조의 액티브 영역과 필드 영역 상에 게이트 산화막을 형성하는 단계, 게이트 산화막 상에 게이트 구조체를 형성하는 단계, 게이트 패턴의 양 측벽에 게이트 스페이서를 형성하는 단계, 기판 전면에 금속을 증착하고 열처리하여 금속 실리사이드 소오스/드레인을 형성하는 단계, 실리사이드 반응이 일어나지 않은 금속을 제거하는 단계를 포함한다.
본 발명에 따르면, 문턱전압을 1.0V 이상으로 높게 유지할 수 있을 뿐만 아니라, 게이트 유도 드레인 누설(GIDL)전류의 감소에 의한 리프레시(Refresh) 특성을 향상시키는 효과가 있다.
다중 게이트(Multiple Gate), 금속 실리사이드(Metal Silicide), 게이트 유도 드레인 누설(GIDL), 리텐션(Retention)

Description

핀펫 구조의 디램 셀 트랜지스터 제조 방법 {Method for Manufacturing FinFET DRAM Cell Tranasistor}
도 1 내지 도 2는 본 발명의 일실시 예에 따른 통상의 리소그래피 공정을 통해 핀 구조의 액티브 영역과 필드영역을 구비하는 반도체 기판을 나타내는 도면이다.
도 3은 본 발명의 일실시 예에 따른 게이트, 게이트 하드 마스크 및 게이트 스페이서를 형성하는 반도체 기판을 나타낸 도면이다.
도 4는 본 발명의 일실시 예에 따른 금속을 증착하고 열처리 공정을 통해 금속 실리사이드 소오스/드레인을 형성하는 반도체 기판을 나타낸 도면이다.
*****도면의 주요 부분에 대한 부호의 설명*****
101: 반도체 기판
102: 액티브 영역
103: 핀 하드 마스크
104: 감광막
105: 실리콘 질화막
106: 필드 산화막
107: p형 폴리 실리콘
108: 게이트 스페이서
109: 게이트 하드 마스크
110: 금속 실리사이드 소오스/드레인
본 발명은 핀펫(FinFET) 구조의 디램 셀 트랜지스터 제조 방법에 관한 것이다.
최근에 반도체 메모리의 가격을 낮추고, 성능을 향상시키기 위해서 반도체 메모리 소자의 크기가 축소되고, 집적도가 향상되는 방향으로 발전하고 있다. 이에 따라 셀 트랜지스터의 채널 길이가 50nm 이하의 단 채널(Short Channel)로 축소되었다. 그러나 일반적인 평면 형 셀 트랜지스터에서 채널 길이가 축소됨에 따라, 게이트의 채널 제어능력이 저하되어 문턱전압이 낮아지게 되었다. 또한, 채널의 전위는 게이트뿐만 아니라 드레인에 의해서도 영향을 받게 된다. 따라서 트랜지스터가 꺼진 상태에서도 소오스에서 드레인으로 누설전류가 흐르는 단 채널 효과(Short Channel Effect)가 발생하게 된다.
이러한 단 채널 효과를 줄이기 위해 트랜지스터의 채널 양 상단에 수직으로 형성된 다중 게이트(Multiple Gate)가 제안되었다. 이렇게 다중 게이트가 형성된 핀펫(FinFET) 구조의 트랜지스터에서 단 채널 효과는 핀 바디의 폭을 얇게 형성 할수록 더욱 감소하게 된다. 그러나 핀 바디의 폭이 수십 나노 이하로 얇게 형성되면서 채널 영역의 공핍 폭이 핀 바디의 폭에 의해 제한된다. 이에 따라 트랜지스터의 게이트에 가해진 바이어스에 의해 채널 영역이 완전히 공핍된다.
종래에는 이러한 문제점을 해결하기 위해서 핀펫(FinFET) 구조를 갖는 디램 셀 트랜지스터의 액티브 채널 영역에 도핑을 변경한 일예가 있었다. 그러나 핀펫(FinFET)의 구조적 한계로 인해 액티브 채널 영역의 도핑을 증가시킨 후에도 디램 셀 트랜지스터의 문턱 전압은 1V 이상으로 유지할 수 없게 되었다. 이에 따라 핀펫(FinFET) 구조를 갖는 디램 셀 트랜지스터의 리프레시 특성이 저하되는 문제가 발생하게 된다.
핀형 셀 트랜지스터의 문턱 전압을 상승시키기 위한 일 예로 한국 특허 제 10-0599085호에는 P형 폴리 실리콘 게이트를 사용하여 1.0V 이상의 문턱 전압을 갖는 디램 장치의 제조 방법이 개시 되어 있다. 그러나 P형 폴리 실리콘 게이트를 사용하게 되면, P형 폴리 실리콘 게이트 및 N형 드레인 중첩영역의 일함수(Work Function) 차이에 의해 누설(GIDL)전류가 증가하게 된다. 이러한 누설(GIDL)전류의 증가는 디램 셀 트랜지스터의 리텐션(Retention) 특성을 저하시키는 문제를 발생시킨다.
이러한 문제점을 해결하기 위한 본 발명의 목적은 문턱 전압을 높게 유지 할 수 있으며, GIDL 전류를 감소시켜 리텐션(Retention) 특성을 향상 시킬 수 있는 디램 셀 트랜지스터 제조 방법을 제공하는 것이다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 핀펫 구조의 디램 셀 트랜지스터에 금속 실리사이드 소오스/드레인을 형성하는 방법은 (a)반도체 기판 상에 핀 구조의 액티브 영역과 트랜치 영역을 형성하는 단계와, (b)상기 기판 상에 필드 산화막을 형성하여, 필드 영역을 형성하는 단계와, (c)상기 핀 구조의 액티브 영역과 필드 영역 상에 게이트 산화막을 형성하는 단계와, (d)상기 게이트 산화막 상에 P형 폴리 실리콘을 증착하는 단계와, (e)상기 P형 폴리 실리콘 상에 하드마스크 층을 형성하고, 패터닝 하여 게이트 패턴 형성하는 단계와, (f)상기 게이트 패턴의 양 측벽 상에 게이트 스페이서를 형성하는 단계와, (g)상기 게이트 스페이서가 형성 된 기판 전면에 금속을 증착하고 열처리하여, 금속 실리사이드 소오스/드레인을 형성하는 단계 및 (h)상기 열처리된 기판 상에 실리사이드 반응이 일어나지 않은 상기 금속을 제거하는 단계를 포함한다.
상기 (a)단계에서 상기 반도체 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄과 절연층 매몰 실리콘 중 하나를 포함하는 것이 바람직하다.
상기 (c)단계에서 상기 게이트 산화막은 실리콘 산화막 또는 유전 상수가 4.0보다 큰(High-k) 금속 산화물들 중 하나를 포함하는 것이 바람직하다.
상기 (d)단계에서 상기 P형 폴리 실리콘은 인-시츄(In-Situ)증착 공정으로 형성되는 것이 바람직하다.
상기 (c)단계 내지 (f)단계에서 상기 P형 폴리 실리콘은 후속 금속 실리사이드(Metal silicide) 공정에 노출 되지 않게 상기 게이트 하드 마스크와 상기 게이트 스페이서로 완전히 둘러싸이도록 형성되는 것이 바람직하다.
상기 (g)단계에서 상기 금속 실리사이드(Metal silicide)막은 탄탈륨 실리사이드(TaSi)막, 타이타늄 실리사이드(TiSi)막, 텅스텐 실리사이드(WSi)막, 니켈 실리사이드(NiWSi)막, 코발드 실리사이드(CoSi)막, 백금 실리사이드(PtSi)막, 어븀 실리사이드(ErSi)막 중 하나를 포함하는 것이 바람직하다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 1 내지 도 4는 금속 실리사이드 소오스/드레인(110)을 갖는 핀펫 구조의 디램 셀 트랜지스터 제조 방법에 의해 형성된 반도체 기판을 나타낸 도면들이다.
도 1은 본 발명의 일실시 예에 따라 핀 구조의 액티브 영역(102)과 트랜치 영역이 형성된 반도체 기판(101)을 나타낸 도면이다.
도 1을 참조하면, 통상의 반도체 기판 상에 감광제(PHOTORESIST : PR)인 감광제를 균일하게 도포한 후, 노광(Exposing)과 현상(Developing) 과정을 순차적으로 수행한다. 반도체 기판(101)은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실 리콘 게르마늄과 절연층 매몰 실리콘 중 하나를 포함하는 것이 바람직하다.
이후, 핀 하드 마스크(103) 와 감광막(104)을 순차적으로 형성하고 패턴 에칭(Etching) 공정을 통해 핀 구조의 액티브 영역(102)을 형성한다.
이후, 불필요한 핀 하드 마스크(103) 및 감광막(104)이 제거된다.
이상의 공정으로 핀 구조의 액티브 영역(102) 및 트랜치 영역의 패턴을 구비하는 반도체 기판(101)이 형성된다.
도 2는 본 발명의 일실시 예에 따라 필드 영역이 형성된 반도체 기판(101)을 나타낸 도면이다.
먼저, 반도체 기판(101) 전면에 균일하고 얇은 실리콘 질화막(105) 층을 형성한다.
이어서, 실리콘 질화막(105)층을 포함하는 트랜치 내부가 완전히 채워지도록 필드 산화막(106)을 증착한다.
이후, 액티브 영역(102) 상부의 실리콘 질화막(105)이 드러날 때 까지 증착된 필드 산화막(106)을 연마하여 평탄화 한다.
이후, 필드 산화막(106) 및 실리콘 질화막(105)을 식각하여 핀 구조의 액티브 영역(102)이 드러나도록 한다.
여기서, 식각 되는 필드 산화막(106) 및 실리콘 질화막(105)의 두께에 따라 상대적으로 돌출되는 액티브 영역(102)의 높이를 변화 시킬 수 있다. 이에 따라 실리콘 질화막(105)층과 필드 산화막(106)이 동일한 높이를 이루는 필드 영역이 형성 된다. 따라서 연마 및 식각 공정을 수행한 반도체 기판(101)에는 상부가 평평한 구조인 필드 영역 및 핀 구조의 액티브 영역(102)이 형성된다.
도 3은 본 발명의 일실시 예에 따라 게이트 산화막과 게이트 구조체가 형성된 반도체 기판(101)을 나타낸 도면이다.
먼저, 게이트 산화막(112)을 형성시키기 위해 액티브 영역(102)과 필드 영역(106)이 형성된 반도체 기판(101)의 표면에 산화막 층을 형성할 수 있다. 여기서, 산화막 층 또는 게이트 산화막(112)은 실리콘 산화막 또는 유전 상수가 4.0보다 큰(High-k) 금속 산화물들 중 하나로 형성하는 것이 바람직하다.
이어서 산화막층상에 도 3에 도시된 게이트 구조체(107,108,109)를 형성하여 게이트 산화막(112)의 영역을 정의한다. 여기서, 게이트 구조체(107,108,109)는 도 4에서 도시한 바와 같이 후속으로 설명될 P형 폴리 실리콘(107), 게이트 하드마스크(109) 및 게이트 스페이서(108)가 형성된 구조물을 정의한 것이다.
일반적으로 게이트 산화막은 게이트와 채널의 전류 흐름을 제어하는 역할을 한다. 따라서 본 발명의 실시예에서 게이트 산화막(112)이 유전 상수가 4.0보다 큰 금속 산화물(High-k) 중 하나로 형성될 경우, 게이트 산화막(112)의 높은 유전율을 이용하여 단 채널 효과를 줄일 수 있다. 또한, 게이트 산화막(112)의 높은 유전율을 이용하면, 단 채널로 형성된 반도체 회로를 보다 미세하고 얇게 제조할 수 있다.
이어서, 앞서 말한 게이트 구조체의 형성 과정을 설명한다.
먼저, 게이트 산화막(112) 상에 게이트의 전극 층인 P형 폴리 실리콘(107)을 증착한다.
여기서, P형 폴리 실리콘(107)은 인-시츄(In-Situ)증착 공정으로 형성되는 것이 바람직하다. 일반적으로 게이트와 소오스/드레인의 도핑은 게이트 패턴을 형성한 후, 게이트와 소오스/드레인을 한꺼번에 도핑하는 임플란테이션(Implantation) 단계를 통해 실시된다. 그러나 소오스/드레인(110)은 후속 금속 실리사이드 막에 의해 형성되기 때문에 소오스와 드레인 영역에 도핑이 요구되지 않는다. 하지만 게이트 영역의 도핑은 여전히 필요하다. 따라서 후속 게이트 패턴이 형성되기 전에 인-시츄(In-Situ) P형 폴리 실리콘(107)을 증착한다. 인-시츄(In-Situ) P형 폴리 실리콘(107)은 임플란테이션(Implantation) 공정에 의한 P형 폴리 실리콘 보다 더 높은 레벨로 도핑 된다. 또한, 임플란테이션(Implantation)의 단계를 생략함으로써, 게이트와 소오스/드레인 영역에 실시하는 도핑 공정을 단순화 시킬 수 있다. 이와 같이 게이트의 전극 층은 인-시츄 증착 공정에 의한 P형 폴리 실리콘(107)으로 형성된다. 이러한 P형 폴리 실리콘(107) 게이트의 일함수는 N형 폴리 실리콘 게이트 보다 약 1.12eV 가량 높기 때문에 게이트와 채널간의 문턱 전압을 높게 유지할 수 있다.
이어서, P형 폴리 실리콘(107) 상에 게이트 하드 마스크(109) 층을 형성한다. 여기서, 게이트 하드 마스크(109) 층은 실리콘 질화막(Si3N4)으로 형성 할 수 있다.
이후, P형 폴리 실리콘(107)과 게이트 하드 마스크(109) 층을 통상의 리소그래피 공정을 통해 패터닝하여 소정의 두께를 갖는 게이트 하드 마스크(109) 패턴을 형성한다.
이어서, 게이트 하드마스크(109)의 양 측벽을 덮도록 게이트 스페이서(108)를 형성한다. 여기서, 게이트 스페이서(108)는 옥사이드(SiO2)와 나이트라이드(SI3N4) 중 하나로 형성 할 수 있다.
또한, 게이트 스페이서(108)는 후속 열처리에 의해 게이트 영역에서 일어나는 금속 실리사이드 반응을 방지하기 위해 형성된다. 따라서 P형 폴리 실리콘(107)이 후속 열 공정에 노출되지 않기 위해서 게이트 하드 마스크(109) 및 게이트 스페이서(108)에 의해 완전히 둘러싸이도록 형성하는 것이 바람직하다. 이상의 공정으로 앞서 정의한 게이트 구조체가 형성된다.
도 4는 본 발명의 일실시 예에 따라 금속 실리사이드 소오스/드레인(110)이 형성된 반도체 기판을 나타낸 도면이다.
먼저, 게이트 구조체가 형성된 반도체 기판 상에 게이트 하드마스크(109) 및 게이트 스페이서(108)를 실리사이드 방지막으로 사용할 수 있다. 여기서, 실리사이드 방지막으로 사용되는 게이트 하드마스크(109) 및 게이트 스페이서(108)는 질화막 또는 산화 질화막 중 하나로 형성 할 수 있다. 또한, 게이트 하드 마스크(109) 및 스페이서(108)는 게이트를 감싸고 있기 때문에 게이트 실리사이드 반응을 방지 할 수 있다.
이어서, 반도체 기판(101) 전면에 금속을 증착한다.
이후, 금속이 증착된 기판 전면을 열처리하면, 소오스/드레인 영역(110)에서만 금속 실리사이드막이 형성된다.
여기서, 금속 실리사이드(Metal silicide)(110) 막은 탄탈륨 실리사이드(TaSi)막, 타이타늄 실리사이드(TiSi)막, 텅스텐 실리사이드(WSi)막, 니켈 실리사이드(NiWSi)막, 코발드 실리사이드(CoSi)막, 백금 실리사이드(PtSi)막, 어븀 실리사이드(ErSi)막 중 하나를 포함하는 것이 바람직하다.
금속 실리사이드 막은 기판을 열처리 하였을 때, 금속과 실리콘 성분이 접촉하는 영역에서만 형성된다. 따라서 금속 실리사이드(110) 막은 기판(101) 표면상에 노출된 핀 액티브 영역(102)에서만 반응하여 금속 실리사이드 소오스/드레인(110)을 형성한다. 게이트 구조체 내에 형성된 P형 폴리 실리콘(107)은 게이트 하드 마스크(109) 및 게이트 스페이서(108)로 완전히 둘러싸여 있기 때문에 금속 실리사이드 반응이 일어나지 않는다. 또한, 필드 영역(106)은 절연막의 보호에 의해 금속 실리사이드 반응을 막을 수도 있다.
이후, 기판상에서 열처리에 반응하지 않은 금속은 선택적 에칭 공정에 의해 제거 될 수도 있다. 금속 실리사이드(110) 막의 두께는 증착되는 금속의 종류, 최초 두께, 열처리 공정의 온도 및 시간의 함수이므로 선택적으로 형성할 수 있다.
금속을 드레인으로 사용하여 금속 실리사이드(110) 막을 형성 하게 되면, 마주보는 게이트 구조체 하부에 형성되는 채널 영역과 금속 실리사이드 드레인 영역(110) 사이에 에너지 장벽이 형성된다. 이러한 에너지 장벽은 금속의 일함수 값을 조절함으로써, band-to-band 터널링(Tunneling)이 일어나는 확률을 조정 할 수 있다. 금속 실리사이드 공정에서 일함수가 작은 금속을 드레인으로 사용하면, 드레인과 인접한 실리콘의 에너지 장벽이 낮아지게 된다. 따라서 낮아진 에너지 장벽은 band-to-band 터널링이 일어날 확률을 낮추어 주기 때문에 GIDL 전류를 감소시킨다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상 상세히 설명한 바와 같이 본 발명의 핀펫 구조의 디램 셀 트랜지스터 제조 방법에 따르면, 누설(GIDL)전류를 감소시켜 향상된 리프레시(Refresh) 특성을 제공하고, 리텐션(Retention) 특성의 감소를 억제하는 효과가 있다. 또한, 게이트 전극을 P형 폴리 실리콘으로 사용함으로써, 문턱 전압을 1.0V 이상 유지할 수 있다.

Claims (6)

  1. (a) 반도체 기판 상에 핀 구조의 액티브 영역과 트랜치 영역을 형성하는 단계;
    (b) 상기 기판 상에 필드 산화막을 형성하여, 필드 영역을 형성하는 단계;
    (c) 상기 핀 구조의 액티브 영역과 필드 영역 상에 게이트 산화막을 형성하는 단계;
    (d) 상기 게이트 산화막 상에 P형 폴리 실리콘을 증착하는 단계;
    (e) 상기 P형 폴리 실리콘 상에 하드마스크 층을 형성하고, 패터닝 하여 게이트 패턴을 형성하는 단계;
    (f) 상기 게이트 패턴의 양 측벽 상에 게이트 스페이서를 형성하는 단계;
    (g) 상기 게이트 스페이서가 형성 된 기판 전면에 금속을 증착하고 열처리하여, 금속 실리사이드 소오스/드레인을 형성하는 단계; 및
    (h) 상기 열처리된 기판 상에 실리사이드 반응이 일어나지 않은 상기 금속을 제거하는 단계;
    를 포함하는 핀펫 구조의 디램 셀 트랜지스터 제조 방법.
  2. 제 1항에 있어서,
    상기 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄과 절연층 매몰 실리콘 중 하나를 포함하는, 핀펫 구조의 디램 셀 트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    상기 게이트 산화막은 실리콘 산화막 또는 유전 상수가 4.0보다 큰 (High-k) 금속 산화물들 중 하나를 포함하는, 핀펫 구조의 디램 셀 트랜지스터 제조 방법.
  4. 제 1항에 있어서,
    상기 P형 폴리 실리콘은 인-시츄(In-situ) 증착 공정으로 형성하는, 핀펫 구조의 디램 셀 트랜지스터 제조 방법.
  5. 제 1항에 있어서,
    상기 P형 폴리 실리콘은 후속 금속 실리사이드 공정에 노출되지 않게 상기 게이트 하드 마스크와 상기 게이트 스페이서로 완전히 둘러싸이도록 형성되는, 핀펫 구조의 디램 셀 트랜지스터 제조 방법.
  6. 제 1항에 있어서,
    상기 금속 실리사이드는 탄탈륨 실리사이드(TaSi)막, 타이타늄 실리사이드(TiSi)막, 텅스텐 실리사이드(WSi)막, 니켈 실리사이드(NiWSi)막, 코발트 실리사이드(CoSi)막, 백금 실리사이드(PtSi)막, 어븀 실리사이드(ErSi)막 중 하나를 포함하는, 핀펫 구조의 디램 셀 트랜지스터 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881724A (zh) * 2011-07-15 2013-01-16 中国科学院微电子研究所 多栅晶体管及其制造方法
KR101393769B1 (ko) * 2012-01-09 2014-05-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 및 ＦｉｎＦＥＴ를 형성하는 방법
US9029958B2 (en) 2012-01-09 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9276116B2 (en) 2013-01-24 2016-03-01 Samsung Elecronics Co., Ltd. Semiconductor device and fabricating method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229101A (ja) 2004-02-10 2005-08-25 Samsung Electronics Co Ltd フィントランジスタの構造
KR20060027440A (ko) * 2004-09-22 2006-03-28 삼성전자주식회사 용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조방법 및 이를 채용하는 상보형 트랜지스터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229101A (ja) 2004-02-10 2005-08-25 Samsung Electronics Co Ltd フィントランジスタの構造
KR20060027440A (ko) * 2004-09-22 2006-03-28 삼성전자주식회사 용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조방법 및 이를 채용하는 상보형 트랜지스터

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881724A (zh) * 2011-07-15 2013-01-16 中国科学院微电子研究所 多栅晶体管及其制造方法
KR101393769B1 (ko) * 2012-01-09 2014-05-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 및 ＦｉｎＦＥＴ를 형성하는 방법
US8759184B2 (en) 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9029958B2 (en) 2012-01-09 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9379217B2 (en) 2012-01-09 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9911850B2 (en) 2012-01-09 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9276116B2 (en) 2013-01-24 2016-03-01 Samsung Elecronics Co., Ltd. Semiconductor device and fabricating method thereof
US9842909B2 (en) 2013-01-24 2017-12-12 Samsung Electronics Co. Ltd. Semiconductor device and fabricating method thereof

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