KR100566942B1 - 질화측벽 식각 후 폴리 피팅을 방지하는 트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 질화측벽 식각의 공정 마진과 기존 공정에서 발생할 수 있는 폴리 피팅 현상을 방지하는 트랜지스터 제조방법에 관한 것이다.
본 발명의 질화측벽 식각 후 폴리 피팅를 방지하는 트랜지스터 제조 방법은 게이트 폴리가 형성된 반도체 기판 상부에 질화막을 증착하는 단계; 상기 질화막을 건식 식각하여 상기 게이트 폴리 상부에 소정의 질화막을 남기며 질화측벽을 형성하는 단계; 상기 질화막이 상부에 남은 게이트 폴리와 질화측벽을 마스크로 소오스 및 드레인 형성을 위한 이온 주입하는 단계 및 상기 게이트 폴리 상부에 남은 질화막을 습식 식각에 의해 제거하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 질화측벽 식각 후 폴리 피팅를 방지하는 트랜지스터 제조방법은 폴리 피팅을 방지함으로써 수율 향상과 소자의 신뢰성을 증가시킬 수 있는 효과가 있다.
poly pitting, side wall nitride, nitride wet etch
Description
도 1a 내지 도 1b는 종래기술에 의한 폴리 피팅 발생을 보여주는 SEM 사진.
도 2는 종래기술에 의한 폴리 피팅 발생을 보여주는 단면도.
도 3a 내지 도 3b는 본 발명에 의한 피팅 방지 방법을 보여주는 단면도.
<도면의 주요부분에 대한 부호의 설명>
4 : 스페이서 5 : 측벽
10 : 폴리 피팅 20 : 질화막
30 : 게이트 폴리의 상단부
본 발명은 질화측벽 식각 후 폴리 피팅를 방지하는 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 질화측벽 식각의 공정 마진과 기존 공정에서 발생할 수 있는 폴리 피팅 현상을 방지하는 트랜지스터 방법에 관한 것으로, 게이트 폴리가 형성된 반도체 기판 상부에 질화막을 증착하는 단계; 상기 질화막을 건식 식각하여 상기 게이트 폴리 상부에 소정의 질화막을 남기며 질화측벽을 형성하는 단계; 상기 질화막이 상부에 남은 게이트 폴리와 질화측벽을 마스크로 소오스 및 드레인 형성을 위한 이온 주입하는 단계 및 상기 게이트 폴리 상부에 남은 질화막을 습식 식각에 의해 제거하는 단계에 관한 것이다.
최근 반도체 소자들이 고집적화되어 감에 따라 MOS(Metal Oxide Semiconductor, 이하 MOS) 트랜지스터의 게이트 전극의 폭이 점차 줄어들고 있다. 그러나 게이트 전극의 폭이 N배 줄어들면 게이트 저항이 N배 증가하여 반도체 소자의 동작속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위해 가장 안정적인 MOS 트랜지스터 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드(silicide)의 적층 구조인 폴리사이드(polycide)가 저저항 게이트로서 실용화되었다. 이러한 폴리사이드를 게이트 재료로 쓰는 또 하나의 이유는 소오스(source)와 드레인(drain)을 정밀하게 한정해주는 마스크(mask)로서도 이용할 수 있기 때문이다. 이러한 폴리사이드를 형성하기 전에 게이트 스페이서 형성공정이 선행된다
종래의 트랜지스터 제조방법은 p형 반도체 기판 상에 게이트 산화막과 폴리실리콘막을 순차적으로 형성한 다음, 디플리션층을 감소시키기 위하여 상기 폴리 실리콘막 내로 고농도 n형 불순물, 예컨대 P 이온을 이온주입한다. 이때, 상기 폴리실리콘막은 2500Å의 두께로 형성된다.
다음 단계로, 폴리실리콘막 상에 SiON 재질의 반사 방지막(anti-reflection layer,이하 ARL)을 형성하고, 사진식각공정을 이용하여 상기 ARL 상에 게이트 전극 형성부를 한정하는 레지스트 패턴을 형성한 다음, 이를 마스크로 이용하여 ARL을 식각한다. 이어 레지스트 패턴을 제거하고, 패터닝된 ARL을 마스크로 이용하여 폴리실리콘막을 식각하여 기판 상에 게이트 산화막을 사이에 두고 폴리실리콘 재질의 게이트 전극을 형성한다.
다음 단계로서, 상기 ARL과 게이트 전극에 의해 마스킹되지 않은 부분의 게이트 산화막을 제거하고, 상기 기판 상으로 저농도 n형 불순물을 이온주입하여 게이트 전극 양 에지측의 기판 내에 n- LDD(lightly doped drain, 이하 LDD) 영역을 형성한다.
다음 단계로서, 상기 결과물 전면에 질화막 재질의 절연막을 형성하고, 이를 이방성 건식식각하여 게이트 전극의 양 측벽에 질화막 재질의 스페이서를 형성한 다음, 상기 기판 상으로 고농도 n형 불순물을 이온주입하여 스페이서 양 에지측의 기판 내부에 LDD 구조의 소오스·드레인 영역을 형성함으로써, 본 공정 진행을 완료한다.
그러나, 상기 공정 수순에 의거하여 트랜지스터를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
디플리션층을 최소화하기 위하여 폴리실리콘막 내로 고농도 n형 불순물을 주입하게 되면 투입된 도펀트(n형 불순물)의 영향으로 인해 폴리실리콘막의 상층부는 다결정 구조가 깨져 비정질 상태로 변하게 되고, 그 결과 비정질화되지 않은 부분의 폴리실리콘막에 비해 이 부분의 식각률(etch rate)이 증가하게 된다. 이러한 현 상은 LDD영역(22)을 형성하는 과정에서 더욱 심화된다. 따라서, 질화측벽 형성을 위한 절연막 식각시 오버 식각이 조금만 발생되더라도 게이트 전극의 상층부가 일부 함께 식각되는 손상이 발생하게 된다. 이러한 손상이 야기된 상태를 게이트 전극에 피팅이 유발되었다고 한다. 질화측벽 형성시에는 통상 오버 식각이 수반되므로, 현재로서는 게이트 전극의 피팅 유발을 피해갈 수 없는 상태이다.
도 1a 내지 도 1b는 실제로 피팅 형상이 발생한 것을 주사전자현미경(Scanning Electron Microscopy)사진을 통해 보여 주고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 폴리가 형성된 반도체 기판 상부에 질화막을 증착하는 단계; 상기 질화막을 건식 식각하여 상기 게이트 폴리 상부에 소정의 질화막을 남기며 질화측벽을 형성하는 단계; 상기 질화막이 상부에 남은 게이트 폴리와 질화측벽을 마스크로 소오스 및 드레인 형성을 위한 이온 주입하는 단계 및 상기 게이트 폴리 상부에 남은 질화막을 습식 식각에 의해 제거하는 단계로 변화시켜 폴리 피팅을 방지함으로써, 수율 향상과 소자의 신뢰성을 증가되도록 하는 공정을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 게이트 폴리가 형성된 반도체 기판 상부에 질화막을 증착하는 단계; 상기 질화막을 건식 식각하여 상기 게이트 폴리 상부에 소정의 질화막을 남기며 질화측벽을 형성하는 단계; 상기 질화막이 상부에 남은 게이트 폴리와 질화측벽을 마스크로 소오스 및 드레인 형성을 위한 이온 주입하는 단계 및 상기 게이트 폴리 상부에 남은 질화막을 습식 식각에 의해 제거하는 단계로 이루어진 질화측벽 식각 후 폴리 피팅를 방지하는 트랜지스터 제조방법에 의해 달성된다.
본 발명에서는 폴리 피팅을 방지하고자 게이트 폴리가 형성된 반도체 기판 상부에 형성된 질화막을 건식 식각한다. 이때 상기 건식식각은 게이트 폴리 상부에 소정의 질화막을 남기고 질화측벽을 형성하게 된다. 이어서 잔여 질화막을 인산(H3PO4)등을 이용하여 제거한다. 상기 잔여 질화막을 습식 식각할 때 매우 짧은 시간의 공정만 필요하므로 질화측벽의 프로파일에는 직접적인 변화가 없다.
따라서 본 발명의 프로세스 플로우(Process Flow)는 게이트 폴리 상부에 질화막을 형성하는 단계; 상기 질화막을 건식식각하여 게이트 폴리 상부에 소정의 질화막을 남기고 질화측벽을 형성하는 단계; 상기 질화막이 상부에 남은 게이트 폴리와 질화측벽을 마스크로 소오스 및 들인 형성을 위한 이온 주입하는 단계; 및 상기 게이트 폴리 상부에 남은 질화막을 습식식각으로 제거하는 단계로 변화시켜 폴리 피팅을 방지하여 수율 향상과 소자의 신뢰성을 증가되도록 하는 공정을 제공한다.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.
먼저, 도 2는 종래 기술에 의해 제조된 소자의 단면도에 관한 것으로, 실리콘 기판(NMOS(N-Metal On Silicon)(1)와 PMOS(2)가 형성되어 있음)상에 게이트 폴리(3)가 형성되어 있고, 게이트 폴리를 스페이서(4)와 측벽(5)이 감싸고 있는 구조로 형성되어 있고, 언더 식각이나 오버 식각에 의해서 발생하는 폴리 피팅(10)이 발생한 것을 보여주고 있다.
다음, 도 3a는 본 발명에서 건식식각으로 게이트 폴리 상단부에 소정의 질화막(20)이 남은 것을 보여주는 단면도이다. 일반적으로 소오스/드레인의 이온주입시 마스크의 마진이나 정렬 오차에 의해 발생하게 되는 중첩부분이 중첩되지 않는 부분보다 식각률(etch ratio)이 증가하게 된다. 따라서 본 발명에서와 같이, 소정의 질화막(20)을 게이트 폴리 상단부에 남기게 되면 건식 식각에 의한 피팅 유발을 억제하게 된다.
다음, 도 3b는 본 발명에서 추가된 공정인 습식 식각에 의해서 도 3a의 소정의 질화막(20)이 제거된 게이트 폴리의 상단부(30)을 보여 주고 있다. 습식 식각으로 상기 질화막(20)을 제거하여도 폴리 피팅이 발생하지 않는 이유는 습식 식각에 사용되는 인산 등과 같은 식각물질은 폴리 실리콘을 거의 식각하지 못하며, 공정이 매우 짧은 시간에 이루어지기 때문이다.
따라서, 본 발명의 질화측벽 식각 후 폴리 피팅를 방지하는 트랜지스터 제조방법은 질화측벽 형성 시, 질화측벽을 저스트 식각으로 건식식각을 하는 단계; 에쉬 및 세정공정을 진행하는 단계; 질화측벽을 습식 식각하는 단계; 및 소오스 및 드레인 패턴하는 단계로 공정을 변화시킴으로써, 질화측벽 식각의 공정 마진을 확보할 수 있고, 질화측벽 식각시 발생하는 폴리 피팅을 방지하여 수율 향상과 소자의 신뢰성을 증가되도록 하는 효과가 있다.
Claims (5)
- 트랜지스터 제조방법에 있어서,게이트 폴리가 형성된 반도체 기판 상부에 질화막을 증착하는 단계;상기 질화막을 건식 식각하여 상기 게이트 폴리 상부에 소정의 질화막을 남기며 질화측벽을 형성하는 단계;상기 질화막이 상부에 남은 게이트 폴리와 질화측벽을 마스크로 소오스 및 드레인 형성을 위한 이온 주입하는 단계; 및상기 게이트 폴리 상부에 남은 질화막을 인산을 이용한 습식 식각에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 질화측벽 식각 후 폴리 피팅를 방지하는 트랜지스터 제조방법.
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