KR20060000482A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 게이트의 저항을 감소시킴으로써, 소자의 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 게이트 산화막, 게이트 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막 상에 게이트 형성영역을 한정하는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴을 형성하는 단계; 상기 제1감광막 패턴에 O2 플라즈마를 이용한 식각 공정을 수행하여 상기 제1감광막 패턴보다 작은 CD를 갖는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각하여 제2하드마스크막 패턴을 형성하고, 동시에, 상기 제2감광막 패턴이 식각가스와 반응하여 상기 제2감광막 패턴과 제2하드마스크막 패턴의 양측벽에 폴리머 재질의 제1스페이서가 형성되고, 상기 제2하드마스크막 패턴 하부의 폴리실리콘막이 일부 식각되어 라운딩되는 단계; 상기 제1스페이서를 포함한 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩된 게이트를 형성하는 단계; 상기 제1스페이서, 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거하는 단계; 상기 게이트를 마스크로 이용하여 상기 반도체 기판에 고농도 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 및 소오스/드레인 영역의 표면에 선택적으 로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 반도체 기판 21 : 게이트 산화막
22 : 게이트 폴리실리콘막 22a : 게이트
23 : 하드마스크막 23a : 제1하드마스크막 패턴
23b : 제2하드마스크막 패턴 24 : 제1감광막 패턴
24a : 제2감광막 패턴 25 : 제1스페이서
26 : LDD 영역 27 : 제2스페이서
28 : 소오스/드레인 영역 29 : 실리사이드층
A : 라운딩
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 게이트의 저항을 감소시킴으로써, 소자의 특성을 향상시키기 위한 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 장치가 고집적화 및 저전압화 됨에 따라, 트랜지스터(transistor)의 게이트 길이의 감소로 인한 단채널 효과(short channel effect)의 방지 및 펀치 스루우(punch through)에 대한 마진 확보를 위하여, 소오스 및 드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스 및 드레인 영역의 기생 저항, 예컨대, 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다.
이를 위해, 게이트와 소오스 및 드레인 영역의 표면에 선택적으로 금속 실리사이드(silicide)층을 형성하는 살리사이드(salicide) 공정이 필수가 되었으며, 상기 실리사이드층으로는 티타늄-실리사이드, 코발트-실리사이드 및 탄탈륨-실리사이드 등이 이용가능하다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
종래의 반도체 소자의 게이트 형성방법은, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(11) 및 게이트 폴리실리콘막(12)을 차례로 형성한다. 이어서, 상기 게이트 폴리실리콘막(12) 상에 게이트 형성영역(미도시)을 한정하는 감광막 패턴(13)을 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이 용하여 상기 게이트 폴리실리콘막을 식각하여 게이트(12a)를 형성한 후, 상기 감광막 패턴을 제거한다. 그리고나서, 상기 게이트(12a)를 마스크로 이용하여 상기 반도체 기판(10)에 저농도 이온주입을 실시하여 LDD(lightly doped drain) 영역(14)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 게이트(12a)의 양측벽에 스페이서(15)를 형성한다.
다음으로, 도 1d에 도시된 바와 같이, 상기 스페이서(15)를 포함한 상기 게이트(12a)를 마스크로 이용하여 상기 반도체 기판(10)에 고농도 이온주입을 실시하여 소오스/드레인(source/drain) 영역(16)을 형성한다.
이후, 상기 게이트(12a) 및 소오스/드레인 영역(16)의 저항을 감소시켜 주기 위한 살리사이드(salicide) 공정을 실시하여 상기 게이트(12a) 및 소오스/드레인 영역(16)의 표면에 선택적으로 실리사이드층(14)을 형성한다.
한편, 게이트의 저항(resistance : R)은 도체의 고유저항(ρ) 및 깊이(l)에 비례하고, 면적(A)에 반비례하기 때문에, 상기 게이트의 저항(R)을 감소시키기 위해서는 게이트의 표면적을 증가시켜야 한다.
다음에 나타낸 식은 게이트의 저항(R)과 면적(A)의 관계를 보여준다.
그러나, 전술한 바와 같은 종래의 기술에서는 게이트의 저항을 감소시키기 위하여 상기 게이트의 표면에 실리사이드층을 형성하지만, 이러한 실리사이드층이 형성되더라도, 소자가 고집적화 되어갈수록 상기 게이트의 표면적 확보가 용이하지 않으므로, 게이트의 저항을 감소시키는 데에는 한계가 있다. 이에, 소자의 특성을 향상시키는 데에도 어려움이 따르는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 실리사이드층이 형성될 게이트의 표면적을 증가시킴으로써, 게이트의 저항을 감소시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트 산화막, 게이트 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막 상에 게이트 형성영역을 한정하는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴을 형성하는 단계; 상기 제1감광막 패턴에 O2 플라즈마를 이용한 식각 공정을 수행하여 상기 제1감광막 패턴보다 작은 CD를 갖는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각하여 제2하드마스크막 패턴을 형성하고, 동시에, 상기 제2감광막 패턴이 식각가스와 반응하여 상기 제2감광막 패턴과 제2하드마스크막 패턴의 양측벽에 폴리머 재질의 제1스페이서가 형성되고, 상기 제2하드마스크막 패턴 하부의 폴리실리콘막이 일부 식각되어 라운딩되는 단계; 상기 제1스페이서를 포함한 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩된 게이트를 형성하는 단계; 상기 제1스페이서, 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거하는 단계; 상기 게이트를 마스크로 이용하여 상기 반도체 기판에 고농도 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 하드마스크막으로는 SiON막 재질의 BARC막 및 BARL막 중 어느 하나를 이용한다. 그리고, 상기 제2하드마스크막 패턴을 제거하는 단계는 인산을 이용한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 산화막(21), 게이트 폴리실리콘막(22) 및 하드마스크(hard mask)막(23)을 차례로 형성한다. 여기서, 상기 게이트 산화막(21)은 10~30Å의 두께로 형성하고, 상기 게이트 폴리실리콘막(22)은 1000~2000Å의 두께로 형성한다. 또한, 상기 하드마스크막(23)으로는 SiON막 재질의 BARC(bottom anti reflective coating)막 및 BARL(bottom anti reflective layer)막 중 어느 하나를 이용한다. 이때, 상기 하드마스크막(23)은 300~500Å의 두께로 형성한다.
이어서, 상기 하드마스크막(23) 상에 게이트 형성영역(미도시)을 한정하는 제1감광막 패턴(24)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 제1감광막 패턴(24)을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴(23a)을 형성한다.
그런다음, 도 2c에 도시된 바와 같이, 상기 제1감광막 패턴에 O2 플라즈마를 이용하여 수십nm 이상의 CD(critical dimension)를 감소시키는 식각 공정을 수행하여 상기 제1감광막 패턴에 비해 수십nm 이상의 CD가 감소된 제2감광막 패턴(24a)을 형성한다.
그 후에, 상기 제2감광막 패턴(24a)을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각(over etch)하여 제2하드마스크막 패턴(23b)을 형성하고, 동시에, 상기 제2감광막 패턴(24a)이 식각가스와 반응하여 상기 제2감광막 패턴(24a)과 제2하드마스크막 패턴(23b)의 양측벽에 폴리머 재질의 제1스페이서(25)가 형성되고, 상기 제2하드마스크막 패턴(23b) 하부의 폴리실리콘막(22)이 일부 식각되어 라운딩된다.
즉, 상기 과도 식각시, 식각 가스로서 사용되는 HBr, Cl2 및 O2 등의 가스가 상기 제2감광막 패턴(24a)과 반응하여 상기 제2감광막 패턴(24a)과 제2하드마스크 막 패턴(23b)의 양측벽에 CxFy, SixBry 등의 폴리머(Polymer)로 이루어진 제1스페이서(25)가 형성되면서, 상기 제2하드마스크막 패턴(23b) 하부의 폴리실리콘막(22)이 일부 식각되어 라운딩(A)된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 제1스페이서(25)를 포함한 상기 제2감광막 패턴(24a)을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩(A)된 게이트(22a)를 형성한다. 이때, 상기 라운딩(A)된 부분만큼 상기 게이트(22a)의 표면적이 증가된다.
계속해서, 도 2e에 도시된 바와 같이, 상기 제1스페이서를 포함한 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거한다. 이때, 상기 제2하드마스크막 패턴은 인산을 이용하여 제거한다. 그런 후, 상기 게이트(22a)를 마스크로 이용하여 상기 반도체 기판(20)에 저농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(26)을 형성한다. 그리고나서, 상기 게이트(22a)의 양측벽에 제2스페이서(27)를 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 상기 제2스페이서(27)를 포함한 상기 게이트(22a)를 마스크로 이용하여 상기 반도체 기판(20)에 고농도 이온주입을 실시하여 소오스/드레인(Source/Drain) 영역(28)을 형성한다.
이후, 상기 게이트(22a) 및 소오스/드레인 영역(28)의 저항을 감소시켜 주기 위한 살리사이드(salicide) 공정을 실시하여 상기 게이트(22a) 및 소오스/드레인 영역(28)의 표면에 선택적으로 실리사이드층(29)을 형성한다. 여기서, 상기 게이트(22a)의 상부가 라운딩(A)되어 있으므로, 상기 라운딩(A)된 부분까지 실리사이드층(29)이 형성되므로 상기 게이트(22a)의 저항을 감소시킬 수 있다.
이상에서와 같이, 본 발명은 게이트의 상부를 라운딩(rounding)시킴으로써, 상기 게이트의 표면적, 즉 실리사이드층이 형성될 부분의 표면적을 증가시킬 수 있다. 따라서, 본 발명은 소자의 고집적화에 대응하여 게이트의 저항을 감소시킬 수 있음은 물론, 소자의 특성을 향상시킬 수 있다.
Claims (3)
- 반도체 기판 상에 게이트 산화막, 게이트 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계;상기 하드마스크막 상에 게이트 형성영역을 한정하는 제1감광막 패턴을 형성하는 단계;상기 제1감광막 패턴을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴을 형성하는 단계;상기 제1감광막 패턴에 O2 플라즈마를 이용한 식각 공정을 수행하여 상기 제1감광막 패턴보다 작은 CD를 갖는 제2감광막 패턴을 형성하는 단계;상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각하여 제2하드마스크막 패턴을 형성하고, 동시에, 상기 제2감광막 패턴이 식각가스와 반응하여 상기 제2감광막 패턴과 제2하드마스크막 패턴의 양측벽에 폴리머 재질의 제1스페이서가 형성되고, 상기 제2하드마스크막 패턴 하부의 폴리실리콘막이 일부 식각되어 라운딩되는 단계;상기 제1스페이서를 포함한 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩된 게이트를 형성하는 단계;상기 제1스페이서, 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거하는 단계;상기 게이트를 마스크로 이용하여 상기 반도체 기판에 고농도 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 하드마스크막으로는 SiON막 재질의 BARC막 및 BARL막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제2하드마스크막 패턴을 제거하는 단계는 인산을 이용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049353A KR20060000482A (ko) | 2004-06-29 | 2004-06-29 | 반도체 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049353A KR20060000482A (ko) | 2004-06-29 | 2004-06-29 | 반도체 소자의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060000482A true KR20060000482A (ko) | 2006-01-06 |
Family
ID=37103769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040049353A KR20060000482A (ko) | 2004-06-29 | 2004-06-29 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060000482A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818399B1 (ko) * | 2006-08-17 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
| KR100833598B1 (ko) * | 2007-06-29 | 2008-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8313569B2 (en) | 2006-11-20 | 2012-11-20 | Winiamando Inc. | Air washer having humidifying function |
| KR20150100382A (ko) * | 2014-02-25 | 2015-09-02 | 삼성전자주식회사 | 전송 게이트를 갖는 씨모스 이미지 센서 |
-
2004
- 2004-06-29 KR KR1020040049353A patent/KR20060000482A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818399B1 (ko) * | 2006-08-17 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
| US8313569B2 (en) | 2006-11-20 | 2012-11-20 | Winiamando Inc. | Air washer having humidifying function |
| KR100833598B1 (ko) * | 2007-06-29 | 2008-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20150100382A (ko) * | 2014-02-25 | 2015-09-02 | 삼성전자주식회사 | 전송 게이트를 갖는 씨모스 이미지 센서 |
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