KR100766255B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서,
반도체 기판 위에 게이트 산화막, 메탈막, 폴리실리콘막을 순차적으로 형성하는 단계, 상기 폴리실리콘막 위에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 폴리실리콘막, 메탈막, 게이트 산화막을 순차적으로 식각하는 단계, 상기 반도체 기판에 이온을 주입한 후, 스페이서를 형성하는 단계 및, 상기 반도체 기판 전면에 금속과 질화티타늄막을 증착한 후, 1차 급속 열처리를 하는 단계, 상기 1차 급속 열처리 후, 반응하지 않은 부분에 있는 금속과 질화티타늄막을 제거하고, 다시 2차 급속 열처리를 하여 실리사이드를 형성하는 단계를 포함하여 구성되어,
메탈 게이트와 실리사이드로 형성된 게이트 전극이 게이트 산화막 위에 형성되어, 종래의 폴리실리콘으로 게이트 전극을 이룬 반도체 소자에 비해 게이트 전극에 공핍층이 생길 우려가 적어서, 반도체 소자의 작동 불량을 방지할 수 있으며, 게이트 자리에 금속을 채우는 방식(replacement gate)이 아닌 종래의 게이트 전극을 먼저 형성하는 방식(gate-first)을 유지하면서도, 공핍층의 발생 우려가 적고 미스얼라인을 방지할 수 있는 효과가 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and the Fabricating Method thereof}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 도,
도 2는 본 발명에 따른 반도체 소자를 도시한 도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
대부분의 CMOS 소자는 폴리실리콘을 사용하여 폴리게이트를 형성하고 있다. 폴리실리콘으로 폴리게이트를 형성하면 크나 작으나 필연적으로 공핍층이 생기게 되는데, 과거 소자의 집적도가 크지 않은 경우에는 폴리게이트도 상대적으로 커서 공핍층이 생기더라도 그로 인한 소자의 전기적 특성 저하는 무시할 수 있는 정도였다.
그러나, 최근 반도체 소자의 집적 기술이 눈부시게 향상되어 게이트의 크기도 점점 작아지고, 그에 따라 게이트에서 생기는 공핍층의 영향이 상대적으로 커지 게 되어 반도체 소자의 성능을 저하시키는 요인이 되어서 폴리실리콘을 사용하는 반도체 소자의 큰 문제점으로 대두되고 있다. 이를 극복하기 위해 많은 기술들이 적용되고 있고, 그 근본적인 해결책으로 메탈 게이트(metal gate)가 제시되고 있다.
하지만, 메탈 게이트를 적용할 경우, 메탈 에칭이 지극히 어렵다는 공정상의 문제로 인해, 게이트 전극을 먼저 형성하는 방식(gate-first)이 아니라, 게이트 자리에 금속을 채우는 방식(replacement gate)의 공정이 제시되고 있다.
그러나, 후자의 방식(replacement gate)을 적용하면, 미스얼라인(misalign) 등의 문제점이 발생한다.
본 발명의 목적은 상기한 바와 같은 메탈 게이트 형성시에 발생하는 공정상의 문제점을 해결하고, 폴리실리콘 전극 사용시에 발생하는 공핍층에 의한 반도체 소자의 동작 불량 등의 문제점을 개선한 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자 제조 방법은,
반도체 기판 위에 게이트 산화막, 메탈막, 폴리실리콘막을 순차적으로 형성하는 단계;
상기 폴리실리콘막 위에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 하여 상기 폴리실리콘막, 메탈막, 게이트 산화막을 순차적으로 식각하는 단계;
상기 반도체 기판에 이온을 주입한 후, 스페이서를 형성하는 단계; 및,
상기 반도체 기판 전면에 금속과 질화티타늄막을 증착한 후, 1차 급속 열처리를 하는 단계;
상기 1차 급속 열처리 후, 반응하지 않은 부분에 있는 금속과 질화티타늄막을 제거하고, 다시 2차 급속 열처리를 하여 실리사이드를 형성하는 단계를 포함한다.
또한, 상기 메탈막의 두께는 상기 폴리실리콘막 두께의 1/3 내지 1/2로 형성된다.
또한, 상기 메탈막의 두께는 20 내지 30 ㎚로 형성되고, 상기 폴리실리콘막의 두께는 50 내지 100 ㎚로 형성된다.
본 발명에 따른 반도체 소자는,
소스/드레인 영역과 상기 소스/드레인 영역 사이에 형성된 채널을 구비한 반도체 기판;
상기 채널 위에 형성된 게이트 산화막 패턴;
상기 게이트 산화막 패턴 위에 형성된 메탈막 패턴;
상기 메탈막 패턴 위에 형성된 실리사이드; 및,
상기 게이트 산화막 패턴, 메탈막 패턴, 실리사이드의 측면에 형성된 스페이서를 포함한다.
또한, 상기 메탈 게이트의 두께는 상기 FUSI 두께의 1/3 내지 1/2이다.
또한, 상기 메탈 게이트의 두께는 20 내지 30 ㎚이고, 상기 FUSI의 두께는 50 내지 100 ㎚이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 도,
도 2는 본 발명에 따른 반도체 소자를 도시한 도이다.
본 발명에 따른 반도체 소자 제조 방법은 먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 표면에서 공지의 방법으로 게이트 산화막(20)을 성장시킨 후, 메탈막(30), 폴리실리콘막(40)을 순차적으로 형성한다. 상기 메탈막(30)은 RIE(Reactive Ion Etching) 등의 건식 식각이 용이한 두께로 형성되야 하는데, 이를 위해 상기 메탈막(30)의 두께는 상기 폴리실리콘막(40) 두께의 1/3 내지 1/2로 얇게 형성한다. 또한, 상기 메탈막(30)의 두께는 20 내지 30 ㎚로 형성하고, 상기 폴리실리콘막(40)의 두께는 50 내지 100 ㎚로 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 폴리실리콘막 위에 포토레지스트(미도시)를 도포하고, 상기 포토레지스트를 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 상에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 포토레지스트 패턴(미도시)을 형성한 다음, 상기 폴리실리콘막(40), 메탈막(30), 게이트 산화막(20)을 순차적으로 건식 식각하여, 폴리실리콘막 패턴(41), 메탈막 패턴(31), 게이트 산화막 패턴(21)을 형성한다. 이 때, 건식 식각은 상기 폴리실리콘막(40)과 메탈막(30)을 동시에 식각할 수도 있으나, 식각 조건에 따라 폴리실리콘막을 먼저 식각한 후, 메탈막을 식각할 수도 있다.
그 다음, 도 1c에 도시된 바와 같이, 공지의 방법으로 반도체 기판 전면에 저농도의 이온을 주입하여 반도체 기판에 낮은 농도 드레인 영역(Lightly Doped Drain; LDD)(11)을 형성하고, 상기 폴리실리콘막 패턴(41), 메탈막 패턴(31), 게이트 산화막 패턴(21)의 측면에 스페이서(S)를 형성한 후, 상기 폴리실리콘막 패턴(41)과 스페이서(S)를 이온 주입 마스크로 하여 고농도의 이온을 주입하여 소스/드레인 영역(12)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 반도체 기판(10) 전면에 코발트(Co) 니켈(Ni) 등의 금속과 질화티타늄막을 증착(50)한 후, 1차 급속 열처리(Rapid Thermal Processing; RTP)를 하여 상기 소스/드레인 영역(12) 및 폴리실리콘막 패턴(41)의 상부 표면에 실리콘과 금속의 1차 화합물-예를 들면, CoSi-이 형성되도록 한 후, 반응하지 않은 부분에 있는 금속과 질화티타늄막을 제거하고, 다시 2차 급속 열처리를 하여 상기 소스/드레인 영역(12) 및 폴리실리콘막 패턴(41)의 상부 표면에 실리콘과 금속의 2차 화합물-예를 들면, CoSi2-인 실리사이드가 형성되도록 한다.(도 2 참조)
상기와 같은 제조 방법으로 제조된 본 발명에 따른 반도체 소자는, 도 2에 도시된 바와 같이, 반도체 기판(10)에 소스/드레인 영역(12)과 상기 소스/드레인 영역 사이에 채널(C)이 형성되고, 상기 채널 위에 게이트 산화막 패턴(21)이 형성된다.
그리고, 상기 게이트 산화막 패턴(21) 위에는 메탈막 패턴(31)이 형성되고, 상기 메탈막 패턴(31) 위에는 실리사이드(Fully silicided poly-Si;FUSI)(60)가 형성된다. 이 때, 상기 메탈막 패턴(31)의 두께는 상기 실리사이드(60) 두께의 1/3 내지 1/2인데, 상기 메탈막 패턴(31)의 두께는 20 내지 30 ㎚이고, 상기 실리사이드(60)의 두께는 50 내지 100 ㎚이다.
상기 게이트 산화막 패턴(21), 메탈막 패턴(31), 그리고 실리사이드(60)의 측면에는 스페이서(S)가 형성된다.
상기의 반도체 소자는 메탈막 패턴과 실리사이드로 형성된 게이트 전극이 게이트 산화막 패턴 위에 형성되어, 종래의 폴리실리콘으로 게이트 전극을 이룬 반도체 소자에 비해 게이트 전극에 공핍층이 생길 우려가 적어서, 반도체 소자의 작동 불량을 방지할 수 있다.
또한, 메탈을 에칭이 가능하도록 얇게 형성하고 그 위에 폴리실리콘을 형성한 후, 폴리실리콘과 얇은 메탈이 동시에 에칭되도록 하여 종래의 메탈 게이트 형성시에, 메탈 에칭이 지극히 어렵다는 공정상의 문제와 게이트 자리에 금속을 채우는 방식(replacement gate)의 공정이 가지고 있던 미스얼라인(misalign) 등의 문제점이 발생할 염려가 없다.
이상과 같이 본 발명에 따른 본 발명에 따른 반도체 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의 해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면,
메탈막 패턴과 실리사이드로 형성된 게이트 전극이 게이트 산화막 패턴 위에 형성되어, 종래의 폴리실리콘으로 게이트 전극을 이룬 반도체 소자에 비해 게이트 전극에 공핍층이 생길 우려가 적어서, 반도체 소자의 작동 불량을 방지할 수 있으며,
게이트 자리에 금속을 채우는 방식(replacement gate)이 아닌 종래의 게이트 전극을 먼저 형성하는 방식(gate-first)을 유지하면서도, 공핍층의 발생 우려가 적고 미스얼라인을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판 위에 게이트 산화막, 메탈막, 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 폴리실리콘막 위에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 폴리실리콘막, 메탈막, 게이트 산화막을 순차적으로 식각하는 단계;
    상기 반도체 기판에 이온을 주입한 후, 스페이서를 형성하는 단계; 및,
    상기 반도체 기판 전면에 금속과 질화티타늄막을 증착한 후, 1차 급속 열처리를 하는 단계;
    상기 1차 급속 열처리 후, 반응하지 않은 부분에 있는 금속과 질화티타늄막을 제거하고, 다시 2차 급속 열처리를 하여 실리사이드를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 메탈막의 두께는 상기 폴리실리콘막 두께의 1/3 내지 1/2로 형성되는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 메탈막의 두께는 20 내지 30 ㎚로 형성되는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘막의 두께는 50 내지 100 ㎚로 형성되는 반도체 소자 제조 방법.
  5. 소스/드레인 영역과 상기 소스/드레인 영역 사이에 형성된 채널을 구비한 반도체 기판;
    상기 채널 위에 형성된 게이트 산화막 패턴;
    상기 게이트 산화막 패턴 위에 형성된 메탈막 패턴;
    상기 메탈막 패턴 위에 형성된 실리사이드; 및,
    상기 게이트 산화막 패턴, 메탈막 패턴, 실리사이드의 측면에 형성된 스페이서
    를 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 메탈막 패턴의 두께는 상기 실리사이드 두께의 1/3 내지 1/2인 반도체 소자.
  7. 제 5 항에 있어서,
    상기 메탈막 패턴의 두께는 20 내지 30 ㎚이고, 상기 실리사이드의 두께는 50 내지 100 ㎚인 반도체 소자.
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