KR100706837B1 - 플립플롭 회로 - Google Patents
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Abstract
본 발명의 플립플롭 회로는 클럭과 기 생성된 출력 신호에 대응하여 펄스 신호를 발생시키는 펄스 생성부, 상기 펄스 신호와 상기 클럭 및 입력 신호의 입력에 대응하여 프리차지 단자의 전위 레벨을 제어하는 제어부, 상기 프리차지 단자의 전위를 래치시키는 래치부 및 상기 프리차지 단자 및 상기 래치부의 출력 신호가 갖는 전위 레벨에 따라 상기 출력 신호의 논리값을 제어하여 출력하는 신호 출력부를 포함하는 것을 특징으로 한다.
플립플롭, 펄스 신호, 프리차지 단자
Description
도 1은 종래의 기술에 따른 플립플롭 회로의 개략적인 구성도,
도 2는 도 1에 도시한 플립플롭 회로의 상세 구성도,
도 3은 본 발명에 따른 플립플롭 회로의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 플립플롭 회로의 상세 구성도,
도 5a 및 도 5b는 본 발명에 따른 플립플롭 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 신호 입력부 20/60 : 신호 출력부
30 : 펄스 생성부 40 : 제어부
50 : 래치부
본 발명은 플립플롭 회로에 관한 것으로, 보다 상세하게는 전력 소모를 감소시키는 플립플롭 회로에 관한 것이다.
일반적으로 플립플롭 회로는 2개의 안정 상태가 있을 때 한 쪽의 안정 상태 를 정하는 입력이 인가되면 이후 다른 쪽의 안정 상태를 정하는 입력이 인가되기까지 그 상태를 유지하는 회로이다. 이와 같은 플립플롭 회로는 주로 반도체 집적 회로 내에서 사용되며, 클럭이 입력되는 반도체 집적 회로에서는 클럭에 동기시켜 신호의 입출력 동작을 수행하는 동기식 플립플롭 회로가 사용된다.
이하, 종래의 기술에 따른 플립플롭 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 플립플롭 회로의 개략적인 구성도로서, 일반적으로 센스 앰프 타입이라 불리는 동기식 S-R 플립플롭 회로를 나타낸 것이다. 이하에서는 프리차지(Precharge) 단자인 셋트(Set) 단자와 리셋(Reset) 단자를 각각 S 단자와 R 단자로 표현하기로 하며, S 단자의 반대 위상을 갖는 단자를 /S 단자로, R 단자의 반대 위상을 갖는 단자를 /R 단자로 표현하기로 한다.
도시한 바와 같이, 상기 플립플롭 회로는 클럭(clk)과 입력 신호 쌍(A, /A)의 입력에 대응하여 S 단자와 R 단자의 전위 레벨을 제어하는 신호 입력부(10) 및 상기 S 단자와 상기 R 단자가 갖는 전위 레벨에 대응하여 출력 신호 쌍(Q, /Q)의 전위 레벨을 제어하여 출력하는 신호 출력부(20)로 구성된다.
이와 같이 구성된 플립플롭 회로에서, 상기 클럭(clk)의 전위가 로우 레벨(Low Level)이면 상기 신호 입력부(10)는 상기 입력 신호 쌍(A, /A)이 갖는 논리값에 관계 없이 상기 S 단자와 상기 R 단자의 전위를 로우 레벨로 제어한다. 이후 상기 신호 출력부(20)는 이전에 갖고 있던 상기 출력 신호 쌍(Q, /Q)의 논리값을 유지한다.
그러나 상기 클럭(clk)의 전위가 하이 레벨(High Level)로 상승하게 되면, 상기 S 단자와 상기 R 단자의 전위 레벨은 상기 입력 신호 쌍(A, /A)이 갖는 논리값에 의해 결정된다. 즉 상기 입력 신호 쌍(A, /A)의 논리값이 (1, 0)이면 상기 S 단자의 전위는 하이 레벨, 상기 R 단자의 전위는 로우 레벨이 된다. 이에 따라 상기 출력 신호 쌍(Q, /Q)의 논리값은 (1, 0)이 되고 이는 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다. 마찬가지로 상기 입력 신호 쌍(A, /A)의 논리값이 (0, 1)이면 상기 S 단자의 전위는 로우 레벨, 상기 R 단자의 전위는 하이 레벨이 된다. 이에 따라 상기 출력 신호 쌍(Q, /Q)의 논리값은 (0, 1)이 되고 이는 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다.
상기 플립플롭 회로에 대한 보다 상세한 설명은 이하의 첨부된 도면을 참조하여 실시하기로 한다.
도 2는 도 1에 도시한 플립플롭 회로의 상세 구성도이다.
도시한 것처럼, 상기 신호 입력부(10)는 게이트 단에 상기 클럭(clk)이 입력되고 소스 단에 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /S 단자와 연결되는 제 1 트랜지스터(TR1), 게이트 단에 상기 클럭(clk)이 입력되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /R 단자와 연결되는 제 2 트랜지스터(TR2), 게이트 단에 상기 클럭(clk)이 입력되고 드레인 단이 제 1 노드(N1)와 연결되며 소스 단이 접지되는 제 3 트랜지스터(TR3), 게이트 단이 상기 /R 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /S 단자와 연결되는 제 4 트랜지스터(TR4), 게이트 단이 상기 /S 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /R 단자와 연결되는 제 5 트랜지스터(TR5), 게이트 단이 상기 /R 단자와 연결되고 드레인 단이 상기 /S 단자와 연결되며 소스 단이 제 2 노드(N2)와 연결되는 제 6 트랜지스터(TR6), 게이트 단이 상기 /S 단자와 연결되고 드레인 단이 상기 /R 단자와 연결되며 소스 단이 제 3 노드(N3)와 연결되는 제 7 트랜지스터(TR7), 게이트 단에 입력 신호 A가 입력되고 드레인 단이 상기 제 2 노드(N2)와 연결되며 소스 단이 상기 제 1 노드(N1)와 연결되는 제 8 트랜지스터(TR8), 게이트 단에 입력 신호 /A가 입력되고 드레인 단이 상기 제 3 노드(N3)와 연결되며 소스 단이 상기 제 1 노드(N1)와 연결되는 제 9 트랜지스터(TR9), 게이트 단에 상기 구동 전압(Vdrv)이 입력되고 드레인 단과 소스 단이 각각 상기 제 2 노드(N2)와 상기 제 3 노드(N3)에 연결되는 제 10 트랜지스터(TR10), 상기 /S 단자로부터 전달되는 신호를 반전시켜 상기 S 단자에 전달하는 제 1 인버터(IV1) 및 상기 /R 단자로부터 전달되는 신호를 반전시켜 상기 R 단자에 전달하는 제 2 인버터(IV2)로 구성된다.
그리고 상기 신호 출력부(20)는 게이트 단이 상기 R 단자와 연결되고 드레인 단이 출력 단자 Q와 연결되며 소스 단이 접지되는 제 11 트랜지스터(TR11), 게이트 단이 상기 S 단자와 연결되고 드레인 단이 출력 단자 /Q와 연결되며 소스 단이 접지되는 제 12 트랜지스터(TR12), 게이트 단이 상기 /S 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 Q 단자와 연결되는 제 13 트랜지스터(TR13), 게이트 단이 상기 /Q 단자와 연결되고 소스 단에 상기 구동 전 압(Vdrv)이 인가되는 제 14 트랜지스터(TR14), 게이트 단이 상기 R 단자와 연결되고 소스 단이 상기 제 14 트랜지스터(TR14)의 드레인 단과 연결되며 소스 단이 상기 Q 단자와 연결되는 제 15 트랜지스터(TR15), 게이트 단이 상기 /S 단자와 연결되고 드레인 단이 상기 Q 단자와 연결되는 제 16 트랜지스터(TR16), 게이트 단이 상기 /Q 단자와 연결되고 드레인 단이 상기 제 16 트랜지스터(TR16)의 소스 단과 연결되며 소스 단이 접지되는 제 17 트랜지스터(TR17), 게이트 단이 상기 /R 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /Q 단자와 연결되는 제 18 트랜지스터(TR18), 게이트 단이 상기 Q 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되는 제 19 트랜지스터(TR19), 게이트 단이 상기 S 단자와 연결되고 소스 단이 상기 제 19 트랜지스터(TR19)의 드레인 단과 연결되며 드레인 단이 상기 /Q 단자와 연결되는 제 20 트랜지스터(TR20), 게이트 단이 상기 /R 단자와 연결되고 드레인 단이 상기 /Q 단자와 연결되는 제 21 트랜지스터(TR21) 및 게이트 단이 상기 Q 단자와 연결되고 드레인 단이 상기 제 21 트랜지스터(TR21)의 소스 단과 연결되며 소스 단이 접지되는 제 22 트랜지스터(TR22)로 구성된다.
이 때 상기 구동 전압(Vdrv)은 상기 플립플롭 회로의 전원 전압으로서, 바람직하게는 반도체 집적 회로에서 사용되는 외부 공급전원(VDD)으로 구현 가능하나 이에 한정되지는 않는다.
이와 같이 구성된 상기 플립플롭 회로에 입력되는 상기 클럭(clk)의 전위가 로우 레벨이면 상기 신호 입력부(10)의 상기 제 1 트랜지스터(TR1)와 상기 제 2 트 랜지스터(TR2)는 턴 온(Turn On) 되고, 상기 제 3 트랜지스터(TR3)는 턴 오프(Turn Off) 된다. 따라서 상기 /S 단자와 상기 /R 단자의 전위 레벨은 하이 레벨이 되며 이에 따라 상기 S 단자와 상기 R 단자의 전위는 로우 레벨이 된다. 상기 S, R 단자의 전위가 로우 레벨이고 상기 /S, /R 단자의 전위가 하이 레벨이므로 상기 신호 출력부(20)의 상기 제 15, 제 16, 제 20 및 제 21 트랜지스터(TR15, TR16, TR20, TR21)는 턴 온 되고, 상기 제 11, 제 12, 제 13 및 제 18 트랜지스터(TR11, TR12, TR13, TR18)는 턴 오프 된다.
이 때 이전에 상기 출력 신호 쌍(Q, /Q)이 가지고 있던 논리값이 (0, 1)이었다면, 상기 제 17 및 제 19 트랜지스터(TR17, TR19)는 턴 온 되고 상기 제 14 및 제 22 트랜지스터(TR14, TR22)는 턴 오프 된다. 따라서 이 경우의 상기 출력 신호 쌍(Q, /Q)의 논리값은 (0, 1)이 되며, 이 때의 상기 출력 신호 쌍(Q, /Q)의 논리값은 변화하지 않은 것으로 볼 수 있다.
상기 출력 신호 쌍(Q, /Q)이 가지고 있던 논리값이 (1, 0)이었다면, 상기 제 14 및 제 22 트랜지스터(TR14, TR22)는 턴 온 되고 제 17 및 제 19 트랜지스터(TR17, TR19)는 턴 오프 된다. 따라서 이 때의 상기 출력 신호 쌍(Q, /Q)의 논리값은 (1, 0)이 되며, 마찬가지로 이 때의 상기 출력 신호 쌍(Q, /Q)의 논리값은 변화하지 않은 것으로 볼 수 있다.
그러나 상기 클럭(clk)의 전위가 하이 레벨이 되면 상기 S, R, /S 및 /R 단자의 전위 레벨은 상기 입력 신호 쌍(A, /A)의 영향을 받는다. 우선 상기 신호 입력부(10)의 상기 제 1 및 제 2 트랜지스터(TR1, TR2)는 턴 오프 되고 상기 제 3 트 랜지스터(TR3)는 턴 온 되어 상기 제 1 노드(N1)의 전위는 로우 레벨이 된다. 이 때 상기 입력 신호 쌍(A, /A)의 논리값이 (0, 1)이면 상기 제 8 트랜지스터(TR8)는 턴 오프 되고 상기 제 9 트랜지스터(TR9)는 턴 온 된다. 상기 클럭(clk)의 전위가 로우 레벨이었을 때 상기 /S 단자와 상기 /R 단자의 전위가 하이 레벨이었으므로 상기 제 6 및 제 7 트랜지스터(TR6, TR7)는 이미 턴 온 되어 있는 상태이다. 따라서 상기 /R 단자의 전위는 로우 레벨로 천이되며 상기 /S 단자의 전위는 변하지 않는다. 이후 상기 제 4 트랜지스터(TR4)는 턴 온 되고 상기 제 6 트랜지스터(TR6)는 턴 오프 되어 상기 /S 단자의 하이 레벨, 상기 /R 단자의 로우 레벨 상태는 유지된다. 그리고 이에 따라 상기 S 단자는 로우 레벨, 상기 R 단자는 하이 레벨인 상태가 조성된다.
상기 S 및 /R 단자가 로우 레벨, 상기 R 및 /S 단자가 하이 레벨인 상태가 조성됨에 따라 상기 신호 출력부(20)의 상기 제 11, 제 16, 제 18 및 제 20 트랜지스터(TR11, TR16, TR18, TR20)는 턴 온 되고, 상기 제 12, 제 13, 제 15 및 제 21 트랜지스터(TR12, TR13, TR15, TR21)는 턴 오프 된다. 이에 따라 상기 /Q 단자의 전위는 하이 레벨이 되고, 이후 상기 제 17 트랜지스터(TR17)는 턴 온 되어 상기 Q 단자의 전위는 로우 레벨이 된다. 즉 상기 출력 신호 쌍(Q, /Q)의 논리값은 (0, 1)이 되고 이는 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다.
상기 입력 신호 쌍(A, /A)의 논리값이 (1, 0)일 때에는 상기 S 및 /R 단자의 전위가 하이 레벨, 상기 R 및 /S 단자가 로우 레벨인 상태가 만들어진다. 이에 따라 상기 출력 신호 쌍(Q, /Q)의 논리값은 (1, 0)이 되며 이는 마찬가지로 상기 클 럭(clk)의 다음 라이징 에지 타임까지 유지된다.
여기에서 상기 신호 입력부(10)의 상기 제 10 트랜지스터(TR10)는 상기 /S 단자 또는 상기 /R 단자의 레벨 천이시 플로팅(Floating) 상태가 되는 것을 방지하기 위해 구비된다. 상기 제 10 트랜지스터(TR10)의 게이트 전압으로 상기 구동 전압(Vdrv)이 사용되나, 상기 제 10 트랜지스터(TR10)는 다른 트랜지스터들에 비해 상대적으로 큰 저항값을 갖는 사이즈로 구현되므로 상기 제 10 트랜지스터(TR10)의 도통 전류에 의한 오동작은 발생하지 않는다.
이와 같이 구성된 플립플롭 회로에서는, 상기 클럭(clk)이 하이 레벨의 전위를 갖게 되면 상기 입력 신호 쌍(A, /A)의 논리값에 따라 상기 /S 단자와 상기 /R 단자의 전위 레벨이 제어된다. 즉 상기 입력 신호 쌍(A, /A)의 논리값이 (0, 1)이면 상기 /S 단자의 전위는 하이 레벨이 되고 상기 /R 단자의 전위는 로우 레벨이 된다. 이 때 상기 /R 단자는 상기 클럭(clk)의 전위가 로우 레벨일 때 하이 레벨의 전위를 갖고 있었으므로, 상기 /R 단자에서는 로우 레벨로의 레벨 천이 현상이 발생하게 된다. 이 때 상기 /R 단자에서 상기 제 7 트랜지스터(TR7), 상기 제 9 트랜지스터(TR9) 및 상기 제 3 트랜지스터(TR3)를 경유하는 전류 경로가 생기게 되고 이를 통한 전류의 흐름이 발생하게 된다. 마찬가지로 상기 입력 신호 쌍(A, /A)의 논리값이 (1, 0)이면 상기 /S 단자에서 상기 제 6 트랜지스터(TR6), 상기 제 8 트랜지스터(TR8) 및 상기 제 3 트랜지스터(TR3)를 경유하는 전류 경로가 생기게 되고 이를 통한 전류의 흐름이 발생하게 된다.
그런데 이와 같은 전류의 흐름은 상기 클럭(clk)의 라이징 에지 타임마다 발 생하게 된다. 따라서 이는 이와 같은 플립플롭 회로가 구현되는 장치에 있어서 무시할 수 없는 전력 소모 요인이 된다. 이와 같은 전력 소모는 상기 클럭(clk)의 주파수가 높아질수록 더욱 커지게 되며, 반도체 집적 회로가 점점 고주파의 클럭을 사용하는 현재의 추세로 볼 때 이는 플립플롭 회로의 사용 효율을 저하시키는 원인이 된다. 또한 전력 소모 극소화를 추구하는 이동통신 단말용 반도체 집적 회로에 있어서는 이와 같은 구성을 갖는 플립플롭 회로가 복수 개 구비되면 반도체 집적 회로 전체 효율을 떨어뜨리는 요인이 되기도 한다. 그러나 종래에는 소정의 전력 소모를 감수하면서 이와 같은 플립플롭 회로를 사용하였으며, 이에 따라 발생하는 전력 소모는 반도체 집적 회로를 구현함에 있어서 기술적 한계로 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 타 구성 요소에 비해 상대적으로 작은 사이즈의 트랜지스터들을 이용하여 펄스 신호를 발생시키고 그에 따라 프리차지 단자의 레벨 천이를 제어함으로써 전력 소모를 감소시키는 플립플롭 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 플립플롭 회로는, 클럭과 기 생성된 출력 신호에 대응하여 펄스 신호를 발생시키는 펄스 생성부; 상기 펄스 신호와 상기 클럭 및 입력 신호의 입력에 대응하여 프리차지 단자의 전위 레벨을 제어하는 제어부; 상기 프리차지 단자의 전위를 래치시키는 래치부; 및 상기 프리차지 단자 및 상기 래치부의 출력 신호가 갖는 전위 레벨에 따라 상기 출력 신호의 논리값을 제어하여 출력하는 신호 출력부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 플립플롭 회로는, 클럭의 전위가 하이 레벨일 때 기 생성된 출력 신호 쌍에 대응하여 제 1 펄스 신호 또는 제 2 펄스 신호를 선택적으로 발생시키는 펄스 생성부; 상기 제 1 펄스 신호 또는 상기 제 2 펄스 신호의 발생 여부, 상기 클럭의 전위 및 입력 신호 쌍에 대응하여 제 1 및 제 2 프리차지 단자의 전위 레벨을 제어하는 제어부; 상기 제 1 및 제 2 프리차지 단자의 전위를 래치시켜 제 3 및 제 4 프리차지 단자의 전위 레벨을 제어하는 래치부; 및 상기 제 1, 제 2, 제 3 및 제 4 프리차지 단자의 전위 레벨에 따라 상기 출력 신호 쌍의 논리값을 제어하여 출력하는 신호 출력부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플립플롭 회로의 구성을 나타낸 블록도이다. 이하에서도 프리차지 단자인 셋트 단자와 리셋 단자를 각각 S 단자와 R 단자로 표현하기로 하며, S 단자의 반대 위상을 갖는 단자를 /S 단자로, R 단자의 반대 위상을 갖는 단자를 /R 단자로 표현하기로 한다.
도시한 바와 같이, 본 발명의 플립플롭 회로는 클럭(clk)의 입력과 기 저장된 출력 신호 쌍(Q, /Q)의 논리값에 대응하여 제 1 펄스 신호(pls1) 또는 제 2 펄스 신호(pls2)를 선택적으로 발생시키는 펄스 생성부(30), 상기 제 1 펄스 신호(pls1) 또는 상기 제 2 펄스 신호(pls2)의 발생 여부, 상기 클럭(clk)의 전위 및 입력 신호 쌍(A, /A)의 입력에 대응하여 /S 단자와 /R 단자의 전위 레벨을 제어하는 제어부(40), 상기 /S 단자와 /R 단자의 전위 레벨을 래치시켜 /S 단자와 /R 단자의 전위 레벨을 제어하는 래치부(50) 및 상기 S, R, /S 및 /R 단자가 갖는 전위 레벨에 따라 상기 출력 신호 쌍(Q, /Q)의 논리값을 제어하여 출력하는 출력 신호 생성부(60)로 구성된다.
이와 같이 구성된 상기 플립플롭 회로에서, 상기 클럭(clk)의 전위가 로우 레벨이면 상기 펄스 생성부(30)에서 상기 제 1 및 제 2 펄스 신호(pls1, pls2)는 발생하지 않게 되며, 그에 따라 상기 입력 신호 쌍(A, /A)은 상기 /S 단자 및 상기 /R 단자의 전위 레벨에 영향을 미치지 못하게 되어 상기 /S 단자 및 상기 /R 단자는 하이 레벨로 프리차지 된다. 이후 상기 래치부(50)의 래치 동작에 의해 상기 S 단자와 상기 R 단자의 전위 레벨은 로우 레벨로 프리차지 된다. 상기 하이 레벨의 /S 및 /R 단자의 전위와 상기 로우 레벨의 S 및 R 단자의 전위에 의해 상기 신호 출력부(60)는 기 저장되어 있는 상기 출력 신호 쌍(Q, /Q)의 논리값은 변하지 않는다.
그러나 상기 클럭(clk)의 전위가 하이 레벨이면 상기 펄스 생성부(30)에서는 상기 출력 신호 쌍(Q, /Q)의 논리값에 따라 상기 제 1 펄스 신호(pls1) 또는 상기 제 2 펄스 신호(pls2)가 선택적으로 발생된다. 이후 상기 제어부(40)는 상기 제 1 펄스 신호(pls1) 또는 상기 제 2 펄스 신호(pls2)가 선택적으로 인에이블 되는 것에 대응하여 입력 신호 A 또는 /A가 선택적으로 상기 /R 단자 또는 상기 /S 단자에 전달된다. 상기 래치부(50)는 상기 /R 및 /S 단자의 전위 레벨로부터 상기 R 및 S 단자의 전위 레벨을 제어한다. 이후 상기 신호 출력부(60)는 상기 S, R, /S 및 /R 단자가 갖는 전위 레벨에 따라 상기 출력 신호 쌍(Q, /Q)의 논리값을 제어하여 출력한다.
상기 플립플롭 회로에서 상기 클럭(clk)의 전위가 하이 레벨일 때 상기 입력 신호 쌍(A, /A)의 논리값이 (1, 0)이면 상기 출력 신호 쌍(Q, /Q)의 논리값은 (1, 0)이 되고 이는 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다. 마찬가지로 상기 입력 신호 쌍(A, /A)의 논리값이 (0, 1)이면 상기 출력 신호 쌍(Q, /Q)의 논리값은 (0, 1)이 되고 이는 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다. 이와 같은 동작은 종래 기술에 따른 플립플롭 회로와 다르지 않다.
상기 플립플롭 회로에 대한 보다 상세한 설명은 이하의 첨부된 도면을 참조하여 실시하기로 한다.
도 4는 도 3에 도시한 플립플롭 회로의 상세 구성도이다.
도시한 것처럼, 상기 펄스 생성부(30)는 양 게이트 단이 각각 상기 클럭(clk)의 입력단과 제 4 노드(N4)와 연결되고 공통 소스 단에 구동 전압(Vdrv)이 인가되며 공통 드레인 단이 제 5 노드(N5)와 연결되는 제 1 패스게이트(PG1), 양 게이트 단이 각각 상기 클럭(clk)의 입력단과 상기 제 4 노드(N4)와 연결되고 공통 소스 단에 상기 구동 전압(Vdrv)이 인가되며 공통 드레인 단이 제 6 노드(N6)와 연결되는 제 2 패스게이트(PG2), 상기 제 5 노드(N5)에 인가된 신호를 반전시켜 제 7 노드(N7)에 전달하는 제 3 인버터(IV3), 상기 제 6 노드(N6)에 인가된 신호를 반전시켜 제 8 노드(N8)에 전달하는 제 4 인버터(IV4), 게이트 단에 출력 신호 /Q가 입 력되고 드레인 단이 상기 제 5 노드(N5)와 연결되며 소스 단이 제 9 노드(N9)와 연결되는 제 23 트랜지스터(TR23), 게이트 단에 출력 신호 Q가 입력되고 드레인 단이 상기 제 6 노드(N6)와 연결되며 소스 단이 상기 제 9 노드(N9)와 연결되는 제 24 트랜지스터(TR24), 게이트 단에 상기 클럭(clk)이 입력되고 드레인 단이 상기 제 9 노드(N9)와 연결되는 제 25 트랜지스터(TR25), 게이트 단에 상기 클럭(clk)이 입력되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 제 4 노드(N4)와 연결되는 제 26 트랜지스터(TR26), 게이트 단이 상기 제 4 노드(N4)와 연결되고 드레인 단이 상기 제 25 트랜지스터(TR25)의 소스 단과 연결되며 소스 단이 접지되는 제 27 트랜지스터(TR27), 게이트 단이 상기 제 7 노드(N7)와 연결되고 드레인 단이 상기 제 4 노드(N4)와 연결되며 소스 단이 접지되는 제 28 트랜지스터(TR28) 및 게이트 단이 상기 제 8 노드(N8)와 연결되고 드레인 단이 상기 제 4 노드(N4)와 연결되며 소스 단이 접지되는 제 29 트랜지스터(TR29)로 구성된다.
이 때 상기 제 7 노드(N7)에 형성되는 펄스 신호가 상기 제 1 펄스 신호(pls1)이고, 상기 제 8 노드(N8)에 형성되는 펄스 신호가 상기 제 2 펄스 신호(pls2)이다. 그리고 상기 구동 전압(Vdrv)은 상기 플립플롭 회로의 전원 전압으로서, 바람직하게는 반도체 집적 회로에서 사용되는 외부 공급전원(VDD)으로 구현 가능하나 이에 한정되지는 않는다. 그리고 상기 제 1 및 제 2 패스게이트(PG1, PG2)는 트랜지스터의 조합으로 구성한 것이다.
한편 상기 제어부(40)는 게이트 단에 상기 클럭(clk)이 입력되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /S 단자와 연결되는 제 30 트 랜지스터(TR30), 게이트 단에 상기 클럭(clk)이 입력되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 상기 /R 단자와 연결되는 제 31 트랜지스터(TR31), 게이트 단이 상기 펄스 생성부(30)의 제 7 노드(N7)와 연결되고 드레인 단이 상기 /S 단자와 연결되며 소스 단에 상기 입력 신호 /A가 인가되는 제 32 트랜지스터(TR32) 및 게이트 단이 상기 펄스 생성부(30)의 제 8 노드(N8)와 연결되고 드레인 단이 상기 /R 단자와 연결되며 소스 단에 상기 입력 신호 A가 인가되는 제 33 트랜지스터(TR33)로 구성된다.
그리고 상기 래치부(50)는 상기 /S 단자에 인가된 신호를 반전시켜 상기 S 단자에 전달하는 제 5 인버터(IV5), 상기 제 5 인버터(IV5)와 래치 구조를 형성하는 제 6 인버터(IV6), 상기 /R 단자에 인가된 신호를 반전시켜 상기 R 단자에 전달하는 제 7 인버터(IV7) 및 상기 제 7 인버터(IV7)와 래치 구조를 형성하는 제 8 인버터(IV8)로 구성된다.
마지막으로 상기 신호 출력부(60)는 게이트 단이 상기 /S 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 Q 단자와 연결되는 제 34 트랜지스터(TR34), 게이트 단이 상기 /R 단자와 연결되고 소스 단에 상기 구동 전압(Vdrv)이 인가되며 드레인 단이 /Q 단자와 연결되는 제 35 트랜지스터(TR35), 게이트 단이 상기 R 단자와 연결되고 드레인 단이 상기 Q 단자와 연결되며 소스 단이 접지되는 제 36 트랜지스터(TR36), 게이트 단이 상기 S 단자와 연결되고 드레인 단이 상기 /Q 단자와 연결되며 소스 단이 접지되는 제 37 트랜지스터(TR37), 게이트 단이 상기 Q 단자와 연결되고 소스 단이 상기 /S 단자와 연결되며 드레인 단이 상 기 /Q 단자와 연결되는 제 38 트랜지스터(TR38), 게이트 단이 상기 /Q 단자와 연결되고 소스 단이 상기 /R 단자와 연결되며 드레인 단이 상기 Q 단자와 연결되는 제 39 트랜지스터(TR39), 게이트 단이 상기 Q 단자와 연결되고 드레인 단이 상기 R 단자와 연결되며 소스 단이 상기 /Q 단자와 연결되는 제 40 트랜지스터(TR40) 및 게이트 단이 상기 /Q 단자와 연결되고 드레인 단이 상기 S 단자와 연결되며 소스 단이 상기 Q 단자와 연결되는 제 41 트랜지스터(TR41)로 구성된다.
이와 같이 구성된 상기 플립플롭 회로의 동작을 살펴보면 다음과 같다.
상기 클럭(clk)의 전위가 로우 레벨이면, 상기 펄스 생성부(30)의 상기 제 1 및 제 2 패스게이트(PG1, PG2)는 일부 턴 온 되어 상기 제 5 및 제 6 노드(N5, N6)에 하이 레벨의 전위를 전달한다. 이후 상기 제 5 및 제 6 노드(N5, N6)에 인가된 하이 레벨의 전위는 상기 제 3 및 제 4 인버터(IV3, IV4)에 의해 반전되고 이에 따라 상기 제 7 및 제 8 노드(N7, N8)의 전위는 로우 레벨이 된다. 상기 제 7 및 제 8 노드(N7, N8)에 각각 형성되는 펄스 신호가 상기 제 1 및 제 2 펄스 신호(pls1, pls2)이므로 이처럼 상기 클럭(clk)의 전위가 로우 레벨인 경우에는 상기 제 1 및 제 2 펄스 신호(pls1, pls2)는 발생하지 않는다는 것을 이해할 수 있다. 상기 제 7 및 제 8 노드(N7, N8)에 로우 레벨의 전위가 형성되어 있으므로 상기 제 28 및 제 29 트랜지스터(TR28, TR29)는 턴 오프 된다. 이 때 상기 제 26 트랜지스터(TR26)가 턴 온 되므로 상기 제 4 노드(N4)의 전위는 하이 레벨이 되고, 상기 제 27 트랜지스터(TR27)는 턴 온 된다.
상기 제 1 및 제 2 펄스 신호(pls1, pls2)가 발생하지 않으므로 상기 제어부(40)의 제 32 및 제 33 트랜지스터(TR32, TR33)는 턴 오프 된다. 이에 따라 상기 입력 신호 쌍(A, /A)은 상기 /S 단자와 상기 /R 단자에 전달되지 않는다. 이 때 상기 제 30 및 제 31 트랜지스터(TR30, TR31)는 턴 온 되므로 상기 /S 단자와 상기 /R 단자는 모두 하이 레벨로 프리차지 된다.
이후 상기 래치부(50)의 제 5 및 제 6 인버터(IV5, IV6)에 의해 상기 S 단자와 상기 R 단자는 로우 레벨의 전위를 갖게 된다. 상기 제 5 ~ 제 8 인버터(IV5 ~ IV8)에 의한 래치 구조는 상기 S, R, /S 및 /R 단자의 전위 레벨을 유지시킨다.
상기 S 단자와 상기 R 단자의 전위는 로우 레벨이고 상기 /S 단자와 상기 /R 단자의 전위는 하이 레벨이므로, 상기 신호 출력부(60)의 제 35 ~ 제 38 트랜지스터(TR35 ~ TR38)는 모두 턴 오프 된다. 이 때 상기 출력 신호 쌍(Q, /Q)의 논리값이 (1, 0)이라 하면, 상기 제 39 및 제 40 트랜지스터(TR39, TR40)는 턴 온 되고 상기 제 37 및 제 38 트랜지스터(TR37, TR38)는 턴 오프 된다. 상기 R 단자의 전위 레벨은 로우 레벨이고 상기 /R 단자의 전위 레벨은 하이 레벨이므로 상기 Q 단자와 상기 /Q 단자에 기 형성된 전위 레벨은 변하지 않는다.
그러나 상기 클럭(clk)의 전위가 하이 레벨로 상승하면, 상기 펄스 생성부(30)에서 일부 턴 온 되어 있던 제 1 및 제 2 패스게이트(PG1, PG2)의 전류 경로는 차단된다. 그리고 상기 제 25 트랜지스터(TR25)는 턴 온 되고 상기 제 26 트랜지스터(TR26)는 턴 오프 된다. 만일 기 생성되어 있던 출력 신호 쌍(Q, /Q)의 논리값이 (0, 1)이었다면 상기 제 23 트랜지스터(TR23)는 턴 온 되어 있고, 상기 제 24 트랜지스터(TR24)는 턴 오프 되어 있을 것이다. 상기 제 27 트랜지스터(TR27)는 기 턴 온 되어 있으므로 상기 제 5 노드(N5)의 전위는 로우 레벨이 된다. 이에 따라 상기 제 7 노드(N7)의 전위는 하이 레벨이 된다. 이 때 상기 제 8 노드(N8)의 전위는 로우 레벨을 유지하고 있다. 상기 제 7 노드(N7)의 하이 레벨 전위에 의해 상기 제 28 트랜지스터(TR28)는 턴 온 되고 상기 제 4 노드(N4)의 전위 레벨은 로우 레벨이 되며 상기 제 27 트랜지스터(TR27)는 턴 오프 된다. 이후 상기 제 4 노드(N4)의 전위가 로우 레벨이 됨에 따라 상기 제 1 패스게이트(PG1)는 일부 턴 온 되고 상기 제 5 노드(N5)에는 상기 구동 전압(Vdrv)의 전위가 전달된다. 이 때 상기 제 27 트랜지스터(TR27)는 턴 오프 되므로 상기 제 5 노드(N5)는 다시 하이 레벨의 전위를 갖게 된다. 따라서 상기 제 7 노드(N7)의 전위는 다시 로우 레벨이 된다. 즉 상기 클럭(clk)의 전위가 하이 레벨일 때 기 생성되어 있던 출력 신호 쌍(Q, /Q)의 논리값이 (0, 1)이라면 상기 제 7 노드(N7)에는 상기 클럭(clk)의 반주기보다 짧은 인에이블 구간을 갖는 펄스 신호가 생성된다. 이렇게 생성되는 펄스 신호가 상기 제 1 펄스 신호(pls1)이다.
상술한 펄스 발생부(30)의 동작을 살펴보면 상기 출력 신호 (Q, /Q)의 논리값에 따라 상기 제 5 노드(N5)로부터 상기 제 23 트랜지스터(TR23), 상기 제 25 트랜지스터(TR25) 및 상기 제 27 트랜지스터(TR27)를 경유하는 전류 경로 또는 상기 제 6 노드(N6)로부터 상기 제 24 트랜지스터(TR24), 상기 제 25 트랜지스터(TR25) 및 상기 제 27 트랜지스터(TR27)를 경유하는 전류 경로가 조성된다. 그리고 상기 제 4 노드(N4)로부터 상기 제 28 트랜지스터(TR28) 또는 상기 제 29 트랜지스 터(TR29)를 통과하는 전류의 흐름도 발생하게 된다. 이러한 전류의 흐름을 감소시키기 위해 상기 펄스 발생부(30)에 구비되는 트랜지스터들의 사이즈를 조절하여 그 폭(Width)을 작게 한다. 이에 따라 각 트랜지스터들의 응답 속도는 느려지게 된다. 상기 펄스 발생부(30)는 입력 신호의 입출력 동작을 수행하지 않고 상기 클럭(clk)의 전위가 하이 레벨인 동안 상기 클럭(clk)의 반주기보다 짧은 인에이블 구간을 갖는 펄스 신호를 생성하는 동작을 수행하므로, 상기 펄스 발생부(30)의 각 트랜지스터들은 응답 속도가 빠를 필요가 없다. 이러한 구성에 의해 상기 펄스 발생부(30)에 조성되는 전류 경로에 흐르게 되는 전류의 양은 종래 기술의 플립플롭 회로에 비해 감소시킬 수 있게 되는 것이다.
한편, 상기 제 1 펄스 신호(pls1)가 인에이블 되면 상기 제어부(40)의 제 32 트랜지스터(TR32)는 턴 온 된다. 이 때 상기 제 33 트랜지스터(TR33)는 턴 오프 상태가 유지된다. 이 경우 기 생성되어 있던 출력 신호 쌍(Q, /Q)의 논리값이 (0, 1)이다. 따라서 상기 S 단자의 전위는 로우 레벨이고, 상기 /S 단자의 전위는 하이 레벨이다. 이 때 상기 출력 신호 쌍(Q, /Q)과 같은 논리값의 입력 신호 쌍(A, /A)이 입력된다면 상기 입력 신호 /A의 전위와 상기 /S 단자의 전위는 같은 레벨이므로 동작상의 별다른 변화 없이 기 생성된 논리값의 출력 신호 쌍(Q, /Q)을 유지하는 동작만을 수행한다.
그러나 상기 출력 신호 쌍(Q, /Q)과 다른 논리값의 입력 신호 쌍(A, /A)이 입력된다면, 상기 입력 신호 쌍 (A, /A)의 논리값은 (1, 0)이므로 상기 /S 단자의 전위는 로우 레벨로 천이된다. 이는 다시 상기 래치부(50)의 상기 S 단자의 레벨 천이를 유발하여 상기 S 단자의 전위를 하이 레벨로 형성시킨다.
이렇게 되면 상기 S, /R 단자의 전위는 하이 레벨이고 상기 /S, R 단자의 전위는 로우 레벨이다. 따라서 상기 신호 출력부(60)의 제 34 및 제 37 트랜지스터(TR34, TR37)는 턴 온 되고, 상기 제 35 및 제 36 트랜지스터(TR35, TR36)는 턴 오프 된다. 이 때는 상기 출력 신호 쌍(Q, /Q)이 가지고 있던 전위에 의해 상기 제 38 및 제 41 트랜지스터(TR38, TR41)는 턴 온 되어 있고 상기 제 39 및 제 40 트랜지스터(TR39, TR40)는 턴 오프 되어 있는 상태이다. 따라서 상기 S 단자의 하이 레벨 전위가 상기 Q 단자에 전달되고, 상기 /S 단자의 로우 레벨 전위가 상기 /Q 단자에 전달되어 상기 출력 신호 쌍(Q, /Q)의 논리값을 (1, 0)으로 천이시킨다.
반대로, 상기 클럭(clk)의 전위가 하이 레벨일 때 기 생성되어 있던 출력 신호 쌍(Q, /Q)의 논리값이 (1, 0)이라면 상기 제 2 펄스 신호(pls2)가 발생하게 된다. 마찬가지로 이 때 입력되는 상기 입력 신호 쌍(A, /A)의 논리값이 (1, 0)이면 프리차지 단자인 S, R, /S 및 /R 단자의 레벨 천이가 발생하지 않으므로 별다른 동작상의 변화는 발생하지 않으나, 상기 입력 신호 쌍(A, /A)의 논리값이 (0, 1)이면 상기 R 단자와 상기 /R 단자의 레벨이 천이되므로 상기 신호 출력부(60)에서 상기 출력 신호 쌍(Q, /Q)의 논리값이 바뀌게 된다.
즉, 본 발명의 플립플롭 회로는 펄스 신호를 생성하여 프리차지 단자의 레벨 천이 회수를 감소시키고, 종래에 상기 프리차지 단자의 레벨 천이시 발생하던 전력 소모를 감소시킨다. 그리고 이 때 상기 펄스 신호를 생성하기 위해 구비되는 트랜지스터들의 사이즈를 조절함으로써 전력 소모를 줄일 수 있게 되는 것이다.
도 5a 및 도 5b는 본 발명에 따른 플립플롭 회로의 동작을 설명하기 위한 타이밍도로서, 출력 신호 쌍(Q, /Q)의 논리값이 (0, 1)일 때 입력 신호 쌍(A, /A)의 논리값이 (1, 0)인 경우와 (0, 1)인 경우의 상기 플립플롭의 동작을 각각 설명하기 위한 것이다.
도 5a를 보면 상기 클럭(clk)의 전위가 하이 레벨인 구간에 상기 제 1 펄스 신호(pls1)가 발생하는 것을 볼 수 있다. 이 때 상기 제 2 펄스 신호(pls2)는 발생하지 않는다. 상기 제 1 펄스 신호(pls1)가 발생함에 따라 상기 /S 단자의 전위는 상기 입력 신호 /A의 로우 레벨 전위에 의해 로우 레벨로 천이하고, 상기 클럭(clk)의 전위가 로우 레벨로 천이할 때까지 이 레벨이 유지된다. 상기 /S 단자의 전위 레벨에 따라 상기 /Q 단자의 전위는 로우 레벨로, 상기 Q 단자의 전위는 하이 레벨로 천이한다. 상기 출력 신호 쌍(Q, /Q)의 전위 레벨은 래치 동작에 의해 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다.
도 5b에서도 마찬가지로 상기 클럭(clk)의 전위가 하이 레벨인 구간에 상기 제 1 펄스 신호(pls1)만 발생하는 것이 확인된다. 상기 제 1 펄스 신호(pls1)가 발생하였으나 상기 입력 신호 /A의 하이 레벨 전위에 의해 상기 /S 단자의 레벨 천이는 발생하지 않는다. 상기 /S 단자의 전위 레벨에 따라 상기 /Q 단자의 전위는 하이 레벨을 유지하고, 상기 Q 단자의 전위는 로우 레벨을 유지한다. 이와 같은 레벨을 갖는 상기 출력 신호 쌍(Q, /Q)의 전위는 래치 동작에 의해 상기 클럭(clk)의 다음 라이징 에지 타임까지 유지된다.
상술한 바와 같이, 본 발명의 플립플롭 회로는 클럭의 전위와 기 저장된 출 력 신호 쌍의 논리값에 따라 펄스 신호를 발생시키고, 발생된 펄스 신호의 인에이블 여부와 입력 신호 쌍에 따라 프리차지 단자의 레벨을 제어하여 출력 신호를 생성하는 동작을 수행한다. 이 때 상기 펄스 신호를 생성하기 위한 회로부는 클럭의 반주기 내에 펄스 신호를 생성하기만 하면 되므로 응답 속도에 민감하지 않다. 따라서 상기 펄스 신호를 생성하기 위한 회로부 내에 구비되는 트랜지스터들의 사이즈를 상대적으로 작게 함으로써 손실되는 전류의 양을 감소시킬 수 있게 된다. 또한 프리차지 단자에서는 입력 신호와 출력 신호의 전위가 다를 때에만 레벨 천이가 일어나므로 전류 손실이 감소된다. 이처럼 플립플롭 회로로서의 기능은 종래와 같이 수행하면서도 전력 소모를 감소시키는 플립플롭 회로가 구현 가능하여진다. 따라서 이와 같은 플립플롭 회로가 반도체 집적 회로에 구비되면 고주파 클럭의 사용에도 전력 소모가 크지 않게 되며, 반도체 집적 회로의 활용에 있어 기술적 효율을 향상시키게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 플립플롭 회로는, 타 구성 요소에 비해 상대적으로 작은 사이즈의 트랜지스터들을 이용하여 펄스 신호를 발생시키고 그에 따라 프리차지 단자의 레벨 천이를 제어함으로써 전력 소모를 감소시키는 효과가 있다.
아울러, 입력 신호와 출력 신호의 전위가 다를 때에만 프리차지 단자의 레벨 천이를 일으킴으로써 프리차지 단자에서의 전력 소모를 감소시키는 효과가 있다.
Claims (22)
- 클럭과 기 생성된 출력 신호에 대응하여 펄스 신호를 발생시키는 펄스 생성부;상기 펄스 신호와 상기 클럭 및 입력 신호의 입력에 대응하여 프리차지 단자의 전위 레벨을 제어하는 제어부;상기 프리차지 단자의 전위를 래치시키는 래치부; 및상기 프리차지 단자 및 상기 래치부의 출력 신호가 갖는 전위 레벨에 따라 상기 출력 신호의 논리값을 제어하여 출력하는 신호 출력부;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 1 항에 있어서,상기 펄스 생성부에 구비되는 트랜지스터들은 상기 제어부, 상기 래치부 및 상기 출력부에 비해 작은 사이즈로 구현되는 것을 특징으로 하는 플립플롭 회로.
- 제 2 항에 있어서,상기 펄스 생성부는 상기 클럭의 전위가 로우 레벨일 때에는 상기 펄스 신호를 발생시키지 않고, 상기 클럭의 전위가 하이 레벨일 때에는 상기 기 생성된 출력 신호의 전위에 따라 제 1 펄스 신호 또는 제 2 펄스 신호를 선택적으로 발생시키는 것을 특징으로 하는 플립플롭 회로.
- 제 3 항에 있어서,상기 펄스 생성부는,양 게이트 단이 각각 상기 클럭의 입력단과 제 1 노드와 연결되고 공통 소스 단에 구동 전압이 인가되며 공통 드레인 단이 제 2 노드와 연결되는 제 1 패스게이트;양 게이트 단이 각각 상기 클럭의 입력단과 상기 제 1 노드와 연결되고 공통 소스 단에 상기 구동 전압이 인가되며 공통 드레인 단이 제 3 노드와 연결되는 제 2 패스게이트;상기 제 2 노드에 인가된 신호를 반전시켜 제 4 노드에 전달하는 제 1 인버터;상기 제 3 노드에 인가된 신호를 반전시켜 제 5 노드에 전달하는 제 2 인버터;게이트 단에 출력 신호 /Q가 입력되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 제 6 노드와 연결되는 제 1 트랜지스터;게이트 단에 출력 신호 Q가 입력되고 드레인 단이 상기 제 3 노드와 연결되며 소스 단이 상기 제 6 노드와 연결되는 제 2 트랜지스터;게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 제 6 노드와 연결되는 제 3 트랜지스터;게이트 단에 상기 클럭이 입력되고 소스 단에 상기 구동 전압이 인가되며 드 레인 단이 상기 제 1 노드와 연결되는 제 4 트랜지스터;게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 3 트랜지스터의 소스 단과 연결되며 소스 단이 접지되는 제 5 트랜지스터;게이트 단이 상기 제 4 노드와 연결되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 제 6 트랜지스터; 및게이트 단이 상기 제 5 노드와 연결되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 제 7 트랜지스터;를 포함하며, 상기 제 4 노드에 상기 제 1 펄스 신호를 형성하고 상기 제 5 노드에 상기 제 2 펄스 신호를 형성하는 것을 특징으로 하는 플립플롭 회로.
- 제 4 항에 있어서,상기 제 1 및 제 2 패스게이트는 트랜지스터의 조합으로 구성되는 것을 특징으로 하는 플립플롭 회로.
- 제 1 항에 있어서,상기 제어부는 상기 클럭의 전위가 로우 레벨이면 상기 프리차지 단자의 전위를 하이 레벨로 제어하고, 상기 클럭의 전위가 하이 레벨이면 상기 펄스 신호의 인에이블 여부에 따라 상기 입력 신호를 상기 프리차지 단자에 전달하는 것을 특징으로 하는 플립플롭 회로.
- 제 6 항에 있어서,상기 프리차지 단자는 상기 펄스 신호 발생시 상기 입력 신호와 상기 출력 신호의 논리값이 다를 때에만 레벨 천이를 일으키는 것을 특징으로 하는 플립플롭 회로.
- 제 6 항에 있어서,상기 제어부는,게이트 단에 상기 클럭이 입력되고 소스 단에 구동 전압이 인가되며 드레인 단이 /S 프리차지 단자와 연결되는 제 1 트랜지스터;게이트 단에 상기 클럭이 입력되고 소스 단에 상기 구동 전압이 인가되며 드레인 단이 /R 프리차지 단자와 연결되는 제 2 트랜지스터;게이트 단이 제 1 펄스 신호 입력단과 연결되고 드레인 단이 상기 /S 프리차지 단자와 연결되며 소스 단에 입력 신호 /A가 인가되는 제 3 트랜지스터; 및게이트 단이 제 2 펄스 신호 입력단과 연결되고 드레인 단이 상기 /R 프리차지 단자와 연결되며 소스 단에 입력 신호 A가 인가되는 제 4 트랜지스터;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 1 항에 있어서,상기 래치부는,/S 프리차지 단자에 인가된 신호를 반전시켜 S 프리차지 단자에 전달하는 제 1 인버터;상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터;/R 프리차지 단자에 인가된 신호를 반전시켜 R 프리차지 단자에 전달하는 제 3 인버터; 및상기 제 3 인버터와 래치 구조를 형성하는 제 4 인버터;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 1 항에 있어서,상기 신호 출력부는,게이트 단이 /S 프리차지 단자와 연결되고 소스 단에 구동 전압이 인가되며 드레인 단이 Q 출력 단자와 연결되는 제 1 트랜지스터;게이트 단이 /R 프리차지 단자와 연결되고 소스 단에 상기 구동 전압이 인가되며 드레인 단이 /Q 출력 단자와 연결되는 제 2 트랜지스터;게이트 단이 R 프리차지 단자와 연결되고 드레인 단이 상기 Q 출력 단자와 연결되며 소스 단이 접지되는 제 3 트랜지스터;게이트 단이 S 프리차지 단자와 연결되고 드레인 단이 상기 /Q 출력 단자와 연결되며 소스 단이 접지되는 제 4 트랜지스터;게이트 단이 상기 Q 출력 단자와 연결되고 소스 단이 상기 /S 프리차지 단자와 연결되며 드레인 단이 상기 /Q 출력 단자에 연결되는 제 5 트랜지스터;게이트 단이 상기 /Q 출력 단자와 연결되고 소스 단이 상기 /R 프리차지 단 자와 연결되며 드레인 단이 상기 Q 출력 단자와 연결되는 제 6 트랜지스터;게이트 단이 상기 Q 출력 단자와 연결되고 드레인 단이 상기 R 프리차지 단자와 연결되며 소스 단이 상기 /Q 출력 단자와 연결되는 제 7 트랜지스터; 및게이트 단이 상기 /Q 출력 단자와 연결되고 드레인 단이 상기 S 프리차지 단자와 연결되며 소스 단이 상기 Q 출력 단자와 연결되는 제 8 트랜지스터;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 4 항, 제 8 항 및 제 10 항 중 어느 한 항에 있어서,상기 구동 전압은 반도체 집적 회로의 외부 공급전원(VDD)인 것을 특징으로 하는 플립플롭 회로.
- 클럭의 전위가 하이 레벨일 때 기 생성된 출력 신호 쌍에 대응하여 제 1 펄스 신호 또는 제 2 펄스 신호를 선택적으로 발생시키는 펄스 생성부;상기 제 1 펄스 신호 또는 상기 제 2 펄스 신호의 발생 여부, 상기 클럭의 전위 및 입력 신호 쌍에 대응하여 제 1 및 제 2 프리차지 단자의 전위 레벨을 제어하는 제어부;상기 제 1 및 제 2 프리차지 단자의 전위를 래치시켜 제 3 및 제 4 프리차지 단자의 전위 레벨을 제어하는 래치부; 및상기 제 1, 제 2, 제 3 및 제 4 프리차지 단자의 전위 레벨에 따라 상기 출력 신호 쌍의 논리값을 제어하여 출력하는 신호 출력부;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 12 항에 있어서,상기 펄스 생성부에 구비되는 트랜지스터들은 상기 제어부, 상기 래치부 및 상기 출력부에 비해 작은 사이즈로 구현되는 것을 특징으로 하는 플립플롭 회로.
- 제 13 항에 있어서,상기 펄스 생성부는 상기 클럭의 전위가 로우 레벨일 때에는 상기 제 1 및 제 2 펄스 신호를 발생시키지 않는 것을 특징으로 하는 플립플롭 회로.
- 제 14 항에 있어서,상기 펄스 생성부는,양 게이트 단이 각각 상기 클럭의 입력단과 제 1 노드와 연결되고 공통 소스 단에 구동 전압이 인가되며 공통 드레인 단이 제 2 노드와 연결되는 제 1 패스게이트;양 게이트 단이 각각 상기 클럭의 입력단과 상기 제 1 노드와 연결되고 공통 소스 단에 상기 구동 전압이 인가되며 공통 드레인 단이 제 3 노드와 연결되는 제 2 패스게이트;상기 제 2 노드에 인가된 신호를 반전시켜 제 4 노드에 전달하는 제 1 인버터;상기 제 3 노드에 인가된 신호를 반전시켜 제 5 노드에 전달하는 제 2 인버터;게이트 단에 출력 신호 /Q가 입력되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 제 6 노드와 연결되는 제 1 트랜지스터;게이트 단에 출력 신호 Q가 입력되고 드레인 단이 상기 제 3 노드와 연결되며 소스 단이 상기 제 6 노드와 연결되는 제 2 트랜지스터;게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 제 6 노드와 연결되는 제 3 트랜지스터;게이트 단에 상기 클럭이 입력되고 소스 단에 상기 구동 전압이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 4 트랜지스터;게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 3 트랜지스터의 소스 단과 연결되며 소스 단이 접지되는 제 5 트랜지스터;게이트 단이 상기 제 4 노드와 연결되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 제 6 트랜지스터; 및게이트 단이 상기 제 5 노드와 연결되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 제 7 트랜지스터;를 포함하며, 상기 제 4 노드에 상기 제 1 펄스 신호를 형성하고 상기 제 5 노드에 상기 제 2 펄스 신호를 형성하는 것을 특징으로 하는 플립플롭 회로.
- 제 15 항에 있어서,상기 제 1 및 제 2 패스게이트는 트랜지스터의 조합으로 구성되는 것을 특징으로 하는 플립플롭 회로.
- 제 12 항에 있어서,상기 제어부는 상기 클럭의 전위가 로우 레벨이면 상기 프리차지 단자의 전위를 하이 레벨로 제어하고, 상기 클럭의 전위가 하이 레벨이면 상기 제 1 펄스 신호 또는 상기 제 2 펄스 신호의 인에이블 여부에 따라 제 1 입력 신호 또는 제 2 입력 신호를 각각 상기 제 1 프리차지 단자 또는 상기 제 2 프리차지 단자에 전달하는 것을 특징으로 하는 플립플롭 회로.
- 제 17 항에 있어서,상기 제 1 프리차지 단자 또는 제 2 프리차지 단자는 상기 제 1 펄스 신호 또는 상기 제 2 펄스 신호 발생시 상기 입력 신호 쌍과 상기 출력 신호 쌍의 논리값이 다를 때에만 레벨 천이를 일으키는 것을 특징으로 하는 플립플롭 회로.
- 제 17 항에 있어서,상기 제어부는,게이트 단에 상기 클럭이 입력되고 소스 단에 구동 전압이 인가되며 드레인 단이 상기 제 1 프리차지 단자와 연결되는 제 1 트랜지스터;게이트 단에 상기 클럭이 입력되고 소스 단에 상기 구동 전압이 인가되며 드 레인 단이 상기 제 2 프리차지 단자와 연결되는 제 2 트랜지스터;게이트 단이 제 1 펄스 신호 입력단과 연결되고 드레인 단이 상기 제 1 프리차지 단자와 연결되며 소스 단에 제 1 입력 신호가 인가되는 제 3 트랜지스터; 및게이트 단이 제 2 펄스 신호 입력단과 연결되고 드레인 단이 상기 제 2 프리차지 단자와 연결되며 소스 단에 제 2 입력 신호가 인가되는 제 4 트랜지스터;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 12 항에 있어서,상기 래치부는,상기 제 1 프리차지 단자에 인가된 신호를 반전시켜 상기 제 3 프리차지 단자에 전달하는 제 1 인버터;상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터;상기 제 2 프리차지 단자에 인가된 신호를 반전시켜 상기 제 4 프리차지 단자에 전달하는 제 3 인버터; 및상기 제 3 인버터와 래치 구조를 형성하는 제 4 인버터;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 12 항에 있어서,상기 신호 출력부는,게이트 단이 상기 제 1 프리차지 단자와 연결되고 소스 단에 구동 전압이 인 가되며 드레인 단이 제 1 출력 단자와 연결되는 제 1 트랜지스터;게이트 단이 상기 제 2 프리차지 단자와 연결되고 소스 단에 상기 구동 전압이 인가되며 드레인 단이 제 2 출력 단자와 연결되는 제 2 트랜지스터;게이트 단이 제 3 프리차지 단자와 연결되고 드레인 단이 상기 제 1 출력 단자와 연결되며 소스 단이 접지되는 제 3 트랜지스터;게이트 단이 제 4 프리차지 단자와 연결되고 드레인 단이 상기 제 2 출력 단자와 연결되며 소스 단이 접지되는 제 4 트랜지스터;게이트 단이 상기 제 1 출력 단자와 연결되고 소스 단이 상기 제 1 프리차지 단자와 연결되며 드레인 단이 상기 제 2 출력 단자에 연결되는 제 5 트랜지스터;게이트 단이 상기 제 2 출력 단자와 연결되고 소스 단이 상기 제 2 프리차지 단자와 연결되며 드레인 단이 상기 제 1 출력 단자와 연결되는 제 6 트랜지스터;게이트 단이 상기 제 1 출력 단자와 연결되고 드레인 단이 상기 제 3 프리차지 단자와 연결되며 소스 단이 상기 제 2 출력 단자와 연결되는 제 7 트랜지스터; 및게이트 단이 상기 제 2 출력 단자와 연결되고 드레인 단이 상기 제 4 프리차지 단자와 연결되며 소스 단이 상기 제 1 출력 단자와 연결되는 제 8 트랜지스터;를 포함하는 것을 특징으로 하는 플립플롭 회로.
- 제 15 항, 제 19 항 및 제 21 항 중 어느 한 항에 있어서,상기 구동 전압은 반도체 집적 회로의 외부 공급전원(VDD)인 것을 특징으로 하는 플립플롭 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051253A KR100706837B1 (ko) | 2006-06-08 | 2006-06-08 | 플립플롭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051253A KR100706837B1 (ko) | 2006-06-08 | 2006-06-08 | 플립플롭 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100706837B1 true KR100706837B1 (ko) | 2007-04-13 |
Family
ID=38161706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060051253A KR100706837B1 (ko) | 2006-06-08 | 2006-06-08 | 플립플롭 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100706837B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101418016B1 (ko) | 2008-03-18 | 2014-07-11 | 삼성전자주식회사 | 스캔 입력 신호를 갖는 펄스 기반의 플립플롭 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003188692A (ja) | 2001-12-19 | 2003-07-04 | Nippon Telegr & Teleph Corp <Ntt> | フリップフロップ回路 |
| JP2004343570A (ja) | 2003-05-16 | 2004-12-02 | Sony Corp | フリップフロップ回路 |
| JP2004343499A (ja) | 2003-05-16 | 2004-12-02 | Matsushita Electric Ind Co Ltd | フリップフロップ回路 |
| KR20050051529A (ko) * | 2003-11-27 | 2005-06-01 | 삼성전자주식회사 | 펄스 기반 고속 저전력 플립플롭 |
| KR20050109365A (ko) * | 2004-05-15 | 2005-11-21 | 삼성전자주식회사 | 제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및상기 펄스 발생기와 상기 래치를 구비하는 플립플롭 |
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2006
- 2006-06-08 KR KR1020060051253A patent/KR100706837B1/ko not_active IP Right Cessation
Patent Citations (5)
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