KR20080024411A - 반도체 메모리 장치의 데이터 출력 드라이버 - Google Patents

반도체 메모리 장치의 데이터 출력 드라이버 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 데이터 출력 드라이버는, 입력 데이터를 구동하여 출력 데이터로서 출력하는 데이터 구동부, 풀업 제어 신호의 제어에 따라 외부 공급전원을 상기 데이터 구동부에 공급하는 풀업부, 풀다운 제어 신호의 제어에 따라 그라운드 전압을 상기 데이터 구동부에 공급하는 풀다운부 및 상기 입력 데이터의 전위에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 상기 데이터 구동부에 공급하는 전원 공급부를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 출력 드라이버, 면적 마진

Description

반도체 메모리 장치의 데이터 출력 드라이버{Data Ouput Driver in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 동작을 설명하기 위한 도면,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 출력 제어 회로 20/30 : 데이터 출력 드라이버
210/310 : 데이터 구동부 220/320 : 풀업부
230/330 : 풀다운부 340 : 전원 공급부
본 발명은 반도체 메모리 장치의 데이터 출력 드라이버에 관한 것으로, 보다 상세하게는 면적 마진을 증가시킨 반도체 메모리 장치의 데이터 출력 드라이버에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터 출력 드라이버를 구비하여 출력 데 이터를 구동함으로써 데이터의 유효 구간을 증가시키는 동작을 수행한다. 이 때 데이터 출력 드라이버의 풀업 소자와 풀다운 소자의 저항값은 같아야만 한다. 그러나 PVT(Process, Voltage, Temperature) 등 여러 요인에 의해 상기 두 저항값은 일치하기 쉽지 않다. 따라서 이를 제어하기 위해 데이터 출력 제어 회로가 구비되었고, 그로 인해 데이터 출력 데이터의 여러 가지 특성이 향상되었다.
이하, 종래의 기술에 따른 데이터 출력 드라이버를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 동작을 설명하기 위한 도면이다.
도면에는 외부 공급전원(VDD)으로부터 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 데이터 출력 제어 회로(10)와 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 제어에 따라 입력 데이터(din)를 구동하여 출력 데이터(dout)로서 출력하는 데이터 출력 드라이버(20)가 도시되어 있다.
여기에서 상기 데이터 출력 제어 회로(10)는 상기 외부 공급전원(VDD)의 1/2에 해당하는 전위를 갖는 전원(이하, 1/2 전원(VDD/2))과 제 1 노드(N1)의 전위를 비교하여 상기 풀업 제어 신호(plup)를 생성하는 제 1 비교기(CMP1), 게이트 단에 상기 풀업 제어 신호(plup)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 1 트랜지스터(TR1), 게이트 단에 그라운드 전압(VSS)이 인가되고 소스 단이 상기 제 1 트랜지스터(TR1)의 드레인 단과 연결되며 드레인 단이 상기 제 1 노 드(N1)와 연결되는 제 2 트랜지스터(TR2), 상기 제 1 노드(N1)와 접지단 사이에 구비되는 제 1 저항(R1), 상기 외부 공급전원(VDD)의 공급단과 제 2 노드(N2) 사이에 구비되는 제 2 저항(R2), 상기 1/2 전원(VDD/2)과 상기 제 2 노드(N2)의 전위를 비교하여 상기 풀다운 제어 신호(pldn)를 생성하는 제 2 비교기(CMP2), 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 3 트랜지스터(TR3) 및 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단과 연결되며 소스 단이 접지되는 제 4 트랜지스터(TR4)로 구성된다.
그리고 상기 데이터 출력 드라이버(20)는 입력 데이터(din)를 반전 및 구동하여 출력 데이터(dout)로서 출력하는 데이터 구동부(210), 상기 풀업 제어 신호(plup)의 제어에 따라 상기 외부 공급전원(VDD)을 상기 데이터 구동부(210)에 공급하는 풀업부(220) 및 상기 풀다운 제어 신호(plup)의 제어에 따라 상기 그라운드 전압(VSS)을 상기 데이터 구동부(210)에 공급하는 풀다운부(230)로 구성된다.
여기에서 상기 데이터 구동부(210)는 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀업부(220)로부터 공급되는 전원이 인가되며 드레인 단이 출력 노드(Nout)에 연결되는 제 5 트랜지스터(TR5) 및 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀다운부(230)로부터 공급되는 전원이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 6 트랜지스터(TR6)로 구성된다.
그리고 상기 풀업부(220)는 게이트 단에 상기 풀업 제어 신호(plup)가 입력 되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 데이터 구동부(210)의 상기 제 5 트랜지스터(TR5)의 소스 단과 연결되는 제 7 트랜지스터(TR7)로 구성된다.
또한 상기 풀다운부(230)는 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 소스 단에 상기 그라운드 전압(VSS)이 인가되며 드레인 단이 상기 데이터 구동부(220)의 상기 제 6 트랜지스터(TR6)의 소스 단과 연결되는 제 8 트랜지스터(TR8)로 구성된다.
이와 같이 구성된 상기 데이터 출력 제어 회로(10)와 상기 데이터 출력 드라이버(20)의 동작이 시작된 후, 소정 시간이 흐르면 상기 데이터 출력 제어 회로(10)의 제 1 비교기(CMP1)의 두 입력 전압은 같은 전위를 갖게 된다. 따라서 상기 제 1 노드(N1)의 전위 레벨은 상기 1/2 전원(VDD/2)과 같아지게 된다. 즉, 상기 제 1 트랜지스터(TR1)와 상기 제 2 트랜지스터(TR2)의 저항값은 상기 제 1 저항(R1)이 갖는 저항값과 같아지게 된다.
상기 데이터 출력 드라이버(20)의 상기 풀업부(220)의 제 7 트랜지스터(TR7)는 상기 제 1 트랜지스터(TR1)와 마찬가지로 상기 풀업 제어 신호(plup)의 제어를 받게 된다. 따라서 상기 제 1 트랜지스터(TR1)와 상기 제 7 트랜지스터(TR7)의 사이즈와 상기 제 2 트랜지스터(TR2)와 상기 제 5 트랜지스터(TR5)의 사이즈를 각각 같게 하면, 상기 입력 데이터(din)가 로우 레벨(Low Level)의 전위를 갖는 경우, 상기 제 1 및 제 2 트랜지스터(TR1, TR2)가 갖는 저항값과 상기 제 7 및 제 5 트랜지스터(TR7, TR5)가 갖는 저항값은 같아지게 된다.
마찬가지로 상기 데이터 출력 제어 회로(10)의 제 2 비교기(CMP2)의 두 입력 전압은 같은 전위를 갖게 되고, 상기 제 2 노드(N2)의 전위 레벨은 상기 1/2 전원(1/2VDD)과 같아지게 된다. 즉, 상기 제 3 트랜지스터(TR3)와 상기 제 4 트랜지스터(TR4)가 갖는 저항값은 상기 제 2 저항(R2)이 갖는 저항값과 같아지게 된다.
상기 데이터 출력 드라이버(20)의 상기 풀다운부(230)의 제 8 트랜지스터(TR8)는 상기 제 4 트랜지스터(TR4)와 마찬가지로 상기 풀다운 제어 신호(pldn)의 제어를 받게 된다. 따라서 상기 제 3 트랜지스터(TR3)와 상기 제 6 트랜지스터(TR6)의 사이즈와 상기 제 4 트랜지스터(TR4)와 상기 제 8 트랜지스터(TR8)의 사이즈를 각각 같게 하면, 상기 입력 데이터(din)가 하이 레벨(High Level)의 전위를 갖는 경우, 상기 제 3 및 제 4 트랜지스터(TR3, TR4)가 갖는 저항값과 상기 제 6 및 제 8 트랜지스터(TR6, TR8)가 갖는 저항값은 같아지게 된다.
그러므로, 상기 데이터 출력 제어 회로(10)의 상기 제 1 저항(R1)과 상기 제 2 저항(R2)의 저항값을 조절하면, 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 전위를 제어할 수 있고, 상기 외부 공급전원(VDD)의 공급단으로부터 상기 제 7 및 제 5 트랜지스터(TR7, TR5)를 통해 상기 출력 노드(Nout)로 흐르는 전류의 양과 상기 출력 노드(Nout)로부터 상기 제 6 및 제 8 트랜지스터(TR6, TR8)를 통해 접지단으로 흐르는 전류의 양을 제어할 수 있다.
이와 같이 종래에는 상기 데이터 출력 드라이버(20)의 풀업 소자에 흐르는 전류와 풀다운 소자에 흐르는 전류를 같게 하여, 안정적인 유효 구간을 갖는 출력 데이터(dout)를 생성하도록 하였다.
그러나 상술한 설명에서 볼 수 있듯이, 상기 데이터 출력 드라이버(20)는 트랜지스터의 직렬 연결 구조로 구성되어 그 면적이 작지 않으며, 같은 비율로 트랜지스터들의 사이즈를 축소하기에 용이하지 않다는 문제점이 존재한다. 반도체 메모리 장치가 점점 고집적화 구현되는 현재의 추세에 따라, 반도체 메모리 장치의 면적 마진을 증가시키기 위해서는 이러한 트랜지스터의 직렬 연결 구조를 변경시킬 필요성이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 구동부에 추가로 전원을 공급하는 전원 공급부를 구비하여 트랜지스터들의 크기를 소정 비율로 축소 가능하도록 함으로써 면적 마진을 증가시키는 반도체 메모리 장치의 데이터 출력 드라이버를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 드라이버는, 입력 데이터를 구동하여 출력 데이터로서 출력하는 데이터 구동부; 풀업 제어 신호의 제어에 따라 외부 공급전원을 상기 데이터 구동부에 공급하는 풀업부; 풀다운 제어 신호의 제어에 따라 그라운드 전압을 상기 데이터 구동부에 공급하는 풀다운부; 및 상기 입력 데이터의 전위에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 상기 데이터 구동부에 공급하는 전원 공급부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 구성도이다.
도시한 바와 같이, 상기 데이터 출력 드라이버(30)는 입력 데이터(din)를 반전 및 구동하여 출력 데이터(dout)로서 출력하는 데이터 구동부(310), 상기 풀업 제어 신호(plup)의 제어에 따라 상기 외부 공급전원(VDD)을 상기 데이터 구동부(310)에 공급하는 풀업부(320), 상기 풀다운 제어 신호(plup)의 제어에 따라 상기 그라운드 전압(VSS)을 상기 데이터 구동부(310)에 공급하는 풀다운부(330) 및 상기 입력 데이터(din)의 전위에 따라 상기 외부 공급전원(VDD) 또는 상기 그라운드 전압(VSS)을 상기 데이터 구동부(310)에 공급하는 전원 공급부(340)로 구성된다.
여기에서 상기 데이터 구동부(310)는 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀업부(320)로부터 공급되는 전원이 인가되며 드레인 단이 출력 노드(Nout)에 연결되는 제 9 트랜지스터(TR9) 및 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀다운부(330)로부터 공급되는 전원이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 10 트랜지스터(TR10)로 구성된다.
그리고 상기 풀업부(320)는 게이트 단에 상기 풀업 제어 신호(plup)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 데이터 구 동부(310)의 상기 제 9 트랜지스터(TR9)의 소스 단과 연결되는 제 11 트랜지스터(TR11)로 구성된다.
또한 상기 풀다운부(330)는 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 소스 단에 상기 그라운드 전압(VSS)이 인가되며 드레인 단이 상기 데이터 구동부(320)의 상기 제 10 트랜지스터(TR10)의 소스 단과 연결되는 제 12 트랜지스터(TR12)로 구성된다.
마지막으로 상기 전원 공급부(340)는 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 13 트랜지스터(TR13) 및 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 그라운드 전압(VSS)이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 14 트랜지스터(TR14)로 구성된다.
이와 같이 구성된 상기 데이터 출력 드라이버(30)의 상기 풀업부(320)와 상기 풀다운부(330)는 각각 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 제어에 따라 일정한 양의 전류 경로를 확보한다. 이 때 상기 입력 데이터(din)의 전위가 로우 레벨이면 상기 데이터 구동부(310)의 제 9 트랜지스터(TR9)와 상기 전원 공급부(340)의 제 13 트랜지스터(TR13)가 턴 온(Turn On) 되며, 이에 따라 상기 출력 노드(Nout)에 인가되는 상기 출력 데이터(dout)는 하이 레벨의 전위를 갖게 된다. 반대로, 상기 입력 데이터(din)의 전위가 하이 레벨이면 상기 데이터 구동부(310)의 제 10 트랜지스터(TR10)와 상기 전원 공급부(340)의 제 14 트랜지스터(TR14)가 턴 온(Turn On) 되며, 이에 따라 상기 출력 노드(Nout)에 인가되 는 상기 출력 데이터(dout)는 로우 레벨의 전위를 갖게 된다.
이와 같이, 상기 출력 노드(Nout)는 상기 데이터 구동부(310)에 구비되는 트랜지스터들뿐만 아니라 상기 전원 공급부(340)에 구비되는 트랜지스터들에 의해 전원을 공급 받게 된다. 따라서 상기 데이터 구동부(310)에 구비되는 트랜지스터들은 종래 기술에 비해 작은 사이즈로 구현이 가능하며, 이에 따라 상기 풀업부(320)와 상기 풀다운부(330)의 트랜지스터들 또한 종래 기술에 비해 작은 사이즈로 구현 가능하게 된다. 그리고 상기 전원 공급부(340)의 트랜지스터들 또한 그다지 크지 않은 사이즈로 구현 가능하며, 이에 따라 상기 데이터 출력 드라이버(30) 전체의 사이즈가 작아지는 효과가 발생한다.
실험 결과를 예로 들어 설명하도록 한다. 도 1의 종래 기술에서 PMOS 트랜지스터인 제 5 트랜지스터(TR5)와 제 7 트랜지스터(TR7)의 폭(Width)은 350㎛로 구현되고, NMOS 트랜지스터인 제 6 트랜지스터(TR6)와 제 8 트랜지스터(TR8)의 폭은 140㎛로 구현된다. 그러나 본 발명에서는 PMOS 트랜지스터인 제 9 트랜지스터(TR9)와 제 11 트랜지스터(TR11)의 폭은 160㎛로 구현되고, NMOS 트랜지스터인 제 10 트랜지스터(TR10)와 제 12 트랜지스터(TR12)는 100㎛로 구현된다. 또한 상기 전원 공급부(340)의 제 13 트랜지스터(TR13)는 80㎛로 구현되고, 제 14 트랜지스터(TR14)는 20㎛로 구현된다.
상술한 실험 결과를 보면, 상기 전원 공급부(340)의 트랜지스터들이 상기 데이터 구동부(310)의 트랜지스터들과 각각 병렬로 구비되었으나, 병렬로 구성된 트랜지스터들의 사이즈를 더하여도 오히려 종래 기술의 트랜지스터들의 사이즈에 비 해 더 작다는 것을 알 수 있다.
즉, 본 발명은 데이터 구동부에 전원 공급부를 추가로 구비하여 출력 데이터를 구동하도록 함으로써 각 트랜지스터들이 소정 비율로 축소 가능하게 된다. 따라서 데이터 출력 드라이버의 전체적인 면적이 축소되고, 면적 마진이 증가하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 드라이버는, 데이터 구동부에 추가로 전원을 공급하는 전원 공급부를 구비하여 트랜지스터들의 크기를 소정 비율로 축소 가능하도록 함으로써 면적 마진을 증가시키는 효과가 있다.

Claims (5)

  1. 입력 데이터를 구동하여 출력 데이터로서 출력하는 데이터 구동부;
    풀업 제어 신호의 제어에 따라 외부 공급전원을 상기 데이터 구동부에 공급하는 풀업부;
    풀다운 제어 신호의 제어에 따라 그라운드 전압을 상기 데이터 구동부에 공급하는 풀다운부; 및
    상기 입력 데이터의 전위에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 상기 데이터 구동부에 공급하는 전원 공급부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
  2. 제 1 항에 있어서,
    상기 데이터 구동부는,
    게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 풀업부로부터 공급되는 전원이 인가되며 드레인 단이 출력 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 풀다운부로부터 공급되는 전원이 인가되며 드레인 단이 상기 출력 노드에 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이 버.
  3. 제 1 항에 있어서,
    상기 풀업부는 게이트 단에 상기 풀업 제어 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 데이터 구동부와 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
  4. 제 1 항에 있어서,
    상기 풀다운부는 게이트 단에 상기 풀다운 제어 신호가 입력되고 소스 단에 상기 그라운드 전압이 인가되며 드레인 단이 상기 데이터 구동부와 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
  5. 제 2 항에 있어서,
    상기 전원 공급부는,
    게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 출력 노드에 연결되는 제 3 트랜지스터; 및
    게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 그라운드 전압이 인가되며 드레인 단이 상기 출력 노드에 연결되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이 버.
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