JP2003188692A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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Abstract
(57)【要約】
【課題】 フリップフロップ回路の小型化を可能にす
る。 【解決手段】 インバータＧ５，Ｇ６によりデータ保持
回路を構成し、かつインバータＧ５の出力とインバータ
Ｇ６の入力との接続点をノードＱとし、インバータＧ６
の出力とインバータＧ５の入力との接続点をノードＱＮ
とするとともに、データ信号により駆動されるｎＭＯＳ
トランジスタＭ４及びクロックＣＫ２により駆動される
ｎＭＯＳトランジスタＭ３をノードＱとグランド端子間
に直列接続し、かつデータ信号の反転信号により駆動さ
れるｎＭＯＳトランジスタＭ１及びクロックＣＫ２によ
り駆動されるｎＭＯＳトランジスタＭ２をノードＱＮと
グランド端子間に直列接続する一方、微小幅パルス生成
回路は入力したクロックＣＫ１の時間幅より短い微小幅
パルスを生成してクロックＣＫ２として供給する。
る。 【解決手段】 インバータＧ５，Ｇ６によりデータ保持
回路を構成し、かつインバータＧ５の出力とインバータ
Ｇ６の入力との接続点をノードＱとし、インバータＧ６
の出力とインバータＧ５の入力との接続点をノードＱＮ
とするとともに、データ信号により駆動されるｎＭＯＳ
トランジスタＭ４及びクロックＣＫ２により駆動される
ｎＭＯＳトランジスタＭ３をノードＱとグランド端子間
に直列接続し、かつデータ信号の反転信号により駆動さ
れるｎＭＯＳトランジスタＭ１及びクロックＣＫ２によ
り駆動されるｎＭＯＳトランジスタＭ２をノードＱＮと
グランド端子間に直列接続する一方、微小幅パルス生成
回路は入力したクロックＣＫ１の時間幅より短い微小幅
パルスを生成してクロックＣＫ２として供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、占有面積の小さい
ラッチ回路を応用したフリップフロップ回路に関する。
ラッチ回路を応用したフリップフロップ回路に関する。
【０００２】
【従来の技術】記憶回路は現在のデジタル集積回路のな
かで大きな部分を占めている。その理由は、デバイスの
微細化とともに多種多様な機能を同一チップ上に盛り込
めるようになった結果、それらの中間結果を、高速アク
セスできる形で同一チップ上に保存しておく必要性が高
まり、かつそのデータ量も急増しているからである。
かで大きな部分を占めている。その理由は、デバイスの
微細化とともに多種多様な機能を同一チップ上に盛り込
めるようになった結果、それらの中間結果を、高速アク
セスできる形で同一チップ上に保存しておく必要性が高
まり、かつそのデータ量も急増しているからである。
【０００３】従来、この種の記憶回路は、ラッチ回路ま
たはフリップフロップ回路で実現されてきた。ラッチ回
路は、クロック信号のレベルがハイまたはロウの期間
に、新規データを取り込む回路である。回路規模は小さ
いが、データを取り込むタイミング等に十分注意して設
計する必要がある。一方、フリップフロップ回路はクロ
ック信号の立ち上がりエッジまたは立ち下がりエッジで
新規データを取り込む回路である。ラッチ回路に比べ回
路規模は大きくなるが、タイミング設計が容易であると
いった利点がある。
たはフリップフロップ回路で実現されてきた。ラッチ回
路は、クロック信号のレベルがハイまたはロウの期間
に、新規データを取り込む回路である。回路規模は小さ
いが、データを取り込むタイミング等に十分注意して設
計する必要がある。一方、フリップフロップ回路はクロ
ック信号の立ち上がりエッジまたは立ち下がりエッジで
新規データを取り込む回路である。ラッチ回路に比べ回
路規模は大きくなるが、タイミング設計が容易であると
いった利点がある。
【０００４】
【発明が解決しようとする課題】近年、ラッチ回路の小
面積性とフリップフロップ回路のタイミング設計容易性
とを合わせもつ回路形式が提案されている。その回路例
とタイミングシーケンスをそれぞれ図１５及び図１６に
示す。図１５に示す回路は、ＣＭＯＳトランスミッショ
ンゲート形式のラッチ回路を、クロックの立ち上がりエ
ッジに同期した微小時間幅パルス信号（微小幅パルス信
号）で駆動し、エッジトリガーのフリップフロップ回路
として動作させている。
面積性とフリップフロップ回路のタイミング設計容易性
とを合わせもつ回路形式が提案されている。その回路例
とタイミングシーケンスをそれぞれ図１５及び図１６に
示す。図１５に示す回路は、ＣＭＯＳトランスミッショ
ンゲート形式のラッチ回路を、クロックの立ち上がりエ
ッジに同期した微小時間幅パルス信号（微小幅パルス信
号）で駆動し、エッジトリガーのフリップフロップ回路
として動作させている。
【０００５】しかしながら、このような従来回路は、回
路の構成要素であるラッチ回路がトランスミッションゲ
ート方式であるため、十分に小型化できないという課題
があった。
路の構成要素であるラッチ回路がトランスミッションゲ
ート方式であるため、十分に小型化できないという課題
があった。
【０００６】したがって、本発明は、フリップフロップ
回路を構成する記憶回路であるラッチ回路の小型化を可
能にすることを目的とする。
回路を構成する記憶回路であるラッチ回路の小型化を可
能にすることを目的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、入力信号を反転出力する第１及び第
２の回路からなり、第１の回路の出力端子と第２の回路
の入力端子との接続点を第１のデータ入力端子として設
け、かつ第２の回路の出力端子と第１の回路の入力端子
との接続点を第２のデータ入力端子として設けたデータ
保持回路と、データ信号により駆動される第１のｎＭＯ
Ｓトランジスタ及び第１のクロック信号に基づき生成さ
れた第２のクロック信号により駆動される第２のｎＭＯ
Ｓトランジスタが第１のデータ入力端子とグランド端子
間に直列接続された第１のデータ入力制御部と、データ
信号の反転信号により駆動される第３のｎＭＯＳトラン
ジスタ及び第２のクロック信号により駆動される第４の
ｎＭＯＳトランジスタが第２のデータ入力端子とグラン
ド端子間に直列接続された第２のデータ入力制御部と、
第１のクロック信号を入力するとこの第１のクロック信
号の時間幅より短い時間幅のパルス信号を生成し第２の
クロック信号としてデータ入力制御部に供給するクロッ
ク供給回路とを設けたものである。
るために本発明は、入力信号を反転出力する第１及び第
２の回路からなり、第１の回路の出力端子と第２の回路
の入力端子との接続点を第１のデータ入力端子として設
け、かつ第２の回路の出力端子と第１の回路の入力端子
との接続点を第２のデータ入力端子として設けたデータ
保持回路と、データ信号により駆動される第１のｎＭＯ
Ｓトランジスタ及び第１のクロック信号に基づき生成さ
れた第２のクロック信号により駆動される第２のｎＭＯ
Ｓトランジスタが第１のデータ入力端子とグランド端子
間に直列接続された第１のデータ入力制御部と、データ
信号の反転信号により駆動される第３のｎＭＯＳトラン
ジスタ及び第２のクロック信号により駆動される第４の
ｎＭＯＳトランジスタが第２のデータ入力端子とグラン
ド端子間に直列接続された第２のデータ入力制御部と、
第１のクロック信号を入力するとこの第１のクロック信
号の時間幅より短い時間幅のパルス信号を生成し第２の
クロック信号としてデータ入力制御部に供給するクロッ
ク供給回路とを設けたものである。
【０００８】ここで、クロック供給回路は、第１のクロ
ック信号を遅延反転する第１のインバータ回路と、第１
のインバータ回路の出力を遅延反転する第２のインバー
タ回路と、第１及び第２のインバータ回路の出力をそれ
ぞれ入力して論理和をとり論理和信号の反転信号を第２
のクロック信号として出力する２入力ＮＯＲ回路とから
構成されるものである。
ック信号を遅延反転する第１のインバータ回路と、第１
のインバータ回路の出力を遅延反転する第２のインバー
タ回路と、第１及び第２のインバータ回路の出力をそれ
ぞれ入力して論理和をとり論理和信号の反転信号を第２
のクロック信号として出力する２入力ＮＯＲ回路とから
構成されるものである。
【０００９】また、本発明は、第２のクロック信号によ
り駆動される第１のｎＭＯＳトランジスタ、データ信号
により駆動される第２のｎＭＯＳトランジスタ及び第１
のクロック信号により駆動される第３のｎＭＯＳトラン
ジスタが第１のデータ入力端子とグランド端子間に直列
接続された第１のデータ入力制御部と、第２のクロック
信号により駆動される第４のｎＭＯＳトランジスタ、デ
ータ信号の反転信号により駆動される第５のｎＭＯＳト
ランジスタ及び第１のクロック信号により駆動される第
６のｎＭＯＳトランジスタが第２のデータ入力端子とグ
ランド端子間に直列接続された第２のデータ入力制御部
と、第１のクロック信号を入力すると入力した第１のク
ロック信号をデータ入力制御部に供給するとともに、こ
の第１のクロック信号の遅延反転信号を生成し第２のク
ロック信号としてデータ入力制御部に供給するクロック
供給回路とを設けたものである。
り駆動される第１のｎＭＯＳトランジスタ、データ信号
により駆動される第２のｎＭＯＳトランジスタ及び第１
のクロック信号により駆動される第３のｎＭＯＳトラン
ジスタが第１のデータ入力端子とグランド端子間に直列
接続された第１のデータ入力制御部と、第２のクロック
信号により駆動される第４のｎＭＯＳトランジスタ、デ
ータ信号の反転信号により駆動される第５のｎＭＯＳト
ランジスタ及び第１のクロック信号により駆動される第
６のｎＭＯＳトランジスタが第２のデータ入力端子とグ
ランド端子間に直列接続された第２のデータ入力制御部
と、第１のクロック信号を入力すると入力した第１のク
ロック信号をデータ入力制御部に供給するとともに、こ
の第１のクロック信号の遅延反転信号を生成し第２のク
ロック信号としてデータ入力制御部に供給するクロック
供給回路とを設けたものである。
【００１０】ここで、クロック供給回路は、第１のクロ
ック信号を遅延反転する第１のインバータ回路と、第１
のインバータ回路の出力を遅延反転する第２のインバー
タ回路と、第２のインバータ回路の出力を遅延反転し第
２のクロック信号として出力する第３のインバータ回路
とから構成されるものである。
ック信号を遅延反転する第１のインバータ回路と、第１
のインバータ回路の出力を遅延反転する第２のインバー
タ回路と、第２のインバータ回路の出力を遅延反転し第
２のクロック信号として出力する第３のインバータ回路
とから構成されるものである。
【００１１】また、データ保持回路の第１及び第２の回
路をそれぞれインバータ回路により構成したものであ
る。また、データ保持回路の第１の回路をインバータ回
路により構成し、第２の回路を２入力ＮＡＮＤ回路によ
り構成するとともに、インバータ回路の出力端子と２入
力ＮＡＮＤ回路の第１の入力端子との接続点を第１のデ
ータ入力端子として設けるとともに、２入力ＮＡＮＤ回
路の第２の入力端子を、第１のデータ入力端子の論理値
を「０」にするクリア信号の入力端子として設けたもの
である。また、それぞれ第１及び第２のデータ入力制御
部を介して入力されデータ保持回路に保持されているデ
ータを第１及び第２のデータ入力端子を介して外部に出
力する第１及び第２の出力ゲートを設けたものである。
路をそれぞれインバータ回路により構成したものであ
る。また、データ保持回路の第１の回路をインバータ回
路により構成し、第２の回路を２入力ＮＡＮＤ回路によ
り構成するとともに、インバータ回路の出力端子と２入
力ＮＡＮＤ回路の第１の入力端子との接続点を第１のデ
ータ入力端子として設けるとともに、２入力ＮＡＮＤ回
路の第２の入力端子を、第１のデータ入力端子の論理値
を「０」にするクリア信号の入力端子として設けたもの
である。また、それぞれ第１及び第２のデータ入力制御
部を介して入力されデータ保持回路に保持されているデ
ータを第１及び第２のデータ入力端子を介して外部に出
力する第１及び第２の出力ゲートを設けたものである。
【００１２】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。 （第１の実施の形態）、図１は、本発明に係るフリップ
フロップ回路の第１の実施の形態を示す図であり、ＲＡ
Ｍ型ラッチ回路を用いたフリップフロップ回路の回路構
成を示すものである。図２は図１に示すフリップフロッ
プ回路の各部のタイミングを示すタイミングチャートで
ある。
して説明する。 （第１の実施の形態）、図１は、本発明に係るフリップ
フロップ回路の第１の実施の形態を示す図であり、ＲＡ
Ｍ型ラッチ回路を用いたフリップフロップ回路の回路構
成を示すものである。図２は図１に示すフリップフロッ
プ回路の各部のタイミングを示すタイミングチャートで
ある。
【００１３】図１において、インバータ回路Ｇ１，Ｇ２
と２入力ＮＯＲ回路Ｇ３は、微小幅パルス発生回路Ａ１
を構成している。微小幅パルス発生回路Ａ１は、図２
（ｂ）に示すクロック信号ＣＫ１を入力し、その立ち上
がりエッジにおいて図２（ｃ）に示す微小幅パルス信号
ＣＫ２を生成する。また、図１において、インバータ回
路Ｇ５とＧ６はデータ保持回路を構成している。データ
保持回路は、互いの入力端子と出力端子を、ノードＱ、
ＱＮで接続し、同ノードを介して書き込まれたデータを
保存する。
と２入力ＮＯＲ回路Ｇ３は、微小幅パルス発生回路Ａ１
を構成している。微小幅パルス発生回路Ａ１は、図２
（ｂ）に示すクロック信号ＣＫ１を入力し、その立ち上
がりエッジにおいて図２（ｃ）に示す微小幅パルス信号
ＣＫ２を生成する。また、図１において、インバータ回
路Ｇ５とＧ６はデータ保持回路を構成している。データ
保持回路は、互いの入力端子と出力端子を、ノードＱ、
ＱＮで接続し、同ノードを介して書き込まれたデータを
保存する。
【００１４】また、インバータＧ４はデータ信号Ｄを入
力して、その反転信号を出力する。また、ｎＭＯＳトラ
ンジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、データ入力制御部
を構成しており、それぞれのｎＭＯＳトランジスタＭ
１，Ｍ２，Ｍ３，Ｍ４は、データ信号Ｄあるいはその反
転信号、または微小幅パルス信号ＣＫ２によって制御さ
れている。前述したデータ保持回路とデータ入力制御部
とによりフリップフロップ回路が構成される。微小幅パ
ルス発生回路Ａ１では、クロック信号ＣＫ１の反転信号
と、これをインバータ回路Ｇ２で遅延させた信号とを２
入力ＮＯＲ回路Ｇ３に入力している。これにより、クロ
ック信号ＣＫ１が０から１に変化した瞬間、２入力ＮＯ
Ｒ回路Ｇ３の２つの入力信号をある短い期間だけ、とも
に０とすることができ、これに応じて微小な時間幅のパ
ルス信号ＣＫ２を生成することができる。図２に示すタ
イミングチャートは、クロック信号ＣＫ１の立ち上がり
エッジで微小幅パルス信号ＣＫ２が生成されることを模
式的に示している。
力して、その反転信号を出力する。また、ｎＭＯＳトラ
ンジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、データ入力制御部
を構成しており、それぞれのｎＭＯＳトランジスタＭ
１，Ｍ２，Ｍ３，Ｍ４は、データ信号Ｄあるいはその反
転信号、または微小幅パルス信号ＣＫ２によって制御さ
れている。前述したデータ保持回路とデータ入力制御部
とによりフリップフロップ回路が構成される。微小幅パ
ルス発生回路Ａ１では、クロック信号ＣＫ１の反転信号
と、これをインバータ回路Ｇ２で遅延させた信号とを２
入力ＮＯＲ回路Ｇ３に入力している。これにより、クロ
ック信号ＣＫ１が０から１に変化した瞬間、２入力ＮＯ
Ｒ回路Ｇ３の２つの入力信号をある短い期間だけ、とも
に０とすることができ、これに応じて微小な時間幅のパ
ルス信号ＣＫ２を生成することができる。図２に示すタ
イミングチャートは、クロック信号ＣＫ１の立ち上がり
エッジで微小幅パルス信号ＣＫ２が生成されることを模
式的に示している。
【００１５】４つのｎＭＯＳトランジスタＭ１，Ｍ２，
Ｍ３，Ｍ４からなる前記データ入力制御部は、微小幅パ
ルス信号ＣＫ２の論理値により、ラッチ回路Ｂ１の動作
モードを、保持と通過の間で切り替える。微小幅パルス
信号ＣＫ２の論理値と各制御デバイス（Ｍ１，Ｍ２，Ｍ
３，Ｍ４）の導通状態、ラッチ回路Ｂ１の動作モードの
対応関係を表１に示す。
Ｍ３，Ｍ４からなる前記データ入力制御部は、微小幅パ
ルス信号ＣＫ２の論理値により、ラッチ回路Ｂ１の動作
モードを、保持と通過の間で切り替える。微小幅パルス
信号ＣＫ２の論理値と各制御デバイス（Ｍ１，Ｍ２，Ｍ
３，Ｍ４）の導通状態、ラッチ回路Ｂ１の動作モードの
対応関係を表１に示す。
【００１６】
【表１】
【００１７】表１において、通過モードはＣＫ２が１、
保持モードはＣＫ２が０の場合に対応する。したがっ
て、微小幅パルス生成回路Ａ１によりクロック信号ＣＫ
１の立ち上がりエッジでクロック信号ＣＫ２を０→１→
０と瞬時に切り替えることにより、ラッチ回路Ｂ１をＣ
Ｋ１のエッジトリガーフリップフロップ回路として動作
させることができる。以上から、本実施の形態では、Ｒ
ＡＭ型ラッチ回路の採用でラッチ回路そのものを小型化
し、かつ微小幅パルスによって、このラッチ回路をフリ
ップフロップとして動作させることができるので、従来
より小型なフリップフロップ回路を実現できる。
保持モードはＣＫ２が０の場合に対応する。したがっ
て、微小幅パルス生成回路Ａ１によりクロック信号ＣＫ
１の立ち上がりエッジでクロック信号ＣＫ２を０→１→
０と瞬時に切り替えることにより、ラッチ回路Ｂ１をＣ
Ｋ１のエッジトリガーフリップフロップ回路として動作
させることができる。以上から、本実施の形態では、Ｒ
ＡＭ型ラッチ回路の採用でラッチ回路そのものを小型化
し、かつ微小幅パルスによって、このラッチ回路をフリ
ップフロップとして動作させることができるので、従来
より小型なフリップフロップ回路を実現できる。
【００１８】（第２の実施の形態）図３は、本発明の第
２の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ
２を用いたフリップフロップ回路の構成を示すものであ
る。第２の実施の形態では、前述の第１の実施の形態の
フリップフロップ回路に変更を加えたものであり、新た
にクリア入力端子ＣＬＲを追加して、データ保持回路の
保持データを、ノードＱで０とできるようにしたもので
ある。第２の実施の形態では、データ保持回路をインバ
ータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって構成す
る。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ回路Ｇ
７の入力の１つをノードＱに接続し、インバータ回路Ｇ
５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノードＱＮ
に接続する。
２の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ
２を用いたフリップフロップ回路の構成を示すものであ
る。第２の実施の形態では、前述の第１の実施の形態の
フリップフロップ回路に変更を加えたものであり、新た
にクリア入力端子ＣＬＲを追加して、データ保持回路の
保持データを、ノードＱで０とできるようにしたもので
ある。第２の実施の形態では、データ保持回路をインバ
ータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって構成す
る。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ回路Ｇ
７の入力の１つをノードＱに接続し、インバータ回路Ｇ
５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノードＱＮ
に接続する。
【００１９】また、２入力ＮＡＮＤ回路Ｇ７の入力の１
つをクリア入力端子ＣＬＲに接続する。これにより、ク
リア入力端子ＣＬＲに入力されるクリア信号を論理値０
とすることで、データ保持回路の保持データをノードＱ
で０、ノードＱＮで１に設定することができる。フリッ
プフロップとして動作させる場合には、クリア入力端子
ＣＬＲに入力されるクリア信号を論理値１に設定する。
つをクリア入力端子ＣＬＲに接続する。これにより、ク
リア入力端子ＣＬＲに入力されるクリア信号を論理値０
とすることで、データ保持回路の保持データをノードＱ
で０、ノードＱＮで１に設定することができる。フリッ
プフロップとして動作させる場合には、クリア入力端子
ＣＬＲに入力されるクリア信号を論理値１に設定する。
【００２０】（第３の実施の形態）図４は、本発明の第
３の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ
３を用いたフリップフロップ回路の回路構成を示すもの
である。また、図５は図４に示すフリップフロップ回路
の各部の動作タイミングを示すタイミングチャートであ
る。図４において、インバータＧ１，Ｇ２，Ｇ８は、遅
延反転クロック発生回路Ａ２を構成している。遅延反転
クロック発生回路Ａ２は、クロック信号ＣＫ１を入力と
して、これを遅延、反転したクロック信号ＣＫＢｄを出
力する。ここで、インバータ回路Ｇ５とＧ６は、第１の
実施の形態で示したようにデータ保持回路を構成してお
り、互いの入力端子と出力端子を、ノードＱ、ＱＮで接
続し、同ノードを介して書き込まれたデータを保存す
る。また、インバータＧ４はデータ信号Ｄを入力して、
その反転信号を出力する。さらに、ｎＭＯＳトランジス
タＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はデータ入力制
御部を構成している。
３の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ
３を用いたフリップフロップ回路の回路構成を示すもの
である。また、図５は図４に示すフリップフロップ回路
の各部の動作タイミングを示すタイミングチャートであ
る。図４において、インバータＧ１，Ｇ２，Ｇ８は、遅
延反転クロック発生回路Ａ２を構成している。遅延反転
クロック発生回路Ａ２は、クロック信号ＣＫ１を入力と
して、これを遅延、反転したクロック信号ＣＫＢｄを出
力する。ここで、インバータ回路Ｇ５とＧ６は、第１の
実施の形態で示したようにデータ保持回路を構成してお
り、互いの入力端子と出力端子を、ノードＱ、ＱＮで接
続し、同ノードを介して書き込まれたデータを保存す
る。また、インバータＧ４はデータ信号Ｄを入力して、
その反転信号を出力する。さらに、ｎＭＯＳトランジス
タＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はデータ入力制
御部を構成している。
【００２１】それぞれのｎＭＯＳトランジスタＭ１，Ｍ
２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、データ信号Ｄあるいは
その反転信号、またはクロック信号ＣＫ１あるいはその
遅延反転クロック信号ＣＫＢｄによって制御され、ｎＭ
ＯＳトランジスタＭ３，Ｍ４のソース端子はグランド端
子に接続されている。遅延反転クロック発生回路Ａ２で
は、クロック信号ＣＫ１を３段のインバータ回路チェイ
ンに入力し、その出力として、遅延かつ反転したクロッ
ク信号ＣＫＢｄを生成している。ＣＫとＣＫＢｄのタイ
ミング関係を図５のタイミングチャートに模式的に示
す。
２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、データ信号Ｄあるいは
その反転信号、またはクロック信号ＣＫ１あるいはその
遅延反転クロック信号ＣＫＢｄによって制御され、ｎＭ
ＯＳトランジスタＭ３，Ｍ４のソース端子はグランド端
子に接続されている。遅延反転クロック発生回路Ａ２で
は、クロック信号ＣＫ１を３段のインバータ回路チェイ
ンに入力し、その出力として、遅延かつ反転したクロッ
ク信号ＣＫＢｄを生成している。ＣＫとＣＫＢｄのタイ
ミング関係を図５のタイミングチャートに模式的に示
す。
【００２２】６つのｎＭＯＳトランジスタＭ１，Ｍ２，
Ｍ３，Ｍ４，Ｍ５，Ｍ６からなるデータ入力制御部は、
ＣＫ１およびＣＫＢｄの論理値により、ラッチ回路Ｂ３
の動作モードを、保持と通過の間で切り替える。ＣＫ１
およびＣＫＢｄの論理値と各デバイスの導通状態、ラッ
チ回路の動作モードの対応関係を表２に示す。
Ｍ３，Ｍ４，Ｍ５，Ｍ６からなるデータ入力制御部は、
ＣＫ１およびＣＫＢｄの論理値により、ラッチ回路Ｂ３
の動作モードを、保持と通過の間で切り替える。ＣＫ１
およびＣＫＢｄの論理値と各デバイスの導通状態、ラッ
チ回路の動作モードの対応関係を表２に示す。
【００２３】
【表２】
【００２４】表２において、通過モードはＣＫ１とＣＫ
Ｂｄがともに論理値１の場合に対応し、保持モードはそ
れ以外の全ての場合に対応する。したがって、図５のタ
イミングチャートに示すように、通過モードと保持モー
ドの切り替えは、単に元のクロック信号ＣＫ１を遅延、
反転したクロック信号ＣＫＢｄを生成して、ともに１と
なるわずかなタイミングを作ることで容易に実現するこ
ができる。これにより、第１の実施の形態に示すような
微小幅パルス発生回路Ａ１が不要となり、内部的なクロ
ック信号生成のための付加回路を小さくして、フリップ
フロップ回路全体を小型化することができる。
Ｂｄがともに論理値１の場合に対応し、保持モードはそ
れ以外の全ての場合に対応する。したがって、図５のタ
イミングチャートに示すように、通過モードと保持モー
ドの切り替えは、単に元のクロック信号ＣＫ１を遅延、
反転したクロック信号ＣＫＢｄを生成して、ともに１と
なるわずかなタイミングを作ることで容易に実現するこ
ができる。これにより、第１の実施の形態に示すような
微小幅パルス発生回路Ａ１が不要となり、内部的なクロ
ック信号生成のための付加回路を小さくして、フリップ
フロップ回路全体を小型化することができる。
【００２５】（第４の実施の形態）図６は本発明の第４
の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ４
を用いたフリップフロップ回路の回路構成を示すもので
ある。本実施の形態は、図４の第３の実施の形態のフリ
ップフロップ回路に変更を加えたものであり、新たにク
リア入力端子ＣＬＲを追加して、データ保持回路の保持
データをノードＱで０とできるようにしたものである。
の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ４
を用いたフリップフロップ回路の回路構成を示すもので
ある。本実施の形態は、図４の第３の実施の形態のフリ
ップフロップ回路に変更を加えたものであり、新たにク
リア入力端子ＣＬＲを追加して、データ保持回路の保持
データをノードＱで０とできるようにしたものである。
【００２６】第４の実施の形態では、データ保持回路を
インバータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって
構成する。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ
回路Ｇ７の入力の１つをノードＱに接続し、インバータ
回路Ｇ５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノー
ドＱＮに接続する。また、２入力ＮＡＮＤ回路Ｇ７の入
力の１つをクリア入力端子ＣＬＲに接続する。これによ
り、クリア入力端子ＣＬＲに入力されるクリア信号を論
理値０とすることで、データ保持回路の保持データをノ
ードＱで０、ノードＱＮで１に設定することができる。
フリップフロップとして動作させる場合には、クリア入
力端子ＣＬＲに入力されるクリア信号を論理値１に設定
する。
インバータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって
構成する。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ
回路Ｇ７の入力の１つをノードＱに接続し、インバータ
回路Ｇ５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノー
ドＱＮに接続する。また、２入力ＮＡＮＤ回路Ｇ７の入
力の１つをクリア入力端子ＣＬＲに接続する。これによ
り、クリア入力端子ＣＬＲに入力されるクリア信号を論
理値０とすることで、データ保持回路の保持データをノ
ードＱで０、ノードＱＮで１に設定することができる。
フリップフロップとして動作させる場合には、クリア入
力端子ＣＬＲに入力されるクリア信号を論理値１に設定
する。
【００２７】（第５の実施の形態）図７及び図８は、本
発明の第５の実施の形態を示す図であり、ＲＡＭ型ラッ
チ回路を用いた１６ビット幅、１６本構成のレジスタフ
ァイルを示すものである。ここで、図７はレジスタファ
イルの全体構成を示している。図７の符号Ｂ−０−０〜
Ｂ−１５−１５で示す回路ブロックは、ＲＡＭ型ラッチ
回路を表している。図７では、行方向に配列した１６個
のラッチ回路が１つの１６ビット幅レジスタを構成し、
これらを列方向に１６本配置している。図７において、
インバータ回路Ｇ１，Ｇ２と、３入力ＮＯＲ回路Ｇ１
１，Ｇ１２，・・・，Ｇ２６の１つとにより微小幅パル
ス信号生成回路を構成する。そして、この微小幅パルス
信号生成回路は、クロック信号ＣＫ１から微小幅のパル
スＣＫ２を生成し、上記ラッチ回路ＢＸ（Ｘ＝0-0〜15-
15）に供給する。また、３入力ＮＯＲ回路Ｇ１１，Ｇ１
２，・・・，Ｇ２６は、デコード信号ｄｅｃ［０］，ｄ
ｅｃ［１］，・・・，ｄｅｃ［１５］をそれぞれ入力
し、どの行のレジスタに｛Ｄ１５，ＤＮ１５，・・・，
Ｄ０，ＤＮ０｝で与えられるデータを書き込むかを制御
する。
発明の第５の実施の形態を示す図であり、ＲＡＭ型ラッ
チ回路を用いた１６ビット幅、１６本構成のレジスタフ
ァイルを示すものである。ここで、図７はレジスタファ
イルの全体構成を示している。図７の符号Ｂ−０−０〜
Ｂ−１５−１５で示す回路ブロックは、ＲＡＭ型ラッチ
回路を表している。図７では、行方向に配列した１６個
のラッチ回路が１つの１６ビット幅レジスタを構成し、
これらを列方向に１６本配置している。図７において、
インバータ回路Ｇ１，Ｇ２と、３入力ＮＯＲ回路Ｇ１
１，Ｇ１２，・・・，Ｇ２６の１つとにより微小幅パル
ス信号生成回路を構成する。そして、この微小幅パルス
信号生成回路は、クロック信号ＣＫ１から微小幅のパル
スＣＫ２を生成し、上記ラッチ回路ＢＸ（Ｘ＝0-0〜15-
15）に供給する。また、３入力ＮＯＲ回路Ｇ１１，Ｇ１
２，・・・，Ｇ２６は、デコード信号ｄｅｃ［０］，ｄ
ｅｃ［１］，・・・，ｄｅｃ［１５］をそれぞれ入力
し、どの行のレジスタに｛Ｄ１５，ＤＮ１５，・・・，
Ｄ０，ＤＮ０｝で与えられるデータを書き込むかを制御
する。
【００２８】図８は、図７に示すレジスタファイルに用
いたクリア付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0
〜15-15）の構成を示す図である。このラッチ回路ＢＸ
（Ｘ＝0-0〜15-15）は、図３の第２の実施の形態で用い
たものであるためその詳細説明は省略する。なお、図８
の符号ＧＹ，ＧＹＮで示す出力ゲートは、読出制御端子
ＯＥからの読出信号により、それぞれノードＱ，ＱＮの
データを外部バスＹ，ＹＮへ出力する。ここで、ＯＥ＝
１の場合にデータを出力し、ＯＥ＝０の場合にハイイン
ピーダンスを出力する。以下の実施の形態でも同様であ
る。
いたクリア付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0
〜15-15）の構成を示す図である。このラッチ回路ＢＸ
（Ｘ＝0-0〜15-15）は、図３の第２の実施の形態で用い
たものであるためその詳細説明は省略する。なお、図８
の符号ＧＹ，ＧＹＮで示す出力ゲートは、読出制御端子
ＯＥからの読出信号により、それぞれノードＱ，ＱＮの
データを外部バスＹ，ＹＮへ出力する。ここで、ＯＥ＝
１の場合にデータを出力し、ＯＥ＝０の場合にハイイン
ピーダンスを出力する。以下の実施の形態でも同様であ
る。
【００２９】第５の実施の形態では、デコード信号ｄｅ
ｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によ
って、書き込むべきレジスタを指定し、クロック信号Ｃ
Ｋ１を立ち上げることで、指定したレジスタ上のラッチ
回路ＢＸのデータ入力端子Ｄ，ＤＮに、設定した値を書
き込むことができる。このように、微小幅パルス信号Ｃ
Ｋ２により、個々のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）
を、クロック信号ＣＫ１の立ち上がりエッジでデータを
格納するフリップフロップとして使用することができ
る。
ｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によ
って、書き込むべきレジスタを指定し、クロック信号Ｃ
Ｋ１を立ち上げることで、指定したレジスタ上のラッチ
回路ＢＸのデータ入力端子Ｄ，ＤＮに、設定した値を書
き込むことができる。このように、微小幅パルス信号Ｃ
Ｋ２により、個々のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）
を、クロック信号ＣＫ１の立ち上がりエッジでデータを
格納するフリップフロップとして使用することができ
る。
【００３０】第５の実施の形態により、微小幅パルス発
生回路の一部とデコード回路を共用化することができ、
かつ記憶回路要素はＲＡＭ型ラッチ回路で小型化できる
ので、従来のマスタースレーブ型のフリップフロップ回
路とデコーダ回路とを組み合わせた場合に比べ、レジス
タファイル全体の回路規模を小さくすることができる。
ここで、マスタースレーブ型のフリップフロップ回路と
は、ラッチ回路を２段直列接続して逆相のクロック信号
で駆動するようにしたフリップフロップ回路のことであ
る。マスタースレーブ型フリップフロップ回路は、互い
に排他的にデータ通過モード、データ格納モードとなる
ため、クロック信号の立ち上がりエッジ、または立ち下
がりエッジでデータを取り込むことができる。即ち、マ
スタースレーブ型フリップフロップ回路は、エッジトリ
ガー型のフリップフロップとすることができる。ただ
し、２つのラッチ回路を必要とするため、回路規模が大
となる。
生回路の一部とデコード回路を共用化することができ、
かつ記憶回路要素はＲＡＭ型ラッチ回路で小型化できる
ので、従来のマスタースレーブ型のフリップフロップ回
路とデコーダ回路とを組み合わせた場合に比べ、レジス
タファイル全体の回路規模を小さくすることができる。
ここで、マスタースレーブ型のフリップフロップ回路と
は、ラッチ回路を２段直列接続して逆相のクロック信号
で駆動するようにしたフリップフロップ回路のことであ
る。マスタースレーブ型フリップフロップ回路は、互い
に排他的にデータ通過モード、データ格納モードとなる
ため、クロック信号の立ち上がりエッジ、または立ち下
がりエッジでデータを取り込むことができる。即ち、マ
スタースレーブ型フリップフロップ回路は、エッジトリ
ガー型のフリップフロップとすることができる。ただ
し、２つのラッチ回路を必要とするため、回路規模が大
となる。
【００３１】（第６の実施の形態）図９及び図１０は、
本発明の第６の実施の形態を示す図であり、ＲＡＭ型ラ
ッチ回路を用いた１６ビット幅、１６本構成のレジスタ
ファイルを示すものである。ここで、図９はレジスタフ
ァイルの全体構成を示している。図９に示す回路ブロッ
クＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラッチ回路
を用いたフリップフロップ回路を示すものである。図９
では、行方向に配列した１６個のフリップフロップ回路
が１つの１６ビット幅レジスタを構成し、これらを列方
向に１６本配置している。また、図９の２入力ＮＯＲ回
路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、与えられたクロ
ック信号ＣＫを、デコード信号ｄｅｃ［０］，ｄｅｃ
［１］，・・・，ｄｅｃ［１５］でゲーティングして、
書き込みたい行のレジスタに供給する。
本発明の第６の実施の形態を示す図であり、ＲＡＭ型ラ
ッチ回路を用いた１６ビット幅、１６本構成のレジスタ
ファイルを示すものである。ここで、図９はレジスタフ
ァイルの全体構成を示している。図９に示す回路ブロッ
クＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラッチ回路
を用いたフリップフロップ回路を示すものである。図９
では、行方向に配列した１６個のフリップフロップ回路
が１つの１６ビット幅レジスタを構成し、これらを列方
向に１６本配置している。また、図９の２入力ＮＯＲ回
路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、与えられたクロ
ック信号ＣＫを、デコード信号ｄｅｃ［０］，ｄｅｃ
［１］，・・・，ｄｅｃ［１５］でゲーティングして、
書き込みたい行のレジスタに供給する。
【００３２】図１０は、図９のレジスタファイルに用い
たフリップフロップ回路を示す図である。図１０のフリ
ップフロップ回路は、図４の第３の実施の形態に示すフ
リップフロップ回路に変更を加え、クロック信号ＣＫＢ
の立ち下がりエッジでデータを格納するようにしたもの
である。第６の実施の形態では、デコード信号ｄｅｃ
［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によっ
て、書き込むべき行のレジスタを指定し、クロック信号
ＣＫを立ち上げることで、指定したレジスタ上のフリッ
プフロップ回路ＢＸのデータ入力端子Ｄ、ＤＮに、設定
した値を書き込むことができる。ＲＡＭ型ラッチ回路を
応用したフリップフロップ回路は小型であるため、従来
のマスタースレーブ型のフリップフロップ回路を用いた
場合に比べて、レジスタファイル全体の占有面積を小さ
くすることができる。
たフリップフロップ回路を示す図である。図１０のフリ
ップフロップ回路は、図４の第３の実施の形態に示すフ
リップフロップ回路に変更を加え、クロック信号ＣＫＢ
の立ち下がりエッジでデータを格納するようにしたもの
である。第６の実施の形態では、デコード信号ｄｅｃ
［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によっ
て、書き込むべき行のレジスタを指定し、クロック信号
ＣＫを立ち上げることで、指定したレジスタ上のフリッ
プフロップ回路ＢＸのデータ入力端子Ｄ、ＤＮに、設定
した値を書き込むことができる。ＲＡＭ型ラッチ回路を
応用したフリップフロップ回路は小型であるため、従来
のマスタースレーブ型のフリップフロップ回路を用いた
場合に比べて、レジスタファイル全体の占有面積を小さ
くすることができる。
【００３３】（第７の実施の形態）図１１及び図１２は
本発明の第７の実施の形態を示す図であり、ＲＡＭ型ラ
ッチ回路を用いた１６ビット幅、１６本構成のレジスタ
ファイルを示すものである。ここで、図１１はレジスタ
ファイルの全体構成を示している。図１１に示す回路ブ
ロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型のラッ
チ回路を示す。図１１では、行方向に配列した１６個の
ラッチ回路が１つの１６ビット幅レジスタを構成し、こ
れらを列方向に１６本配置している。また、図１１のイ
ンバータ回路Ｇ１，Ｇ２と、２入力ＮＯＲ回路Ｇ３１，
Ｇ３２〜Ｇ６１，Ｇ６２（例えば２個の２入力ＮＯＲ回
路Ｇ３１，Ｇ３２を１組とする合計１６組の２入力ＮＯ
Ｒ回路）とにより、遅延反転クロック信号生成回路を構
成し、クロック信号ＣＫ１から、これを遅延、反転した
クロック信号ＣＫＢｄを生成して、上記ラッチ回路ＢＸ
（Ｘ＝0-0〜15-15）に供給している。また、２入力ＮＯ
Ｒ回路Ｇ３１，Ｇ３２〜Ｇ６１，Ｇ６２は、デコード信
号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１
５］を入力として、／ＣＫ（ＣＫバー：ＣＫの論理反転
値）と、／ＣＫＢｄ（ＣＫＢｄバー：ＣＫＢｄの論理反
転値）とをゲーティングし、各ラッチ回路ＢＸ（Ｘ＝0-
0〜15-15）にクロック信号ＣＫ１及びＣＫＢｄを供給し
ている。
本発明の第７の実施の形態を示す図であり、ＲＡＭ型ラ
ッチ回路を用いた１６ビット幅、１６本構成のレジスタ
ファイルを示すものである。ここで、図１１はレジスタ
ファイルの全体構成を示している。図１１に示す回路ブ
ロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型のラッ
チ回路を示す。図１１では、行方向に配列した１６個の
ラッチ回路が１つの１６ビット幅レジスタを構成し、こ
れらを列方向に１６本配置している。また、図１１のイ
ンバータ回路Ｇ１，Ｇ２と、２入力ＮＯＲ回路Ｇ３１，
Ｇ３２〜Ｇ６１，Ｇ６２（例えば２個の２入力ＮＯＲ回
路Ｇ３１，Ｇ３２を１組とする合計１６組の２入力ＮＯ
Ｒ回路）とにより、遅延反転クロック信号生成回路を構
成し、クロック信号ＣＫ１から、これを遅延、反転した
クロック信号ＣＫＢｄを生成して、上記ラッチ回路ＢＸ
（Ｘ＝0-0〜15-15）に供給している。また、２入力ＮＯ
Ｒ回路Ｇ３１，Ｇ３２〜Ｇ６１，Ｇ６２は、デコード信
号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１
５］を入力として、／ＣＫ（ＣＫバー：ＣＫの論理反転
値）と、／ＣＫＢｄ（ＣＫＢｄバー：ＣＫＢｄの論理反
転値）とをゲーティングし、各ラッチ回路ＢＸ（Ｘ＝0-
0〜15-15）にクロック信号ＣＫ１及びＣＫＢｄを供給し
ている。
【００３４】図１２はレジスタファイルに用いたクリア
付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）の
構成を示すものである。図１２のラッチ回路ＢＸ（Ｘ＝
0-0〜15-15）は、図６の第４の実施の形態で用いたもの
であるため詳細な説明は省略する。図１１の第７の実施
の形態においては、デコード信号ｄｅｃ［０］，ｄｅｃ
［１］，・・・，ｄｅｃ［１５］によって、書き込むべ
き行のレジスタを指定し、クロック信号ＣＫ１を立ち上
げることで、レジスタ上のラッチ回路ＢＸのデータ入力
端子Ｄ、ＤＮに、設定した値を書き込むことができる。
このように第７の実施の形態では、タイミングと極性の
異なる２つのクロック信号を生成して、各ラッチ回路に
供給することにより、ラッチ回路をクロック信号ＣＫ１
の立ち上がりエッジでデータを格納するフリップフロッ
プとして使用することができる。
付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）の
構成を示すものである。図１２のラッチ回路ＢＸ（Ｘ＝
0-0〜15-15）は、図６の第４の実施の形態で用いたもの
であるため詳細な説明は省略する。図１１の第７の実施
の形態においては、デコード信号ｄｅｃ［０］，ｄｅｃ
［１］，・・・，ｄｅｃ［１５］によって、書き込むべ
き行のレジスタを指定し、クロック信号ＣＫ１を立ち上
げることで、レジスタ上のラッチ回路ＢＸのデータ入力
端子Ｄ、ＤＮに、設定した値を書き込むことができる。
このように第７の実施の形態では、タイミングと極性の
異なる２つのクロック信号を生成して、各ラッチ回路に
供給することにより、ラッチ回路をクロック信号ＣＫ１
の立ち上がりエッジでデータを格納するフリップフロッ
プとして使用することができる。
【００３５】第７の実施の形態の構成により、遅延反転
クロック発生回路の一部とデコード回路を共用化するこ
とができ、かつ記憶回路要素はＲＡＭ型ラッチ回路で小
型化できるので、従来のマスタースレーブ型のフリップ
フロップとデコーダ回路を組み合わせた場合にくらべ、
レジスタファイル全体の回路規模を小さくすることがで
きる。
クロック発生回路の一部とデコード回路を共用化するこ
とができ、かつ記憶回路要素はＲＡＭ型ラッチ回路で小
型化できるので、従来のマスタースレーブ型のフリップ
フロップとデコーダ回路を組み合わせた場合にくらべ、
レジスタファイル全体の回路規模を小さくすることがで
きる。
【００３６】（第８の実施の形態）図１３及び１４は本
発明の第８の実施の形態を示す図であり、ＲＡＭ型ラッ
チ回路を用いた１６ビット幅、１６本構成のレジスタフ
ァイルを示すものである。ここで、図１３はレジスタフ
ァイルの全体構成を示している。また、図１３に示す回
路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラ
ッチ回路を用いたフリップフロップ回路を示している。
図１３では、行方向に配列した１６個のフリップフロッ
プ回路が１つの１６ビット幅レジスタを構成し、これら
を列方向に１６本配置している。図１３の２入力ＮＯＲ
回路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、クロック信号
ＣＫからインバータ回路Ｇ３０を経由して得られるクロ
ック信号／ＣＫ（ＣＫバー）を、デコード信号ｄｅｃ
［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］でゲー
ティングして、書き込みたい行のレジスタに供給する。
発明の第８の実施の形態を示す図であり、ＲＡＭ型ラッ
チ回路を用いた１６ビット幅、１６本構成のレジスタフ
ァイルを示すものである。ここで、図１３はレジスタフ
ァイルの全体構成を示している。また、図１３に示す回
路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラ
ッチ回路を用いたフリップフロップ回路を示している。
図１３では、行方向に配列した１６個のフリップフロッ
プ回路が１つの１６ビット幅レジスタを構成し、これら
を列方向に１６本配置している。図１３の２入力ＮＯＲ
回路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、クロック信号
ＣＫからインバータ回路Ｇ３０を経由して得られるクロ
ック信号／ＣＫ（ＣＫバー）を、デコード信号ｄｅｃ
［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］でゲー
ティングして、書き込みたい行のレジスタに供給する。
【００３７】図１４は、上記レジスタファイルに用いた
フリップフロップ回路を示す図である。このフリップフ
ロップ回路は、図６の第４の実施の形態で用いたもので
あるため詳細説明を省略する。第８の実施の形態では、
デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄ
ｅｃ［１５］によって、書き込むべき行のレジスタを指
定し、クロック信号ＣＫを立ち上げることで、指定した
レジスタ上のフリップフロップ回路のデータ入力端子
Ｄ、ＤＮに、設定した値を書き込むことができる。ＲＡ
Ｍ型ラッチ回路を応用したフリップフロップ回路は小型
であるため、従来のマスタースレーブ型のフリップフロ
ップ回路を用いた場合に比べて、レジスタファイル全体
の占有面積を小さくすることができる。
フリップフロップ回路を示す図である。このフリップフ
ロップ回路は、図６の第４の実施の形態で用いたもので
あるため詳細説明を省略する。第８の実施の形態では、
デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄ
ｅｃ［１５］によって、書き込むべき行のレジスタを指
定し、クロック信号ＣＫを立ち上げることで、指定した
レジスタ上のフリップフロップ回路のデータ入力端子
Ｄ、ＤＮに、設定した値を書き込むことができる。ＲＡ
Ｍ型ラッチ回路を応用したフリップフロップ回路は小型
であるため、従来のマスタースレーブ型のフリップフロ
ップ回路を用いた場合に比べて、レジスタファイル全体
の占有面積を小さくすることができる。
【００３８】このように、本実施の形態では、基本とな
るラッチ回路をＲＡＭ型の構成とし、ＲＡＭへの書き込
みパスの活性、不活性を、タイミングのずれた２つのク
ロック信号によって瞬時に切り替えることを可能にした
ものである。また、ラッチ回路へクロック信号を供給す
るクロック供給回路は単に第１のクロック信号を、遅
延、反転させて第２のクロック信号を生成すればよく、
従来例のような微小幅パルスを生成する必要はない。こ
のような構成を採ることによりラッチ回路を小型化で
き、かつクロック供給回路を簡素化してフリップフロッ
プ回路全体を小型化することができる。したがって、デ
ジタル集積回路全体の占有面積を小さくして、回路の高
速化および低消費電力化を図ることができる。
るラッチ回路をＲＡＭ型の構成とし、ＲＡＭへの書き込
みパスの活性、不活性を、タイミングのずれた２つのク
ロック信号によって瞬時に切り替えることを可能にした
ものである。また、ラッチ回路へクロック信号を供給す
るクロック供給回路は単に第１のクロック信号を、遅
延、反転させて第２のクロック信号を生成すればよく、
従来例のような微小幅パルスを生成する必要はない。こ
のような構成を採ることによりラッチ回路を小型化で
き、かつクロック供給回路を簡素化してフリップフロッ
プ回路全体を小型化することができる。したがって、デ
ジタル集積回路全体の占有面積を小さくして、回路の高
速化および低消費電力化を図ることができる。
【００３９】
【発明の効果】以上説明したように本発明によれば、入
力信号を反転出力する第１及び第２の回路からデータ保
持回路を構成し、かつ第１の回路の出力端子と第２の回
路の入力端子との接続点を第１のデータ入力端子として
設け、さらに第２の回路の出力端子と第１の回路の入力
端子との接続点を第２のデータ入力端子として設けると
ともに、データ信号により駆動される第１のｎＭＯＳト
ランジスタ及び第１のクロック信号に基づき生成された
第２のクロック信号により駆動される第２のｎＭＯＳト
ランジスタを第１のデータ入力制御部として第１のデー
タ入力端子とグランド端子間に直列接続し、かつデータ
信号の反転信号により駆動される第３のｎＭＯＳトラン
ジスタ及び第２のクロック信号により駆動される第４の
ｎＭＯＳトランジスタを第２のデータ入力制御部として
第２のデータ入力端子とグランド端子間に直列接続する
一方、クロック供給回路は第１のクロック信号を入力す
るとこの第１のクロック信号の時間幅より短い時間幅の
パルス信号を生成して第２のクロック信号として第１及
び第２のデータ入力制御部に供給するように構成したの
で、データ保持回路及びデータ入力制御部からなるラッ
チ回路の小型化が可能になる。
力信号を反転出力する第１及び第２の回路からデータ保
持回路を構成し、かつ第１の回路の出力端子と第２の回
路の入力端子との接続点を第１のデータ入力端子として
設け、さらに第２の回路の出力端子と第１の回路の入力
端子との接続点を第２のデータ入力端子として設けると
ともに、データ信号により駆動される第１のｎＭＯＳト
ランジスタ及び第１のクロック信号に基づき生成された
第２のクロック信号により駆動される第２のｎＭＯＳト
ランジスタを第１のデータ入力制御部として第１のデー
タ入力端子とグランド端子間に直列接続し、かつデータ
信号の反転信号により駆動される第３のｎＭＯＳトラン
ジスタ及び第２のクロック信号により駆動される第４の
ｎＭＯＳトランジスタを第２のデータ入力制御部として
第２のデータ入力端子とグランド端子間に直列接続する
一方、クロック供給回路は第１のクロック信号を入力す
るとこの第１のクロック信号の時間幅より短い時間幅の
パルス信号を生成して第２のクロック信号として第１及
び第２のデータ入力制御部に供給するように構成したの
で、データ保持回路及びデータ入力制御部からなるラッ
チ回路の小型化が可能になる。
【００４０】また、本発明は、第２のクロック信号によ
り駆動される第１のｎＭＯＳトランジスタ、データ信号
により駆動される第２のｎＭＯＳトランジスタ及び第１
のクロック信号により駆動される第３のｎＭＯＳトラン
ジスタを第１のデータ入力制御部として第１のデータ入
力端子とグランド端子間に直列接続し、かつ第２のクロ
ック信号により駆動される第４のｎＭＯＳトランジス
タ、データ信号の反転信号により駆動される第５のｎＭ
ＯＳトランジスタ及び第１のクロック信号により駆動さ
れる第６のｎＭＯＳトランジスタを第２のデータ入力制
御部として第２のデータ入力端子とグランド端子間に直
列接続するとともに、クロック供給回路は第１のクロッ
ク信号を入力すると入力した第１のクロック信号をデー
タ入力制御部に供給し、かつ第１のクロック信号の遅延
反転信号を生成して第２のクロック信号としてデータ入
力制御部に供給するようにしたので、同様にラッチ回路
の小型化が可能になるとともに、クロック供給回路は単
に第１のクロック信号を、遅延、反転させて第２のクロ
ック信号を生成すればよく、したがってクロック供給回
路を簡単かつ小型に構成できる。
り駆動される第１のｎＭＯＳトランジスタ、データ信号
により駆動される第２のｎＭＯＳトランジスタ及び第１
のクロック信号により駆動される第３のｎＭＯＳトラン
ジスタを第１のデータ入力制御部として第１のデータ入
力端子とグランド端子間に直列接続し、かつ第２のクロ
ック信号により駆動される第４のｎＭＯＳトランジス
タ、データ信号の反転信号により駆動される第５のｎＭ
ＯＳトランジスタ及び第１のクロック信号により駆動さ
れる第６のｎＭＯＳトランジスタを第２のデータ入力制
御部として第２のデータ入力端子とグランド端子間に直
列接続するとともに、クロック供給回路は第１のクロッ
ク信号を入力すると入力した第１のクロック信号をデー
タ入力制御部に供給し、かつ第１のクロック信号の遅延
反転信号を生成して第２のクロック信号としてデータ入
力制御部に供給するようにしたので、同様にラッチ回路
の小型化が可能になるとともに、クロック供給回路は単
に第１のクロック信号を、遅延、反転させて第２のクロ
ック信号を生成すればよく、したがってクロック供給回
路を簡単かつ小型に構成できる。
【図１】 本発明に係るフリップフロップ回路の第１の
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【図２】 図１のフリップフロップ回路のタイミングチ
ャートである。
ャートである。
【図３】 フリップフロップ回路の第２の実施の形態を
示す回路図である。
示す回路図である。
【図４】 フリップフロップ回路の第３の実施の形態を
示す回路図である。
示す回路図である。
【図５】 図４のフリップフロップ回路のタイミングチ
ャートである。
ャートである。
【図６】 フリップフロップ回路の第４の実施の形態を
示す回路図である。
示す回路図である。
【図７】 本発明の第５の実施の形態を示す回路図であ
る。
る。
【図８】 図７のレジスタファイルに用いられるラッチ
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図９】 本発明の第６の実施の形態を示す回路図であ
る。
る。
【図１０】 図９のレジスタファイルに用いられるフリ
ップフロップ回路の構成を示す回路図である。
ップフロップ回路の構成を示す回路図である。
【図１１】 本発明の第７の実施の形態を示す回路図で
ある。
ある。
【図１２】 図１１のレジスタファイルに用いられるラ
ッチ回路の構成を示す回路図である。
ッチ回路の構成を示す回路図である。
【図１３】 本発明の第８の実施の形態を示す回路図で
ある。
ある。
【図１４】 図１３のレジスタファイルに用いられるフ
リップフロップ回路の構成を示す回路図である。
リップフロップ回路の構成を示す回路図である。
【図１５】 従来回路の構成を示す回路図である。
【図１６】 図１５に示す従来回路のタイミングチャー
トである。
トである。
【符号の説明】
Ｇ１，Ｇ２，Ｇ４，Ｇ５，Ｇ６，Ｇ８…インバータ回
路、Ｇ３，Ｇ３０〜Ｇ６２…２入力ＮＯＲ回路、Ｇ７…
２入力ＮＡＮＤ回路、Ｇ１１〜Ｇ２６…３入力ＮＯＲ回
路、ＧＹ，ＧＹＮ…出力ゲート、Ｍ１〜Ｍ６…ｎＭＯＳ
トランジスタ、Ｂ−０−０〜Ｂ−１５−１５…ラッチ回
路（またはフリップフロップ回路）。
路、Ｇ３，Ｇ３０〜Ｇ６２…２入力ＮＯＲ回路、Ｇ７…
２入力ＮＡＮＤ回路、Ｇ１１〜Ｇ２６…３入力ＮＯＲ回
路、ＧＹ，ＧＹＮ…出力ゲート、Ｍ１〜Ｍ６…ｎＭＯＳ
トランジスタ、Ｂ−０−０〜Ｂ−１５−１５…ラッチ回
路（またはフリップフロップ回路）。
Claims (7)
- 【請求項１】 入力信号を反転出力する第１及び第２
の回路からなり、第１の回路の出力端子と第２の回路の
入力端子との接続点を第１のデータ入力端子として設
け、かつ第２の回路の出力端子と第１の回路の入力端子
との接続点を第２のデータ入力端子として設けたデータ
保持回路と、 データ信号により駆動される第１のｎＭＯＳトランジス
タ及び第１のクロック信号に基づき生成された第２のク
ロック信号により駆動される第２のｎＭＯＳトランジス
タが前記第１のデータ入力端子とグランド端子間に直列
接続された第１のデータ入力制御部と、 前記データ信号の反転信号により駆動される第３のｎＭ
ＯＳトランジスタ及び前記第２のクロック信号により駆
動される第４のｎＭＯＳトランジスタが前記第２のデー
タ入力端子とグランド端子間に直列接続された第２のデ
ータ入力制御部と、 前記第１のクロック信号を入力するとこの第１のクロッ
ク信号の時間幅より短い時間幅のパルス信号を生成して
前記第２のクロック信号として前記第１及び第２のデー
タ入力制御部に供給するクロック供給回路とを備えたこ
とを特徴とするフリップフロップ回路。 - 【請求項２】 請求項１において、 前記クロック供給回路は、 前記第１のクロック信号を遅延反転する第１のインバー
タ回路と、前記第１のインバータ回路の出力を遅延反転
する第２のインバータ回路と、前記第１及び第２のイン
バータ回路の出力をそれぞれ入力して論理和をとり前記
論理和信号の反転信号を前記第２のクロック信号として
供給する２入力ＮＯＲ回路とから構成されることを特徴
とするフリップフロップ回路。 - 【請求項３】 入力信号を反転出力する第１及び第２の
回路からなり、第１の回路の出力端子と第２の回路の入
力端子との接続点を第１のデータ入力端子として設け、
かつ第２の回路の出力端子と第１の回路の入力端子との
接続点を第２のデータ入力端子として設けたデータ保持
回路と、 第１のクロック信号に基づき生成された第２のクロック
信号により駆動される第１のｎＭＯＳトランジスタと、
データ信号により駆動される第２のｎＭＯＳトランジス
タ及び前記第１のクロック信号により駆動される第３の
ｎＭＯＳトランジスタが前記第１のデータ入力端子とグ
ランド端子間に直列接続された第１のデータ入力制御部
と、 前記第２のクロック信号により駆動される第４のｎＭＯ
Ｓトランジスタと、前記データ信号の反転信号により駆
動される第５のｎＭＯＳトランジスタ及び前記第１のク
ロック信号により駆動される第６のｎＭＯＳトランジス
タが前記第２のデータ入力端子とグランド端子間に直列
接続された第２のデータ入力制御部と、 前記第１のクロック信号を入力すると入力した第１のク
ロック信号を前記第１及び第２のデータ入力制御部に供
給するとともに、この第１のクロック信号の遅延反転信
号を生成し前記第２のクロック信号として前記第１及び
第２のデータ入力制御部に供給するクロック供給回路と
を備えたことを特徴とするフリップフロップ回路。 - 【請求項４】 請求項３において、 前記クロック供給回路は、 前記第１のクロック信号を遅延反転する第１のインバー
タ回路と、前記第１のインバータ回路の出力を遅延反転
する第２のインバータ回路と、前記第２のインバータ回
路の出力を遅延反転し前記第２のクロック信号として供
給する第３のインバータ回路とから構成されることを特
徴とするフリップフロップ回路。 - 【請求項５】 請求項１または３において、 前記データ保持回路は、 前記第１及び第２の回路がそれぞれインバータ回路によ
り構成されていることを特徴とするフリップフロップ回
路。 - 【請求項６】 請求項１または３において、 前記データ保持回路は、 前記第１の回路がインバータ回路により構成され、前記
第２の回路が２入力ＮＡＮＤ回路により構成され、かつ
前記インバータ回路の出力端子と前記２入力ＮＡＮＤ回
路の第１の入力端子との接続点を前記第１のデータ入力
端子として設けるとともに、前記２入力ＮＡＮＤ回路の
第２の入力端子を、前記第１のデータ入力端子の論理値
を「０」にするクリア信号の入力端子として設けたこと
を特徴とするフリップフロップ回路。 - 【請求項７】 請求項１または３において、 それぞれ前記第１及び第２のデータ入力制御部を介して
入力され前記データ保持回路に保持されているデータを
前記第１及び第２のデータ入力端子を介して外部に出力
する第１及び第２の出力ゲートを設けたことを特徴とす
るフリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386718A JP3668188B2 (ja) | 2001-12-19 | 2001-12-19 | フリップフロップ回路 |
| US10/208,527 US7394052B2 (en) | 2001-07-30 | 2002-07-29 | Parallel processing logic circuit for sensor signal processing |
| EP02400035A EP1282045A3 (en) | 2001-07-30 | 2002-07-30 | Parallel processing logic circuit for sensor processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386718A JP3668188B2 (ja) | 2001-12-19 | 2001-12-19 | フリップフロップ回路 |
Publications (2)
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| JP3668188B2 JP3668188B2 (ja) | 2005-07-06 |
Family
ID=27595789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386718A Expired - Lifetime JP3668188B2 (ja) | 2001-07-30 | 2001-12-19 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3668188B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252787A (ja) * | 2004-03-05 | 2005-09-15 | Renesas Technology Corp | フリップフロップ回路 |
| KR100706837B1 (ko) | 2006-06-08 | 2007-04-13 | 주식회사 하이닉스반도체 | 플립플롭 회로 |
| US7440534B2 (en) | 2004-08-10 | 2008-10-21 | Nippon Telegraph And Telephone Corporation | Master-slave flip-flop, trigger flip-flop and counter |
| US7514976B2 (en) | 2006-02-23 | 2009-04-07 | Samsung Electronics Co., Ltd. | Pulsed flip-flop and method of controlling the same |
-
2001
- 2001-12-19 JP JP2001386718A patent/JP3668188B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252787A (ja) * | 2004-03-05 | 2005-09-15 | Renesas Technology Corp | フリップフロップ回路 |
| JP4524453B2 (ja) * | 2004-03-05 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | フリップフロップ回路 |
| US7440534B2 (en) | 2004-08-10 | 2008-10-21 | Nippon Telegraph And Telephone Corporation | Master-slave flip-flop, trigger flip-flop and counter |
| US7514976B2 (en) | 2006-02-23 | 2009-04-07 | Samsung Electronics Co., Ltd. | Pulsed flip-flop and method of controlling the same |
| KR100706837B1 (ko) | 2006-06-08 | 2007-04-13 | 주식회사 하이닉스반도체 | 플립플롭 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3668188B2 (ja) | 2005-07-06 |
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