KR100693056B1

KR100693056B1 - 반도체 장치

Info

Publication number: KR100693056B1
Application number: KR1020000020599A
Authority: KR
Inventors: 하세가와히사시
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 1999-04-19
Filing date: 2000-04-19
Publication date: 2007-03-12
Also published as: JP3312691B2; TW466759B; JP2000307117A; KR20010014771A

Abstract

발명의 목적은 전류 구동 능력을 증가시키고 단 채널 효과를 억제할 수 있는 SOI 형 반도체 장치를 제공하는 것이다. 따라서, SOI 형 반도체 장치는 매립 절연층 아래 형성된 전극과 MOS 트랜지스터 아래 형성된 전극의 이중 게이트 구조를 갖는다.

Description

반도체 장치{Semiconductor Device}

도 1은 본 발명의 한 실시 형태로 반도체 장치의 주요 부분을 나타내는 단면도이다.

도 2는 본 발명의 한 실시 형태로 반도체 장치의 주요 부분을 나타내는 평면도이다.

도 3a-3d는 본 발명의 한 실시 형태로 반도체 장치의 주요 부분의 과정에서 도 2의 선 A-A'를 따라 취한 단면도이다.

도 4a-4d는 본 발명의 한 실시 형태로 반도체 장치의 주요 부분의 과정에서 도 2의 선 B-B'를 따라 취한 단면도이다.

도 5는 본 발명의 또 다른 실시 형태로 반도체 장치의 주요 부분을 나타내는 단면도이다.

도 6a-6b는 본 발명의 또 다른 실시 형태로 반도체 장치의 주요 부분의 과정을 나타내는 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

101 … 반도체 기판 102 … 매립 절연층

103 … 필드 절연막 104 … 매립 전극

105 … 게이트 전극 106 … 게이트 절연막

107 … 소스 영역 108 … 드레인 영역

109 … 다결정 실리콘

본 발명은 SOI(Silicon On Insulator) 구조를 갖는 반도체 장치에 관한 것이다.

SOI 기판에는 SIMOX(Separation by IMplanted Oxygen) 기판, 그 표면 위에 산화막을 형성하는 실리콘 기판, 스티킹(sticking) 기판 등이 있다. SIMOX 기판에서, 산소는 단일결정의 실리콘 기판에 이온 주입되고, 열처리에 의해 매립되어 절연층을 형성한다. 스티킹 기판에서, 개별 실리콘 기판들은 서로 부착한다. 예를 들어, 이 SOI 구조를 갖는 반도체 장치의 MOS 형 트랜지스터에서, 기생 용량은 종래의 실리콘 기판을 사용하는 MOS 트랜지스터에 비해 감소될 수 있다. 그러므로, SOI 기판을 사용하는 MOS 트랜지스터는 고속으로 작동될 수 있고 전력소비를 줄일 수 있다.

MOS 트랜지스터에 관하여 한 게이트 전극을 갖는 단일 게이트 SOI 형 MOS 트랜지스터에서, 소자 크기가 미세 구조를 얻기 위해 축소될 때, 종래의 실리콘 기판을 사용한 MOS 트랜지스터와 비교하여 전류 구동 능력은 포화 상태에서 거의 차이가 없다. 게다가, SOI에서 소자들이 절연층에 의해 서로 완전히 분리되기 때문에 기판의 전위가 고정되지 않는다. 그러므로, 기판의 전위는 드레인 전위의 변화에 따라 변한다. 따라서, 게이트 길이가 약 0.05 ㎛까지 증가할 때, 실리콘 기판과 비교하여 단 채널 효과(short channel effect)에 있어서 역으로 불이익이 있었다.

상기 문제를 해결하기 위해, 본 발명의 목적은 전류 구동 능력은 증가하고 단 채널 효과는 억제될 수 있는 구조의 MOS 트랜지스터를 제공하는 것이다.

본 발명은 상기의 문제를 해결하기 위해 다음과 같은 수단을 사용한다.

(1) 소자 형성을 위한 주 면이 반도체 기판 내에 형성된 매립 절연층에 의해 절연되고 분리된 SOI 형 반도체 장치에서, MOS 트랜지스터가 매립 절연층 위에 형성되고, 깊이 방향으로 상기 매립 절연층과 접속하기 위한 두께를 갖는 소자 분리 절연막이 상기 MOS 트랜지스터 주위에 형성되어 있고, 매립 전극이 상기 매립 절연층 아래에 형성되어 있으며, 상기 MOS 트랜지스터의 다결정 실리콘 게이트 전극과 상기 매립 전극이 평면에서 서로 중첩되어 있는 반도체 장치.

(2) 상기 게이트 전극과 상기 매립 전극이 서로 전기적으로 접속되어 있는 반도체 장치.

(3) 층간 절연막이 상기 MOS 트랜지스터 위에 형성되고, 금속 배선이 상기 층간 절연막 위에 형성되고, 접속 구멍은 상기 게이트 전극 위의 층간 절연막 내에 형성되고, 상기 매립 전극에 도달하는 깊이를 갖는 접속 구멍이 소자 분리 영역 내에 또는 상기 매립 전극 위의 상기 층간 절연막을 갖는 영역 내에 형성되고, 상기 게이트 전극과 상기 매립 전극은 상기 접속 구멍을 통해 상기 금속 배선에 의해 서로 접속되어 있는 반도체 장치.

(4) 상기 매립 전극에 도달하는 깊이를 가진 접속 구멍이 상기 소자 분리 영역 내에 또는 상기 매립 전극 상기 층간 절연막을 갖는 영역 내에 형성되고, 상기 게이트 전극과 상기 매립 전극은 상기 접속 구멍들을 통해 상기 게이트 전극을 구성하는 다결정 실리콘에 의해 서로 접속되어 있는 반도체 장치.

(5) 상기 매립 전극이 상기 반도체 기판과는 반대되는 도전성의 불순물 확산층인 반도체 장치.

(6) 상기 매립 전극이 상기 게이트 전극과는 다른 다결정 실리콘에 의해 구성되며 상기 매립 전극과 상기 반도체 기판 사이에 절연막이 형성된 반도체 장치.

(7) 상기 매립 절연층과 상기 MOS 트랜지스터의 게이트 절연막의 두께가 서로 같은 반도체 장치.

본 발명의 한 실시 형태로서의 N-형 MOS 트랜지스터를 도면을 통해 상세히 설명한다.

도 1은 본 발명의 실시예 1의 한 실시 형태로 반도체 장치의 주요 부분을 나타내는 단면도이고 도 2는 도 1의 반도체 기판의 주요 부분의 평면도이다. 도 1의 반도체 기판(101)은 P-형 스티킹 SOI기판이고 반도체 기판(101)의 정면은 뒷면으로부터 절연되어있다. 소자는 매립된 절연층(102)에 의한 반도체 기판(101)의 정면에 형성된다. 매립 전극(104)으로서의 N-형 확산층은 반도체 기판(101)의 뒷면에 매립 절연층(102) 아래에 형성되어 있다. 이때, 그 매립 절연층(102)은 매립 전극(104)에 관하여 게이트 절연막으로 작용한다.

N-형 MOS 트랜지스터는 매립 절연층(102) 위에 형성된다. 이 MOS 트랜지스터는 N-형 소스 영역(107), 드레인 영역(108), 그리고 게이트 절연막(106)을 통해 게이트 전극(105)에 의해 구성된다. 이 N-형 MOS 트랜지스터는 필드 절연막(103)에 의해 평면 위에 규정된다. 예를 들어, 매립 전극(104)은 도전 작용을 위한 배선으로 매립 다결정 실리콘(109)에 의해서 필드 절연막의 게이트 전극(105)과 전기적으로 연결되어 있다. 그 도전 작용은 또한 금속막에 의해 실행될 수 있다.

게이트 전압이 이 MOS 트랜지스터에 가해질 때, 매립 전극(104)과 게이트 전극(105)은 동시에 작동될 수 있다. 그러므로, 채널은 소자 내에 수직으로 형성되고, 전류 구동 능력이 증가된다. 소자 내의 기판 전위는 매립 전극(104)과 게이트 전극(105)에 의해 고정될 수 있어 단 채널 효과가 억제될 수 있다.

도 2에서, 소자 내부 영역(201)은 소스 채널 및 드레인을 포함하고, 게이트 전극(105)은 소자 내부 영역(201)에 형성된다. 게다가, 매립 전극과 게이트 전극을 연결하는 한 쌍의 다결정 실리콘(109)은 게이트 전극(105)과 소자 내부 영역(201) 외부의 밑에 형성된다.

도 1의 반도체 장치의 제작 방법의 한 실시 형태를 다음의 도 3과 4를 통해 설명한다. 도 3a-3b는 도 2의 선 A-A'를, 도 4a-4d는 도 2의 선 B-B'를 따라 취한 단면도이다.

도 3(a)에서처럼, 패터닝은 단결정 실리콘에 의해 구성된 P-형 반도체 기판(301)의 표면에 포토 레지스트(302)에 의해 수행되고, N-형 불순물, 예를 들어, 비소가 부분적으로 P-형 반도체 기판(301)에 이온 주입되어 매립 전극(104)으로서의 N-형 확산층이 형성된다. 이런 경우에, 비소의 농도는 약 1×10²⁰㎤로 설정된다. 그 후에, 이 반도체 기판(301)은 열산화되고 매립 절연층(102)으로서의 산화막은 도 3b에서처럼 반도체 기판(301)의 표면 위에 형성된다. 별도의 P-형 반도체 기판(303)은 절연층(102)이 형성된 반도체 기판(301)에 부착하고, 연마하여 SOI 형 반도체 기판(101)으로 되게 한다. 이는 도 3b, 4a에 도시하였다. 이때, 매립 절연층(102)은 대략 10-100 nm의 두께를 갖는다. 여기서, 매립 절연층(102)은 반도체 기판(301)에 형성된다. 그러나, 산화막은 별도의 스티킹 반도체 기판(303)에 형성, 또한, 매립 절연층(102)으로 될 수 있다.

필드 절연막(103)이 LOCOS 방법을 사용하여 이 SOI 기판에 형성된 후에, 그 필드 절연막(103)은 열산화되어 실리콘 산화막이 반도체 기판(101)의 표면에 게이트 절연막(106)으로서 형성된다. 여기서, 게이트 절연막(106)은 매립 절연층(102)의 두께와 같은 대략 10-100 nm의 두께로 한다. 이 상태를 도 3c, 4b에 도시하였다. 그 후에, 도 4c에서 도시한 바와 같이, 패터닝은 매립 절연층(102) 아래의 N-형 확산층으로서 매립 전극(104)에 도전 작용을 위해 포토 레지스트(401)에 의해 수행된다. 이런 후에, 에칭하여 홈(402)이 임의의 모양으로 형성된다. 이런 경우에, 에칭은 매립 절연층(102)까지 수행되고 N-형 확산층에 이르러서야 멈춘다.

배선으로서 다결정 실리콘(109)은 매립 전극(104)이 도전 작용을 하게 에칭에 의해 형성된 홈(402)에 매립된다. 게다가, 소자 위에 게이트 전극(105)을 형성 하기 위해서 다결정 실리콘층을 피착한다. 이는 도 4d에 도시하였다. 이 다결정 실리콘 내의 인은 도전 특성을 제공한다. 도 3d에서처럼, 패터닝은 포토 레지스트에 의해 수행되고, 게이트 전극(105)이 에칭에 의해 형성된다.

N-형 불순물, 예를 들어, 비소는 형성된 게이트 전극(105)과 마스크로의 필드 절연막(103)에 이온 주입되어 소스 영역(107)과 드레인 영역(108)이 형성된다. 그 후에, 층간 절연막(도시되지 않은)이 피착되고 포토 레지스트에 의해 패터닝이 수행되고 에칭을 수행하여 형성된 홈에 금속막을 피착한다. 이렇게 해서, 소스 영역(107), 드레인 영역(108) 및 게이트 전극(105)이 전기적으로 서로 연결된다.

도 5는 본 발명의 제 2 실시예의 반도체 장치의 주요 부분의 단면도이다. 도 5에서, 절연막(510)이 피복된 다결정 실리콘은 스티킹 SOI 기판으로서의 반도체 기판(501) 뒷면의 매립 절연층(502) 아래에 매립되어 있다. 이 다결정 실리콘은 매립 전극(504)이 된다.

N-형 MOS 트랜지스터는 매립 절연층(502)에 형성된다. 실시예 1과 유사하게, 소자 상층 및 하층에 게이트 전극을 갖는 구조가 형성됨으로써 전류 구동 능력이 증가하고 단 채널 효과가 억제될 수 있다.

도 5에서 도시한 본 발명의 또 다른 실시 형태의 반도체 장치의 제조 방법을 도 6a-6b를 사용하여 설명한다.

단결정 실리콘에 의해 만들어진 P-형 반도체 기판(601)의 표면에 포토 레지스트에 의해 패터닝이 수행되고, 에칭하여 매립 전극을 형성하기 위한 위치에서 대략 0.1- 0.5 ㎛의 깊이를 갖는 홈을 형성한다. 이 반도체 기판(601)은 부분적으로 열산화되고, 약 30 nm의 두께를 갖는 산화막은 홈 내에 절연막(510)으로서 형성된다. 그런 후에, 도 6a에 도시한 바와 같이, 홈 내에 다결정 실리콘을 매립하여 매립 전극(504)을 형성한다. 이 경우, 다결정 실리콘에 도전성을 제공하기 위해서, 인이 전 부착된다. 실시예 2에서, 소자 형성 측에 별도의 P-형 반도체 기판(602)을 열산화하고, 도 6b에 도시한 바와 같이, 매립 절연층(502)으로서의 산화막을 기판 표면 위에 형성한다. 그런 후에, P-형 반도체 기판(602)을 매립 전극(504)이 매립된 반도체 기판(601)에 부착한다. 이 기판들은 연마하여 SOI 형 반도체 기판(501)이 되게 한다.

그 후에, 상기 언급된 실시예 1과 유사하게 N-형 MOS 트랜지스터가 형성된다. 이 실시 형태에서, N-형 MOS트랜지스터에 관해 설명했으나, P-형 MOS 트랜지스터에 대해 유사한 구조가 형성될 수도 있다.

상기 언급된 것처럼, 본 발명에 의해 다음의 효과들이 얻어진다. 즉, SOI 형 반도체 장치에서, MOS 트랜지스터 아래에 게이트가 형성된 이중 게이트 구조를 형성함으로써 전류 구동 능력이 더 증가될 수 있는 효과가 있다. 게다가, 단 채널 효과는 본 발명에 의해 더욱 효과적으로 억제된다.

Claims

삭제
소자 형성을 위한 주 면이 반도체 기판 내에 형성된 매립 절연층에 의해 절연되고 분리된 SOI 형 반도체 장치에서, MOS 트랜지스터가 상기 매립 절연층 위에 형성되고, 깊이 방향으로 상기 매립 절연층과 접속하기 위한 두께를 갖는 소자 분리 절연막이 상기 MOS 트랜지스터 주위에 형성되어 있고, 매립 전극이 상기 매립 절연층 아래에 형성되어 있으며, 상기 MOS 트랜지스터의 게이트 전극과 상기 매립 전극은 동일한 크기를 갖고, 상기 게이트 전극과 상기 매립 전극이 전기적으로 접속되어 동전위인 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서, 층간 절연막이 상기 MOS 트랜지스터 위에 형성되고, 금속 배선이 상기 층간 절연막 위에 형성되고, 접속 구멍은 상기 게이트 전극 위의 층간 절연막 내에 형성되고, 상기 매립 전극에 도달하는 깊이를 갖는 접속 구멍이 상기 소자 분리 영역 내에 또는 상기 매립 전극 위의 상기 층간 절연막을 갖는 영역 내에 형성되고, 상기 게이트 전극과 상기 매립 전극은 상기 접속 구멍들을 통해 상기 금속 배선에 의해 서로 접속되어 있는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서, 상기 매립 전극에 도달하는 깊이를 갖는 접속 구멍은 상 기 소자 분리 영역 내에 또는 상기 매립 전극 위의 상기 층간 절연막을 갖는 영역 내에 형성되고, 상기 게이트 전극과 상기 매립 전극은 상기 접속 구멍들을 통해 상기 게이트 전극을 구성하는 다결정 실리콘에 의해 서로 접속되어 있는 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서, 상기 매립 전극은 상기 반도체 기판과는 반대되는 도전성의 불순물 확산층인 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서, 상기 매립 전극은 상기 반도체 기판과는 반대되는 도전성의 불순물 확산층인 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서, 상기 게이트 전극은 다결정 실리콘에 의해 구성되고, 상기 매립 전극은 게이트 전극과는 다른 다결정 실리콘에 의해 구성되며, 상기 매립 전극과 상기 반도체 기판 사이에 절연막이 형성된 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서, 상기 게이트 전극은 다결정 실리콘에 의해 구성되고, 상기 매립 전극은 게이트 전극과는 다른 다결정 실리콘에 의해 구성되며, 상기 매립 전극과 상기 반도체 기판 사이에 절연막이 형성된 것을 특징으로 하는 반도체 장치.
제 3 항 또는 제 4 항에 있어서, 상기 매립 절연층과 상기 MOS 트랜지스터의

게이트 절연막의 두께는 서로 같은 것을 특징으로 하는 반도체 장치.