KR100686824B1 - 시스템인패키지의 수동소자 실장 구조 - Google Patents

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Abstract

본 발명은 시스템인패키지의 수동소자 실장 구조에 관한 것으로, 수동소자와 섭스트레이트 사이의 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 억제할 수 있도록, 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서, 상기 수동소자가 실장되는 섭스트레이트의 회로패턴 상면에는 상기 커버코트보다 높은 면을 갖도록 도금층이 더 형성되어, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 충진된 것을 특징으로 함.

Description

시스템인패키지의 수동소자 실장 구조{Passive component mounting structure of system in package}
도1은 종래의 통상적인 시스템인패키지를 도시한 단면도이다.
도2a 내지 도2c는 도1a의 A를 확대도시한 단면도로서, 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 나타낸 것이다.
도2a 및 도2b는 본 발명에 의한 시스템인패키지의 수동소자 실장 구조를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 시스템인패키지 10; 섭스트레이트
11; 수지층 12; 회로패턴
12a; 도금층 13; 도전성비아
14; 커버코트 15; 관통공
16; 댐 20; 수동소자
21; 솔더 페이스트 41; 반도체칩
43; 입출력패드 50; 도전성와이어
60; 봉지부 71; 도전성볼
본 발명은 시스템인패키지의 수동소자 실장 구조에 관한 것으로, 더욱 상세하게 설명하면 수동소자와 섭스트레이트 사이의 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 억제할 수 있는 시스템인패키지의 수동소자 실장 구조에 관한 것이다.
통상 시스템인패키지라 함은 능동소자인 트랜지스터 또는 IC와 같은 반도체칩과, 수동소자인 저항, 콘덴서 또는 인덕터 등이 하나의 패키지에 형성된 것을 말한다.
이러한 시스템인패키지는 상기 수동소자에 의해 능동소자인 반도체칩의 신호 처리 속도를 높이거나, 필터링(Filtering) 기능 등을 수행하여 그 패키지의 전기적 성능을 향상시킬 뿐만 아니라 상기 시스템인패키지가 하나의 독립된 전기적 기능을 수행하도록 하는 역할을 한다.
상기와 같은 시스템인패키지는 상기 수동소자 및 능동소자가 동일한 섭스트레이트에 위치됨으로써, 마더보드에의 실장밀도를 증대시키는 장점이 있어 최근 많이 제조되고 있다.
이러한 종래의 시스템인패키지(100')가 도1에 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다.
도시된 바와 같이 상,하면에 다수의 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있고, 상기 섭스트레이트(10) 상면 중앙에는 반도체칩(41)이 접착되어 있으며, 그 외측의 회로패턴(12)에는 다수의 수동소자(20)가 실장되어 있다. 상기 반도체칩(41)의 입출력패드(43)는 도전성와이어(50)에 의해 상기 섭스트레이트(10) 상면의 회로패턴(12)에 접속되어 있고, 상기 섭스트레이트(10) 하면의 회로패턴(12)에는 다수의 도전성볼(71)이 융착되어 있다. 또한, 상기 섭스트레이트(10)의 상면 전체는 봉지재로 봉지되어 일정형태의 봉지부(60)가 형성되어 있음으로써, 상기 반도체칩(41), 도전성와이어(50) 및 수동소자(20)가 외부 환경으로부터 보호되도록 되어 있다.
여기서, 상기 섭스트레이트(10)는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 좀더 상세히 설명하면 다음과 같다.
즉, 대략 평판 모양의 열경화성 수지층(11)을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12)이 형성되어 있고, 상기 상,하면의 회로패턴(12)은 도전성 비아(13)에 의해 상호 전기적으로 연결되어 있다.
또한, 상기 수지층(11) 상면의 회로패턴(12)은 커버코트(14)로 코팅되어 있되, 상기 회로패턴(12)중 일정영역은 도전성와이어(50)가 접속되도록 커버코트(14)가 코팅되어 있지 않다. 또한, 수지층(11) 하면의 회로패턴(12)도 커버코트(14)로 코팅되어 있되, 상기 회로패턴중(12)중 일정영역은 도전성볼(71)이 융착되도록 커버코트(14)가 코팅되어 있지 않다.
마찬가지로, 상기 수동소자(20)가 솔더 페이스트(21)에 의해 연결되는 회로 패턴(12)의 일정영역도 커버코트(14)가 코팅되어 있지 않다. 또한, 상기 도전성와이어(50) 및 수동소자(20)가 연결되는 회로패턴(12)의 일정영역은 그 표면에 니켈 및 금 도금층(12a)이 형성되어 있으며, 상기 회로패턴(12)과 도금층(12a)의 상부 표면은 상기 커버코트(14)의 상부 표면보다 낮게 형성되어 있다.(도2a 및 도2c 참조)
그러나 이러한 종래의 시스템인패키지는 그 수동소자의 실장 구조에 있어서, 다음과 같은 여러 가지 문제가 있다.
첫째, 수동소자와 섭스트레이트의 수지층 사이에 딜라미네이션(Delamination) 현상 또는 팝콘(Pop-Corn) 현상이 발생하는 단점이 있다. 즉, 도2a에 도시된 바와 같이 수동소자(20)와 상기 섭스트레이트(10)의 수지층(11) 사이의 공간(s1)이 매우 작기 때문에 봉지재로 봉지부(60)를 형성하는 공정중 상기 봉지재가 상기 수동소자(20)와 섭스트레이트의 수지층(11) 사이의 공간(s1)에는 채워지지 않는다. 통상 상기 수동소자와 수지층에 의해 형성된 공간의 두께는 대략 3~5㎛ 범위내이지만, 상기 봉지재의 파티클 사이즈(Particle Size)는 10㎛ 이상이기 때문에, 상기 봉지재의 파티클이 상기 수동소자와 수지층 사이의 공간(s1)에 충진되지 않게 된다. 따라서, 상기 공간(s1)에는 통상 공기 및 수증기가 함유되어 있음으로, 상기 시스템인패키지가 고온의 공정이나 환경에 있게 되면, 상기 공기 등이 팽창함으로써, 상기 수동소자와 수지층 사이에 딜라미네이션 현상이 발생하거나 팝콘 현상이 발생하여, 결국에는 상기 섭스트레이트, 수동소자 또는 시스템인패키지 자체가 파괴되는 문제가 있다.
둘째, 수동소자(20)를 섭스트레이트(10)에 연결시키는 솔더 페이스트(21)가 고온의 공정중 섭스트레이트(10)의 회로패턴(12) 내측으로 과도하게 흘러들어 상기 회로패턴(12)을 상호 쇼트시킬 수 있는 단점이 있다.(이를 윅킹(Wicking) 현상이라고 함) 즉, 도2b에 도시된 바와 같이 상기 시스템인패키지는 도전성볼의 융착이나 또는 시스템인패키지를 마더보드에 실장하는 공정중 상기 솔더 페이스트(21)가 융용되는 온도까지 가열되는데, 이때 상기 솔더 페이스트(21)가 융용되어 상기 수동소자(20)와 수지층(11) 사이의 공간(s1)에 형성된 회로패턴(12) 내측으로 쉽게 흘러들기 때문에 결국은 상기 회로패턴(12)을 쇼트시키게 되는 단점이 있다.
한편, 상기 솔더 페이스트(21)가 융용되어 공간(s1)쪽으로 흘러가게 되면, 상기 솔더 페이스트(21)와 상기 봉지부(60) 사이에는 또다른 공간(s2)이 형성되며, 상기 공간(s2)으로 인해 또다른 딜라미네이션 및 팝콘 현상이 유발될 수 있다.
셋째, 도2c에 도시된 바와 같이 수동소자(20)를 섭스트레이트(10)에 연결시키는 솔더 페이스트(21)가 상기 봉지부(60)와 섭스트레이트(10)의 커버코트(14) 계면 또는 커버코트(14)와 회로패턴(12)의 계면을 따라 외측으로 흘러가는 익스트루션(Extrusion) 현상이 발생하는 단점도 있다. 즉, 고온의 공정 또는 환경에서 융용된 상기 솔더 페이스트는 비교적 결합력이 약한 상기 계면을 따라 외측으로 흘러감으로써, 봉지부와 커버코트 또는 커버코트와 회로패턴 사이에 딜라미네이션을 유발하는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으 로, 수동소자와 섭스트레이트 사이의 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 억제할 수 있는 시스템인패키지의 수동소자 실장 구조를 제공하는데 있다.
(구성)
상기한 목적을 달성하기 위해 본 발명의 제1태양(態樣)에 의하면, 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서, 상기 수동소자가 실장되는 섭스트레이트의 회로패턴 상면에는 상기 커버코트보다 높은 면을 갖도록 도금층이 더 형성되어, 상기 수동소자와 섭스트레이트 표면 사이의 공간에 봉지재가 충진된 것을 특징으로 한다.
여기서, 상기 도금층은 두께가 10~100㎛ 이내로 형성됨이 바람직하다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제2태양에 의하면, 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이 상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서, 상기 수동소자가 실장되는 섭스트레이트는 상기 수동소자와 대응되는 영역의 수지층에 관통공이 형성되어, 상기 수동소자와 수지층 사이의 공간이 외부와 연통된 것을 특징으로 한다.
여기서, 상기 관통공 상면의 수지층 표면에는 고온의 환경에서 상기 솔더 페이스트가 상기 관통공 내측으로 흘러가지 않도록 상기 관통공의 외주연에 일정두께의 댐이 형성됨이 바람직하다.
(작용)
상기와 같이 하여 본 발명에 의한 제1태양에 의하면, 수동소자와 섭스트레이트 사이의 공간 사이즈가 봉지재의 파티클 사이즈보다 커지게 됨으로써, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진된다. 따라서, 종래와 같은 수동소자와 섭스트레이트의 수지층 사이의 딜라미네이션 또는 팝콘 현상이 억제된다.
또한, 상기와 같이 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진됨으로써, 시스템인패키지가 고온의 환경에 있게 되더라도, 융용된 솔더페이스트가 상기 수동소자와 섭스트레이트 사이의 공간으로 흘러가지 않음으로써, 종래와 같은 회로패턴 사이의 쇼트 현상 즉, 윅킹(Wicking) 현상을 억제할 수 있게 된다.
더불어, 본 발명의 제2태양에 의하면, 수동소자와 대응되는 영역의 섭스트레 이트에 관통공을 형성하고, 그 관통공의 외주연에는 솔더 페이스트가 흘러들지 못하게 댐이 형성됨으로써, 종래와 같은 회로패턴 사이의 쇼트 현상을 억제할 수 있게 된다. 또한, 융용된 솔더 페이스트는 상기 수동소자와 댐 사이의 영역으로 쉽게 흘러 나올 수 있기 때문에 종래와 같이 솔더 페이스트가 봉지부와 커버코트 또는 커버코트와 회로패턴 사이의 계면으로 흘러가는 익스트루션 현상도 억제하게 된다. 무론, 상기 수동소자와 섭스트레이트 사이의 공간과 외측이 연통되어 있음으로써, 공기 또는 수증기 팽창에 의한 딜라미네이션 및 팝콘 현상도 예방하게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 종래와 동일한 부분은 도1, 도2a 내지 도2c에서 이용된 참조부호를 동일하게 사용한다.
(제1실시예)
도2a는 본 발명에 의한 시스템인패키지(101)의 수동소자(20) 실장 구조를 도시한 단면도이다.
도시된 바와 같이 대략 판상의 수지층(11) 표면에 회로패턴(12)이 형성되고, 상기 회로패턴(12)의 표면은 커버코트(14)로 코팅된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)의 표면에는 반도체칩(41)이 접착되어 있고, 상기 반도체칩(41)의 외주연인 섭스트레이트(10)의 회로패턴(12)에는 솔더 페이스트(21)로 적어도 하나 이상의 수동소자(20)가 접속 또는 실장되어 있다. 상기 반도체칩(41) 과 섭스트레이트(10)의 회로패턴(12)은 도전성와이어(50)에 의해 상호 전기적으로 연결되어 있으며, 상기 반도체칩(41), 수동소자(20) 및 도전성와이어(50) 등은 외부 환경으로부터 보호되도록 봉지재로 봉지되어 섭스트레이트(10) 표면에서 일정형태의 봉지부(60)를 이루고 있다. 상기 봉지부(60) 반대면의 섭스트레이트(10)에는 회로패턴(12)과 연결된 다수의 도전성볼(71)이 형성되어 있으며, 이러한 구조는 종래와 동일하므로 더 이상의 설명은 생략하기로 한다.
본 발명의 특징은 상기 수동소자(20)가 실장되는 섭스트레이트(10)의 회로패턴(12) 상면에 상기 커버코트(14)보다 높은 면을 갖도록 도금층(12a)이 형성된 것이다. 즉, 수동소자(20)가 실장되는 영역의 회로패턴(12)은 커버코트(14)가 코팅되어 있지 않으며, 상기 커버코트(14) 외측으로 오픈된 회로패턴(12)의 표면에는 일정두께의 도금층(12a)이 더 형성되어 있되, 상기 도금층(12a)의 상면은 상기 커버코트(14)의 상면보다 더 높게 형성되어 있다.
상기 도금층(12a)은 통상적인 니켈(Ni) 및 금(Au)의 무전해도금 및 전해도금 방법에 의해 형성될 수 있다.
또한, 상기 도금층(12a)은 그 두께가 봉지부(60)를 구성하는 봉지재의 파티클 사이즈보다 큰 대략 10~100㎛가 되도록 함이 바람직하다. 이러한 두께는 대부분 니켈(Ni)에 의해 형성되며, 금(Au)은 수㎛가 되도록 한다.
상기와 같은 도금층(12a) 두께에 의해 상기 도금층(12a)의 상면은 커버코트(14)의 상면보다 높은 평면을 가지며, 따라서 상기 수동소자(20)와 섭스트레이트(10)의 수지층(11) 사이의 거리도 최소한 10~100㎛ 범위를 유지하게 된다.
또한, 상기 봉지부(60)를 이루는 봉지재의 파티클 사이즈는 대략 10㎛ 범위이므로, 상기 봉지재의 파티클은 상기 수동소자(20)와 섭스트레이트(10)의 수지층(11) 사이에 용이하게 충진되며, 종래와 같이 상기 수동소자(20)와 섭스트레이트(10) 사이에 일정크기의 빈 공간이 형성되지 않게 된다.
따라서, 종래와 같이 수동소자(20)와 섭스트레이트(10) 사이의 딜라미네이션, 팝콘 현상이 예방됨은 물론, 솔더 페이스트(21)가 흘러갈 공간이 없으므로 상기 솔더 페이스트(21)에 의한 회로패턴(12) 상호간의 쇼트 즉, 윅킹(Wicking) 현상도 예방된다.
(제2실시예)
도2b는 본 발명에 의한 시스템인패키지(102)의 수동소자(20) 실장 구조를 도시한 다른 단면도이다.
도시된 바와 같이 대략 판상의 수지층(11) 표면에 회로패턴(12)이 형성되고, 상기 회로패턴(12)의 표면은 커버코트(14)로 코팅된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)의 표면에는 반도체칩(41)이 접착되어 있고, 상기 반도체칩(41)의 외주연인 섭스트레이트(10)의 회로패턴(12)에는 솔더 페이스트(21)로 적어도 하나 이상의 수동소자(20)가 연결되어 있다. 상기 반도체칩(41)과 섭스트레이트(10)의 회로패턴(12)은 도전성와이어(50)에 의해 상호 전기적으로 연결되어 있으며, 상기 반도체칩(41), 수동소자(20) 및 도전성와이어(50) 등은 외부 환경으로부터 보호되도록 봉지재로 봉지되어 섭스트레이트(10) 표면에서 일정형태의 봉지부(60)를 이루고 있다. 상기 봉지부(60) 반대면의 섭스트레이트(10)에는 회로 패턴(12)과 연결된 다수의 도전성볼(71)이 형성되어 있으며, 이러한 구조는 종래와 동일하므로 더 이상의 설명은 생략하기로 한다.
본 발명의 특징은 상기 수동소자(20)가 실장되는 영역과 대응되는 섭스트레이트(10)의 수지층(11)에 관통공(15)이 형성되어, 상기 수동소자(20)와 수지층(11) 사이의 공간(s)이 시스템인패키지(102)의 외부와 연통된 것을 특징으로 한다. 즉, 상기 수동소자(20)와 수지층(11) 사이의 공간(s)에 있는 공기 또는 수증기는 외부와 자유롭게 교환됨으로써, 시스템인패키지(102)가 고온의 공정 또는 환경에 있을 때, 상기 공간(s)의 공기 또는 수증기가 종래와 같이 팽창하지 않게 된다.
따라서, 종래와 같이 수동소자(20)와 수지층(11) 사이의 딜라미네이션 또는 팝콘 현상이 발생하지 않게 된다.
또한, 상기 관통공(15) 상면의 수지층(11) 표면에는 그 관통공(15)의 외주연에 일정두께의 댐(16)이 더 형성되어 있다. 상기 댐(16)의 두께는 상기 회로패턴(12)의 두께와 같거나 또는 작게 형성되어 있으며, 재질은 상기 커버코트(14)의 재질과 유사한 것을 이용함이 바람직하다.
따라서, 상기 시스템인패키지(102)가 고온의 공정 또는 환경에 있을 때, 상기 솔더 페이스트(21)가 상기 수동소자(20)와 수지층(11) 사이의 공간(s)으로 흘러도, 상기 댐(16)에 의해 상기 솔더 페이스트(21)는 상기 관통공(15) 내측으로 흘러가지 않게 된다. 또한, 상기와 같이 하여 상기 솔더 페이스트(21)에 의해 상기 회로패턴(12)이 상호 쇼트되지 않는다. 더불어, 상기 솔더 페이스트(21)는 상기와 같이 공간 내측의 댐(16)쪽으로 흘러가기 쉽기 때문에, 종래와 같이 봉지부(60)와 커 버코트(14) 또는 커버코트(14)와 회로패턴(12) 사이의 계면으로 침투하는 익스트루션(Extrusion) 현상도 예방된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 제1실시예에 의하면, 수동소자와 섭스트레이트 사이의 공간 사이즈가 봉지재의 파티클 사이즈보다 커지게 됨으로써, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진되며, 결국 종래와 같은 수동소자와 섭스트레이트 사이의 딜라미네이션 또는 팝콘 현상이 예방되는 효과가 있다.
또한, 상기와 같이 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진됨으로써, 시스템인패키지가 고온의 환경에 있게 되더라도, 융용된 솔더페이스트가 상기 수동소자와 섭스트레이트 사이의 공간으로 흘러가지 않음으로써, 종래와 같은 회로패턴 사이의 쇼트 현상 즉, 윅킹(Wicking) 현상을 예방할 수 있는 효과가 있다.
더불어, 본 발명의 제2실시예에 의하면, 수동소자와 대응되는 영역의 섭스트레이트에 관통공을 형성하고, 그 관통공의 외주연에는 솔더 페이스트가 흘러들지 못하게 댐이 형성됨으로써, 종래와 같은 회로패턴 사이의 쇼트 현상을 예방하는 효과가 있다.
또한, 융용된 솔더 페이스트는 상기 수동소자와 댐 사이의 영역(관통공의 외주연)으로 쉽게 흘러 나올 수 있기 때문에 종래와 같이 솔더 페이스트가 봉지부와 커버코트 또는 커버코트와 회로패턴 사이의 계면으로 흘러가는 익스트루션 현상도 예방하는 효과가 있다.
물론, 상기 수동소자와 섭스트레이트 사이의 공간과 외측이 연통되어 있음으로써, 공기 또는 수증기 팽창에 의한 딜라미네이션 및 팝콘 현상도 예방하는 효과가 있다.

Claims (4)

  1. 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서,
    상기 수동소자가 실장되는 섭스트레이트의 회로패턴 상면에는 상기 커버코트보다 높은 면을 갖도록 도금층이 더 형성되어, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 충진된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.
  2. 제1항에 있어서, 상기 도금층은 두께가 10~100㎛ 이내로 형성된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.
  3. 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기 적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서,
    상기 수동소자가 실장되는 섭스트레이트는 상기 수동소자와 대응되는 영역의 수지층에 관통공이 형성되어, 상기 수동소자와 수지층 사이의 공간이 외부와 연통된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.
  4. 제3항에 있어서, 상기 관통공 상면의 수지층 표면에는 고온의 환경에서 상기 솔더 페이스트가 상기 관통공 내측으로 흘러가지 않도록 상기 관통공의 외주연에 일정두께의 댐이 더 형성된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.
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