KR100680434B1 - 클록 추출장치 - Google Patents

Abstract

1개의 위상 동기 루프(PLL)를 이용하여 복수의 입력포트에 대응한 클록을 각각 추출할 수 있도록 하고 또, 버스트 데이터 전송에 있어서 종래의 위상조정을 위한 프리앰블 기간을 제하여 데이터 전송 효율을 높인다.

입력되는 직렬 데이터를 3배의 오버샘플링에 의하여 양자화 함으로써 제 1 데이터열을 얻는다. 이 제 1 데이터열로부터, 인접 데이터끼리의 EXOR 처리에 의하여 당해 제 1 데이터열에서의 변화점을 특정하는 제 2 데이터열을 작성한다. 이 제 2 데이터열의 각 변화점으로부터 3번째 비트와 그 전후 비트를 참조하여 그 전후 비트에 변화점이 없는 경우는 3번째 비트를 경계점으로 하고, 전후 비트에 변화점이 있는 경우는 당해 변화점이 있는 비트를 경계점으로 함으로써, 제 3 데이터열을 작성한다. 그리고 이 제 3 데이터열과 클록 비트열의 시계열적인 EXOR을 취하여 감으로써 최종적인 클록 비트열을 작성한다.

Description

클록 추출장치{CLOCK EXTRACTION DEVICE}

도 1은 본 발명에 관한 클록 추출장치의 전체 구성예를 나타내는 블록도.

도 2는 도 1 중 PLL의 상세 구성을 나타내는 블록도.

도 3은 도 2의 PLL에 의하여 생성된 12위상 클록의 타이밍도.

도 4는 도 1 중 추출회로의 내부구성을 나타내는 블록도.

도 5는 도 4 중 샘플 회로의 상세 구성을 나타내는 회로도.

도 6은 도 5의 샘플 회로에 있어서, 데이터와 클록의 타이밍도.

도 7은 도 4 중 추출 논리의 상세 구성을 나타내는 블록도.

도 8은 도 7 중 제 1 변환부의 상세 구성을 나타내는 회로도.

도 9는 도 7 중 제 2 변환부의 상세 구성을 나타내는 회로도.

도 10은 도 7 중 제 3 변환부의 상세 구성을 나타내는 회로도.

도 11의 (a)는 도 8 중 변화검출 셀(TDC)의, (b)는 도 9 중 경계점 마크 셀(BMC)의, (c)는 도 10 중 비트 재생 셀(BRC)의 각 내부 구성을 나타내는 회로도.

도 12는 도 7 추출 논리의 동작 설명도.

도 13은 도 7 중 제 3 변환부의 비교 구성예를 나타내는 회로도.

도 14의 (a)는 도 7 중 제 3 변환부의 동작을 설명하기 위한 회로도이고, (b)는 도 10 중 캐리 검출 셀(CDC)의 내부구성을 나타내는 회로도.

도 15는 본 발명에 관한 직렬-병렬 변환장치의 구성예를 나타내는 블록도.

도 16은 도 15 중 데이터 재생 회로의 상세 구성을 나타내는 회로도.

도 17은 본 발명에 관한 데이터 수신장치의 구성예를 나타내는 블록도.

도 18의 (a) 및 (b)는 도 17의 데이터 수신 장치의 동작 설명도.

도 19는 본 발명에 관한 직렬-병렬 변환장치의 다른 구성예를 나타내는 블록도.

도 20은 도 19의 직렬-병렬 변환장치의 동작 설명도.

* 도면의 주요 부분에 대한 부호의 설명 *

10: 클록 추출장치 20: 위상 동기 루프(PLL)

30: 추출회로 31, 51: 샘플회로

32: 추출 논리 33,53,55: 직렬변환기

41: 제 1 변환부 42: 제 2 변환부

43: 제 3 변환부 50, 50(a): 직렬- 병렬(SP)변환장치

52: 데이터 재생 회로 54: 클록 추출 논리

56: 디멀티플렉서 57: 2분주 회로

58: 재생회로 60: 데이터 수신장치

61: 신호선 71: 어큐뮬레이터

72: 5분주 회로 73: 콤마 검출 및 데이터 시프터

74: 10B8B 복호기

본 발명은 입력되는 데이터로부터 당해 데이터에 동기한 클록을 생성하기위한 클록 추출장치에 관한 것이다.

최근, 멀티미디어가 급속히 보급되어, 대량의 데이터를 고속으로 전송하고자 하는 요망이 있다. 이 때문에, IEEE1394, Gigabit Ethernet, Fibre Channel 등의 고속 직렬 데이터 인터페이스가 주목되고 있다. 이들 인터페이스 기술에 있어서는, 데이터만이 송신측으로부터 1Gbps 등의 고속도로 전송되고, 이 고속 데이터에 일치 동기하는 클록을 수신측의 위상 동기 루프(phase-locked loop: PLL)에서 생성한다. 그리고 이 생성된 클록으로 고속 데이터를 수신측에서 래칭함으로써, 데이터를 수신한다. 이와 같이 하면, 클록과 데이터 양쪽을 보내는 종래의 인터페이스에 비해서, 클록과 데이터간의 스큐가 억제되므로 고속화를 도모할 수 있다.

그런데, IEEE1394에서는, 1개의 인터페이스 LSI(물리층 LSI)가 복수의 입출력 포트를 구비한 구성이지만 상술한 바와 같이, 입력되는 데이터와 그 데이터의 d래칭 클록의 동기는 수신측의 PLL에서 실행되는 동시에, 각 포트에 입력되는 데이터의 주파수가 실제로는 약간(수백ppm) 다르므로, 각 포트마다 동기용 PLL이 필요하게 된다. 따라서 IEEE1394에서는, 포트 수에 따른 PLL을 1칩에 탑재하게 되므로 소비전력과 발열량이 증대하여 플라스틱 패키지에 봉입할 수 없게 되는 동시에, 칩 면적도 매우 증대하게 되므로, 비용 삭감이 어렵다는 문제가 있다.

송신측의 드라이버로부터 수신측의 수신기로, 전송선로를 통하여 버스트 데이터를 직렬 전송하는 경우는, 통상 수신기의 내부 클록으로 데이터를 래칭한다. 그러나 버스트 데이터는 버스트 기간을 갖고 있어, 만약 어느 시점에서 클록과 데이터의 위상관계가 적절하다고 해도, 버스트 기간 사이에 데이터와 클록의 타이밍 관계가 어긋나버려, 적절한 래칭을 실행할 수 없게 될 우려가 있다.

이를 회피하기 위하여 종래의 버스트 데이터 전송에서는, 버스트 기간이 종료하여 다음 데이터를 송신하는 경우에는, 그 데이터를 보내기 전에 프리앰블(preamble) 기간을 설정하여, 그 프리앰블 기간 사이에 수신기에서 클록의 위상 조정을 한다. 이 프리앰블의 기간은, 실제 데이터는 송신되지 않고 수신기측의 클록과 데이터간 위상 조정에만 이용되므로, 데이터 전송 효율이 떨어진다.

그래서 본 발명은, 1개의 PLL을 이용하여 복수의 입력포트에 대응한 클록을 각각 추출할 수 있도록 하여, 입력포트가 늘어나도 LSI에서의 PLL 수가 증대하지 않도록 하는 것을 목적으로 한다.

또 본 발명의 다른 목적은, 버스트 데이터 전송에 있어서, 종래의 위상 조정을 위한 프리앰블 기간을 제하여 데이터 전송 효율을 높이는 데 있다.

상기 문제를 해결하기 위하여 본 발명은, 입력되는 직렬 데이터를 소정 배(N)의 오버샘플링에 의하여 양자화하는 데이터 샘플부와, 이 데이터 샘플부에서 양자화하여 얻어진 데이터열을, 당해 데이터열의 변화점과 상기 소정 배(N)를 기준으로 하여 복수 그룹으로 나누는 데이터 분할부와, 이 데이터 분할부에서 얻어진 그룹의 경계점을 기준으로 클록을 발생시키는 클록 발생부로 클록 추출장치를 구성하며, 클록 발생부로부터의 클록을 상기 직렬 데이터의 래치에 제공하도록 한다.

본 발명에 관한 클록 추출장치에서는, 입력 데이터가 소정 배(N)의 오버샘플링으로 양자화되어 데이터열이 작성되고, 이 데이터열의 샘플 데이터의 변화점과 상기 소정 배(N)를 기준으로 데이터열이 복수 그룹으로 분할된다. 즉 1주기마다 데이터가 변화하는 경우, 데이터열의 변화점이 데이터의 주기로 되므로, 그 주기로 그룹화된다. 또 데이터가 몇 주기인가 변화하지 않는 경우는, 기본적으로 상기 소정 배(N)개의 데이터 비트별로 그룹화된다. 그리고 이 데이터열 그룹의 경계점을 기준으로 하여 클록을 발생시키면, 데이터의 주기에 일치된 클록이 추출된다.

이 클록 추출은, (1) 데이터열의 변화점이 기준이 되므로, 오버 샘플링으로 규정되는 데이터의 주기(샘플링 속도×N)와 실제 입력 데이터의 주기가 ppm 정밀도에 반드시 일치하지 않아도 되고, (2) 데이터열의 변화점을 기준으로 하여 클록의 위상조정이 자동적으로 되므로, 비동기로 갑자기 입력되는 버스트 데이터에 대해서도 첫 비트부터 데이터를 안전하고 확실하게 수신할 수 있도록, 데이터의 입력 타이밍에 일치된 클록이 추출되며, (3) 이들 일련의 처리는, 오버샘플링의 클록 생성에 PLL을 이용하기는 하지만, 입력 데이터를 수취하는 각 포트별로 디지털 처리를 적용하면 실현되므로, 포트 수에 의거하지 않고 1개의 PLL이 있으면 된다.

또, 입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링으로 양자화하는 데이터 샘플부와, 이 데이터 샘플부에서 양자화하여 얻어진 제 1 데이터열로부터, 당해 제 1 데이터열의 변화점을 특정하는 제 2 데이터열을 작성하는 제 1 변환부와, 이 제 2 데이터열로부터 당해 제 2 데이터열의 변화점과 상기 소정 배(N)를 기준으로 한 경계점을 특정하는, 제 3 데이터열을 작성하는 제 2 변환부와, 이 제 3 데이터열의 경계점을 기준으로 하여 클록을 발생시키는 클록 발생부로 클록 추출장치를 구성하며, 클록 발생부로부터의 클록을 상기 직렬 데이터의 래치에 제공하도록 한다. 이와 같이 하면 클록 추출에 필요한 처리가, 제 1, 2, 3의 데이터열 작성에 구분됨으로, 각 데이터열의 작성을 파이프 라인으로 처리하도록 하면 각각의 처리 부하가 경감되어, 입력 데이터가 고속이라도 대응할 수 있게 된다.

또한 상기 제 3 데이터열의 작성을, 상기 제 2 데이터열의 각 변화점으로부터, 상기 오버 샘플링의 소정 배수(N) 비트와 그 전후 비트를 참조하여, 그 전후 비트에 변화점이 없는 경우는 N번째 비트를 경계점으로 하고, 전후 비트에 변화점이 있는 경우는 당해 변화점이 있는 비트를 경계점으로 함에 따라 실시하도록 한다. 이와 같이 하면, N번째 비트의 전후 비트도 참조되므로 입력 데이터에 지터가 존재하여, N번째 비트에 일치하는 데이터열의 변화점이 오지 않는 경우라도, 적절한 클록 추출이 가능하게 된다.

또한 상기 제 3 데이터열을 경계점에 대응시키는 비트만을 다른 것과 차별화하고, 이 제 3 데이터 열과 클록 비트 열의 시계열 적인 배타적 논리합을 취함으로써, 상기 클록의 발생을 실시하도록 하여도 된다. 이와 같이 하면, 클록의 생성이 비교적 간단한 논리회로로 구성되게 된다.

입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링으로 양자화하는 데이터 샘플부와, 이 데이터 샘플부에서 양자화하여 얻어진 제 1 데이터열로부터, 당해 제 1 데이터열의 변화점을 특정하는 제 2 데이터열을 작성하는 제 1 변환부와, 이 제 2 데이터열로부터 당해 제 2 데이터열의 변화점과 상기 소정 배(N)를 기준으로 한 경계점을 특정하는 제 3 데이터열을 작성하는 제 2 변환부와, 이 제 3 데이터열의 경계점을 기준으로 하여 상기 직렬 데이터의 래치에 제공하는 클록을 발생시키는 클록 발생부로 구성되는 클록 추출회로와, 상기 제 1 데이터열로부터 입력 데이터를 재생하는 데이터 재생회로와, 이 데이터 재생회로에서 재생한 입력 데이터와 상기 클록 추출회로에서 추출한 클록에 기초하여 입력 데이터를 소정 수 비트로 전개하는 디멀티플렉스 회로로, 직렬-병렬 변환장치를 구성한다.

본 발명에 관한 직렬-병렬 변환장치에서는 클록 추출 회로에서 생성된 클록과, 데이터 재생 회로에서 재생된 입력 데이터가 모두 제 1 데이터열을 기초로 생성된 것이므로, 이들 클록과 데이터가 일치 동기되어 있는 상태가 된다. 따라서 이들 클록과 데이터를 이용하여 디멀티플렉스 회로에서 전개한 데이터는 매우 신뢰도가 높다.

본 발명에 관한 다른 직렬-병렬 변환장치에서는, 패턴 판별회로가 전개 데이터를 순차 수신하고, 그 수신한 전개 데이터 내, 또는 2개 이상의 전개 데이터에 걸치듯 존재하는 특정 패턴을 판별한 경우는, 그 특정 패턴이 소정 수의 비트로서 한번에 출력되도록 상기 전개 데이터가 데이터 시프트 회로에 의하여 시프트되므로, 직렬 데이터를 병렬 전개하는 경우에 상기 특정 패턴으로 얼라인먼트되어 직렬 데이터가 소정 수의 비트별로 구분되게 된다. 따라서 직렬 데이트의 송신 도중에 적절하게 특정 패턴을 삽입하면, 수신측의 전개 데이터를 송신측의 의도대로 정렬시킬 수 있다.

예를 들어, 송신 측이 10:1의 병렬-직렬 변환에 따라 데이터를 송신하는 경우(이 때, 비트 소정 수는 10이 된다), 1이 10비트 계속되지 않는다는 조건의 통신이면, 1111111111을 10비트의 특정 패턴으로 하여 송신측으로부터 병렬-직렬 변환에 따라 직렬 송신하면, 그 특정 패턴(1111111111) 이후에 수신되어 직렬- 병렬 변환되는 데이트는, 특정 패턴으로 얼라인먼트되므로 송신측의 10비트 데이터와 완전히 동일하게 된다. 이것은 수신측에서 10비트의 데이트를 순차 디지털 처리하는 경우에, 송신측의 데이터(예를 들어 패킷)가 그대로 재현되기 때문에 매우 여건이 좋다.

또, 송신되는 직렬 데이터에 8B10B/10B8B 등의 부호화를 적용하면, 즉 송신 측에서 부호화되어 디멀티플렉스회로에서 전개된 데이터를 복호하는 복호회로를 설치하도록 하면, 부호화에 따라 독특한 패턴의 선택여지가 증가하므로, 대상 통신의 적절한 패턴을 특정 패턴으로 설정할 수 있다.

또한, 상기 입력 데이터가 버스트 데이터인 경우, 그 버스트 기간의 최초에 설정되어 데이터와 내부 클록의 동기에 사용되는 기간(프리엠블 기간)에 상기 특정 패턴을 할당하면, 실제로 데이터 전송이 실행되지 않은 프리앰블 기간에 데이터의 얼라인먼트를 실시할 수 있으므로, 버스트 데이터 전송의 전송효율을 높일 수 있다.

상기 직렬-병렬 변환장치 중 어느 하나를 복수 구비하여 이들 변환장치를 공통의 PLL로부터의 클록으로 동작시키도록 하면, 적절한 데이터 수신장치를 구성할 수 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

본 발명의 실시예를 첨부 도면에 기초하여 설명하기로 한다.

도 1에 도시한 본 발명의 클록 추출장치(10)는, 참조 클록(REFCLK)에 기초하여 12위상 클록(CK0~11)을 생성하기 위한 PLL(20)과, 이 12위상 클록(CK0~11)을 이용하여 직렬 입력 데이터(RxIN, NRxIN)로부터 출력 클록(CLKOUT)을 추출하기 위한 추출회로(30)으로 구성된다.

PLL(20)은, 도 2에 도시한 바와 같이 125㎒의 참조 클록(REFCLK)과 2분주 회로(26)로, 전압제어 발진기(voltage controlled oscillator: VCO)(24)에 250㎒의 발진을 실행시킨다. 21은 위상비교기(phase detector:PFD)이고, 22는 충전펌프(charge pump:CP), 23은 저역필터(low pass filter: LPF)이다. VCO(24)에서는 6개의 VCO 셀을 루프 시킴으로써 250㎒의 클록을 생성하고, 각 셀의 출력으로부터 음양의 신호를 추출하는 것으로 한다. 이 신호는 차동 입력 드라이버(DRV)(25)에 입력되어, 도 3과 같은 12위상의 클록(CK0~11)이 생성되며, 이 클록(CK0~11)은 상기 추출회로(30)에 공급된다. 이들 각 클록의 위상차는 333ps(1/3ns)이다.

도 1 중의 추출회로(30)는 도 4에 도시한 바와 같이 샘플회로(31)와, 추출논리(32), 및 직렬변환기(33)로 구성된다.

샘플회로(31)는 도 5에 도시한 바와 같이 12개의 샘플 유니트(S0~11)로 구성 되며, 직렬 입력 데이터(RxIN, NRxIN)를 연속하는 4개의 단위별로 3배의 오버샘플링을 하여, 도 6에 도시한 바와 같이 12위상 클록(CK0~11)의 상승 에지에 따라, 직렬 입력 데이터(RxIN, NRxIN)를 시계열적으로 래칭하여 양자화시킨 데이터열(제 1 데이터열)(DS0~11)을 작성한다.

도 7∼도 10, 도 11의 (a)∼(c) 및 도 14의 (b)에 도시하는 구성을 갖는 추출논리(32)는, 샘플회로(31)에서 양자화된 제 1 데이터열(DS0~11)로, 도 12에 도시하는 알고리즘에 의하여 처리 1, 처리 2, 처리 3을 실시한다.

제 1 변환부(41)에 의한 처리 1에서는, 도 11의 (a)에 나타내는 변화검출 셀(transient detection cell: TDC)에 의하여 제 1 데이터열(DS0~11)에서, 인접하는 비트끼리 EXOR이 실행되어 데이터열의 변화점에서 비트가 다른(변화점만을 1로 함) 제 2 데이터열, 즉 B0~11이 작성된다. 여기서, 제 1 데이터열에 1비트만 고립되는 비트가 있을 경우는 이를 노이즈로 간주하여 변화검출 셀(TDC)이 제거한다.

제 2 변환부(42)에 의한 처리 2에서는 도 11의 (b)에 나타내는 경계점 마크 셀(boundary marking cell: BMC)로 디지털 처리가 실행된다. 이 디지털 처리에 의하여 도 12에 나타내는 바와 같이, 제 3 데이터열(D0~11)이 작성된다. 제 3 데이터열의 경계점은 1로 표시된다. 즉 경계점 작성에서는 3배의 오버샘플링이므로, 제 2 데이터열에서 변화점 '1'로부터 3번째 비트를 찾아가, 그 3번째 비트가 변화점 '1'이라면 그 변화점에 대응하는 제 3 데이터열의 비트를 경계점 '1'로 하고, 변화점이 아니면 '0'으로 하며, 그 전후 비트를 참조하여 모두 0이면 당해 3번째 비트의 제 2 데이터열에 대응하는 제 3 데이터열의 비트를 경계점 '1'로 한다. 전 후 비트 어느 쪽인가에 1이 있으면, 그 1이 있는 비트에 대응하는 제 3 데이터열을 경계점 '1'로 하는 것이다. 이 경우는 당해 3번째 비트에 대하여 경계점 '1'로 하지 않고 0인 채로 한다.

그리고, 제 3 변환부(43)에 의한 처리 3에서는 도 11의 (c)에 나타내는 비트 재생 셀(bit recovery cell: BRC)에 의하여, 제 3 데이터열과 클록비트열의 시계열적인 EXOR을 취해가며 최종적으로 클록비트열(CKBIT0~11)을 작성한다.

또 이 클록비트열(CKBIT0~11)을 도 4의 직렬변환기(33)에서 직렬화 시키면 클록(2배주기)이 생성되어 클록추출이 완료하는 것이다.

그런데, 처리3에 있어서의 EXOR처리는, 통상이라면 도 13에 나타내는 바와 같은 회로로 실행되지만, 이 회로에서는 클록의 최소간격(1Gbps에서 333ps)으로 각 EXOR처리와 D타입의 플립플롭(DFF)에 의한 래칭을 실시해야만 하여, DFF의 준비작업시간(set up time)과 유지시간(holding time)을 보증하기 어렵다.

그래서 상기 제 3 변환부(43)에서는 도 14의 (a)에 나타내는 바와 같이, 12개의 EXOR 셀을 2개의 그룹으로 나누어, 최초값(여기서는 상대값의 최종 캐리)을 0으로 하여 미리 처리를 실행한다. 그리고 실제로 상대쪽의 캐리가 0이 아니면 미리 구한 결과를 반전시키는 것이다. 또 이 결과를 DFF로 래칭한다. 이와 같이 하면, 래칭시간이 6배인 2ns까지 확장되므로 안전한 처리가 가능하다. 도 14의 (b)는 도 10 중의 캐리 검출 셀(carry detection cell: CDC)의 내부구성을 나타낸다.

도 15에 도시하는 본 발명의 직렬-병렬 변환장치(50)는, 샘플회로(51)와, 양자화한 데이터를 재생하기 위한 재생회로(52)와, 이 재생회로(52)로부터의 데이터 와 추출논리(54)에서 추출한 클록을, 직렬변환기(53, 55)를 통하여 음양으로 받아 그 데이터를 병렬 전개하는 디멀티플렉서(DEMUX)(56)와, 추출클록을 분주하기 위한 2분주 회로(57)를 구비한다. 샘플회로(51)는 도 5의 구성을 구비하며, 클록추출 논리(54)는 도 7의 구성을 구비한다. 58은 데이터 재생회로(52)와 클록추출 논리(54)와 직렬변환기(53, 55)를 합한 전 디지털의 재생회로이다.

데이터 재생회로(52)는 도 16에 도시하는 바와 같이, EXOR과 NAND에 의하여 싱글 비트를 검출하는 기능이 부여되며, 이 싱글 비트는 노이즈로서 제거되도록 되어 있다.

디멀티플렉서(56)에서는 1쌍의 2비트 시프트 레지스터(S/R)가 재생 데이터를 추출클록으로 순차 래칭하여 시프트한다. 이 시프트 레지스터의 출력은 분주 회로(57)로부터의 2분주 클록에 의하여 4비트 DFF로 래칭되어 4비트 데이터로서 출력된다.

이 직렬-병렬 변환장치(50)에 의하면, 데이터 속도 주파수의 절반을 갖는 클록이 추출되며, 또 칩 내에서 데이터와 클록의 동기가 완전하게 취해지므로 안전하고 확실한 데이터 전개를 실현할 수 있다.

도 17에 도시한 바와 같이 상기 직렬-병렬 변환장치(50)를 복수 구비하고, 이들 변환장치를 공통의 PLL(20)(도 2)로부터의 클록(CK0~11)으로 동작시키도록 하면, 각기 신호선(61)에 접속된 복수 포트와 1개의 PLL(20)을 각각 갖는, 집적화에 적합한 데이터 수신장치(60)를 구성할 수 있다.

또한 본 발명은 비동기로 갑자기 입력되는 버스트 데이터에 대해서도 매우 유효하므로 데이터의 수신에 실패가 없다. 즉, 도 15의 클록 추출논리(54)를 수신기 쪽에 이용하면, 항상 입력 데이터의 변화점을 참조하여 경계점을 특정하고, 이 경계점이 직렬변환기(55)에 의하여 추출 논리의 에지가 되므로, 추출된 클록은 입력 데이터를 래칭하는데 항상 적합한 에지가 선택되게 된다. 예를 들어 변화점이 근방에 있는 경우는, 그 변화점의 다음 점이 경계점이 되어 클록 에지로 된다. 변화점이 근방에 없는 경우, 즉 입력 데이터의 0값 비트 또는 1값 비트의 런 길이가 2 이상의 경우는 가장 가까운 경계점에서 3번째(이 예에서는 3배의 오버샘플링을 한다.) 점이 다음 경계점으로 순차 선정되어 클록 에지가 되는 것이다.

버스트 데이터가 수신기에 돌연 입력되는 경우, 그 수신기 내의 직렬-병렬 변환에서는 데이터의 변화점에 맞도록 클록을 추출한다. 즉 버스트 기간의 사이는 데이터의 에지(변화점)가 없기 때문에, 순차 3번째 점을 경계점으로 클록 에지를 선택하여 클록추출을 하지만, 돌연 데이터가 입력되어 변화점이 발생하면, 그 변화점이 3번째 점보다 시간적으로 빨리 온 경우는 도 18의 (a)에 도시한 바와 같이, 클록 에지도 전방으로 시프트하도록 경계점을 설정하여 클록을 추출하고, 변화점이 시간적으로 늦게 온 경우는 도 18의 (b)에 도시한 바와 같이, 클록 에지도 후방으로 시프트하도록 경계점을 설정하여 클록을 추출하는 것이다. 이로써 데이터 수신을 위한 보류시간 및 준비작업 시간이 항상 보증된다.

따라서 본 발명에 의하면, 버스트 데이터 전송에 있어서 첫 비트부터 데이터를 안전하고 확실하게 수신할 수 있다. 그러므로 위상조정을 위한 긴 프리앰블기간을 필요로 하지 않기 때문에 데이터 전송 효율을 향상시킬 수 있다.

버스트 데이터 전송에 적합한 직렬-병렬 변환장치를 도 19에 도시한다. 도 19의 직렬-병렬 변환장치(50a)는, 도 15 중의 샘플회로(51)와, 재생회로(58), 디멀티플렉서(56), 2분주 회로(57)에 추가로, 디멀티플렉서(56)에서 4비트로 전개된 데이터를 5회씩 누적시켜 20비트 데이터로서 순차 출력시키는 어큐뮬레이터(71)와, 이 어큐뮬레이터(71)로부터의 20비트 데이터와 동기하는 클록을 생성하기 위한 5분주 회로(72)와, 어큐뮬레이터(71)로부터의 20비트 중 10비트의 특정 패턴인 콤마패턴(1010000011)이 있는지를 판별하여, 콤마패턴이 특정된 경우에 그 콤마패턴이 상기 20비트의 상위 10비트나 하위 10비트로 되도록 20비트의 데이터를 시프트 시키기 위한 콤마검출 및 데이터 시프터(73)와, 이 콤마검출 및 데이터 시프터(73)의 20비트 데이터로부터 8B10B의 부호화를 해석하여 16비트의 데이터를 복원하는 10B8B복호기(74)를 구비한다.

이와 같이 하면, 도 20에 도시한 바와 같이 버스트 기간 후에 프리앰블 기간으로서 상기 콤마패턴을 10비트만 설정하여 두면, 직렬-병렬 변환장치(50a)는 종래의 위상조정을 위한 긴 프리앰블 기간을 데이터 얼라인먼트용의 짧은 프리앰블 기간으로 변경할 수가 있다. 더구나 실제 데이터 기간에 있어서 직렬-병렬 변환장치(50a)는, 데이터 패킷을 송신측에서 의도한 비트 나열의 병렬 데이터로서 전개하여 출력할 수 있는 것이다.

여기서 상술한 각 실시예에서는 오버샘플링에서의 샘플링 수를 '3'으로 설정했지만 이 샘플링 수는 사양 등에 따라 적절하게 변경된다. 예를 들어 더욱 상세하게 클록을 추출하고, 그 추출 클록의 듀티비를 개선하고 싶을 경우는, 샘플링 수 를 늘려 본 발명의 취지를 적용하면 된다. 단 샘플링 수를 늘린 경우는, 그 샘플링 수에 따른 회로가 필요하게 되므로 회로규모가 대거 증대한다. 따라서 샘플링 수는 요구되는 추출 클록의 듀티비나 회로규모를 감안하여 최적의 수치로 설정하여야 한다.

이상 상술한 바와 같이, 본 발명에 관한 클록 추출장치는 입력 데이터에 완전 동기한 클록을 생성할 수 있으므로, 1개의 PLL로 복수 포트의 LSI를 구성할 수 있어 소비전력과 면적에 이익을 산출할 수 있다.

또 본 발명에 관한 클록 추출장치는 버스트 데이터를 첫 비트부터 안전하고 확실하게 수신할 수 있으므로, 종래의 위상조정을 위한 프리앰블 기간을 제하고 데이터 전송 효율을 높일 수 있다.

Claims (11)

1. 입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링에 의하여 양자화하는 데이터 샘플부와,

   이 데이터 샘플부에서 양자화하여 얻어진 데이터열을, 당해 데이터열에서의 변화점과 상기 소정 배(N)를 기준으로 복수의 그룹으로 나누는 데이터 분할부와,

   이 데이터 분할부에 의하여 얻어진 그룹의 경계점을 기준으로 클록을 발생시키는 클록 발생부를 구비하며,

   상기 클록 발생부로부터의 클록을 상기 직렬 데이터의 래치에 제공하도록 한 것을 특징으로 하는 클록 추출장치.
2. 입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링에 의하여 양자화하는 데이터 샘플부와,

   이 데이터 샘플부에서 양자화하여 얻어진 제 1 데이터열로부터, 당해 제 1 데이터열에서의 변화점을 특정하는 제 2 데이터열을 작성하는 제 1 변환부와,

   이 제 2 데이터열로부터, 당해 제 2 데이터열에서의 변화점과 상기 소정 배 (N)를 기준으로 한 경계점을 특정하는 제 3 데이터열을 작성하는 제 2 변환부와,

   이 제 3 데이터열에서의 경계점을 기준으로 하여 클록을 발생시키는 클록 발생부를 구비하며,

   상기 클록 발생부로부터의 클록을 상기 직렬 데이터의 래치에 제공하도록 한 것을 특징으로 하는 클록 추출장치.
3. 제 2항에 있어서,

   상기 제 3 데이터열의 작성이, 상기 제 2 데이터열에서의 각 변화점으로부터 상기 오버 샘플링의 소정 배수(N)번째 비트와 그 전후 비트를 참조하여, 그 전후 비트에 변화점이 없는 경우는 N번째 비트를 경계점으로 하고, 전후 비트에 변화점이 있는 경우는 당해 변화점이 있는 비트를 경계점으로 함으로써 실행되는 것을 특징으로 하는 클록 추출장치.
4. 제 2항에 있어서,

   상기 제 3 데이터열을 경계점에 대응시키는 비트만을 다른 것과 달리하여,

   이 제 3 데이터 열과 클록 비트 열의 시계열 적인 배타적 논리합을 취함으로써, 상기 클록의 발생을 실행하도록 하는 것을 특징으로 하는 클록 추출장치.
5. 입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링에 의하여 양자화하고,

   이 양자화하여 얻어진 데이터열을, 당해 데이터열에서의 변화점과 상기 소정 배(N)를 기준으로 복수의 그룹으로 분할하고,

   이 데이터 열의 그룹의 경계점을 기준으로 클록을 발생시켜서,

   이 클록을 상기 직렬 데이터의 래치에 제공하도록 한 것을 특징으로 하는 클록 추출방법.
6. 입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링에 의하여 양자화하고,

   이 양자화에 의하여 얻어진 제 1 데이터열로부터, 당해 제 1 데이터열에서의 변화점을 특정하는 제 2 데이터열을 작성하며,

   이 제 2 데이터열로부터, 당해 제 2 데이터열에서의 변화점과 상기 소정 배(N)를 기준으로 한 경계점을 특정하는 제 3 데이터열을 작성하고,

   이 제 3 데이터 열에서의 경계점을 기준으로 클록을 발생시켜서,

   이 클록을 상기 직렬 데이터의 래치에 제공하도록 한 것을 특징으로 하는 클록 추출방법.
7. 입력되는 직렬 데이터를 소정 배(N)의 오버 샘플링으로 양자화하는 데이터 샘플부와, 이 데이터 샘플부에서 양자화하여 얻어진 제 1 데이터열로부터, 당해 제 1 데이터열의 변화점을 특정하는 제 2 데이터열을 작성하는 제 1 변환부와, 이 제 2 데이터열로부터, 당해 제 2 데이터열의 변화점과 상기 소정 배(N)를 기준으로 한 경계점을 특정하는 제 3 데이터열을 작성하는 제 2 변환부와, 이 제 3 데이터열에서의 경계점을 기준으로 하여 상기 직렬 데이터의 래치에 제공하는 클록을 발생시키는 클록 발생부를 구비하는 클록 추출회로와,

   상기 제 1 데이터열로부터 입력 데이터를 재생하는 데이터 재생회로와, 이 데이터 재생회로에서 재생한 입력 데이터와 상기 클록 추출회로에서 추출한 클록에 기초하여 입력 데이터를 소정 수의 비트로 전개하는 디멀티플렉스 회로를 구비하는 것을 특징으로 하는 직렬-병렬 변환장치.
8. 제 7항에 있어서,

   상기 디멀티플렉스 회로에서 입력 데이터를 소정 수의 비트로 전개하여 얻어진 전개 데이터를 순차 수취하여, 특정 패턴의 데이터가 존재하는지 여부를 판별하는 패턴판별 회로와,

   이 패턴판별 회로에 의하여 상기 특정 패턴이 존재한다고 판별된 경우에, 당해 특정 패턴이 상기 소정 수 비트의 데이터로서 출력하는 열로 되도록 상기 전개 데이터를 시프트하는 데이터 시프트 회로를 추가로 구비하는 것을 특징으로 하는 직렬-병렬 변환장치.
9. 제 8항에 있어서,

   상기 데이터 시프트 회로에서 시프트된 전개 데이터의 부호화를 해독하는 복호회로를 추가로 구비하는 것을 특징으로 하는 직렬-병렬 변환장치.
10. 제 8항에 있어서,

    상기 입력 데이터가 버스트 데이터이고, 이 버스트 데이터의 프리앰블 기간에 상기 특정 패턴이 할당되는 것을 특징으로 하는 직렬-병렬 변환장치.
11. 제 7항 기재의 직렬-병렬 변환 장치를 복수 구비하고,

    이들 변환장치를, 공통의 위상동기 루프로부터의 클록으로 동작시키도록 하는 것을 특징으로 하는 데이터 수신장치.

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