JP2008508834A - データ伝送同期 - Google Patents
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Abstract
システムおよび方法により、多数の通信チャネルの全体にわたる同期技術が提供される。たとえば、この発明の一実施例によると、各伝送チャネルがパラレルデータをシリアルデータに多重化する状態での、多重データ伝送チャネルの全体にわたる同期化のための同期スキームが開示される。
Description
技術分野
この発明は、一般に、通信システムおよび電気回路に関し、より特定的には、データ同期技術に関する。
この発明は、一般に、通信システムおよび電気回路に関し、より特定的には、データ同期技術に関する。
背景
データ量およびデータ転送速度の増大に伴い、通信システムが多数の通信チャネルを利用しなければならないことが多くなった。たとえば、パラレルデータの多重ストリームに関し、送受信機は、対応するシリアルデータチャネルを介してパラレルデータの各ストリームを転送することが考えられる。
データ量およびデータ転送速度の増大に伴い、通信システムが多数の通信チャネルを利用しなければならないことが多くなった。たとえば、パラレルデータの多重ストリームに関し、送受信機は、対応するシリアルデータチャネルを介してパラレルデータの各ストリームを転送することが考えられる。
一般的な送受信機の欠点は、シリアルデータチャネルの全体にわたり同期が維持されない点である。たとえば、用途によっては、高速データのシリアルデータ伝送中に、多数の通信チャネルの全体にわたって同期を維持し、受信機において再同期に必要とされ得る複雑な回路または技術の量を最小限に抑えることが有利な場合がある。その結果、データ通信技術の改善が必要とされる。
概要
多数の通信チャネルの全体にわたり同期技術を提供するためのシステムおよび方法をここに開示する。たとえば、この発明の一実施例によると、多重データ伝送チャネル用の同期スキームが開示される。各伝送チャネルは、通信チャネルによる伝送のために、パラレルデータをシリアルデータに多重化することができる。1つ以上の通信チャネルの全体にわたるシリアルデータは、たとえば同期化されて、同一の対応するパラレルデータビットがほぼ同時に伝送される。
多数の通信チャネルの全体にわたり同期技術を提供するためのシステムおよび方法をここに開示する。たとえば、この発明の一実施例によると、多重データ伝送チャネル用の同期スキームが開示される。各伝送チャネルは、通信チャネルによる伝送のために、パラレルデータをシリアルデータに多重化することができる。1つ以上の通信チャネルの全体にわたるシリアルデータは、たとえば同期化されて、同一の対応するパラレルデータビットがほぼ同時に伝送される。
より特定的に、この発明の一実施例によると、集積回路は、第1のクロック信号および同期信号を受取るように、そして、少なくとも第2のクロック信号および第3のクロック信号を提供するように適合される同期回路と、第2のクロック信号を受取るように、そして、第1の分割されたクロック信号を提供するように適合される第1の分割器回路と、第3のクロック信号および第1の分割されたクロック信号を受取るように、そして、第2の分割されたクロック信号を提供するように適合される第2の分割器と、第2の分割されたクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、第2の分割されたクロック信号の制御下においてパラレルビットを選択的に提供するように適合される少なくとも1つのマルチプレクサと、第1の分割されたクロック信号、および少なくとも1つのマルチプレクサからのパラレルビットを受取るように、そして、入力信号に基づきシリアル出力信号を提供するように適合される出力マルチプレクサとを含む。
この発明の別の実施例によると、回路は、同期信号を受取るように、そして、少なくとも第1のクロック信号を提供するように適合される同期回路と、少なくとも第1のクロック信号を受取るように、そして、少なくとも第1の分割されたダウンクロック信号を提供するように適合される分割器回路と、少なくとも第1の分割されたダウンクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、入力信号に基
づき、かつ、少なくとも第1の分割されたダウンクロック信号の制御下において、シリアル出力信号を提供するように適合されるマルチプレクサ回路とを含む。
づき、かつ、少なくとも第1の分割されたダウンクロック信号の制御下において、シリアル出力信号を提供するように適合されるマルチプレクサ回路とを含む。
この発明の別の実施例によると、パラレル−シリアルデータ変換と、多数の通信チャネルの全体にわたるデータ伝送同期とを提供するための方法は、通信チャネルの全体にわたり同期化される同期信号およびクロック信号を提供するステップと、通信チャネルの各々に対する同期信号およびクロック信号に基づき、第1の分割されたダウンクロック信号を生成するステップと、第1の分割されたダウンクロック信号の制御下において、パラレル入力データビットをシリアルデータビットに多重化するステップとを含み、シリアルデータビットは、通信チャネルの全体にわたり同期化される。
この発明の範囲は、引用によりこの章に組込まれるクレームにより定義される。1つ以上の実施例についての以下の詳細な説明を検討することにより、この発明のより徹底した理解と、そのさらなる利点の実現とが、当業者にとって可能になるであろう。最初に簡単に説明される添付の図面を参照されたい。
この発明の実施例およびその利点は、以下の詳細な説明を参照することにより最もよく理解される。1つ以上の図面に示される同じ要素を識別するために、同じ参照番号が使用されることを認識されたい。
詳細な説明
図1は、この発明の一実施例に従ったシリアライザ回路100を示すブロック図である。シリアライザ回路100は、マルチプレクサ104および108、同期回路112、ならびに分割器114および116を含む。
図1は、この発明の一実施例に従ったシリアライザ回路100を示すブロック図である。シリアライザ回路100は、マルチプレクサ104および108、同期回路112、ならびに分割器114および116を含む。
同期回路112は、同期信号(sync)118およびクロック信号(clock)120を受取り、クロック信号(clk)122、クロック信号(rst)124、およびクロック信号(clr)126を生成する。同期回路112は、同期信号118およびクロック信号120をバッファし、クロック信号120を利用して同期信号118のタイミングを再度とり、それにより、クロック信号124は、同期信号118の(たとえば1クロックサイクル分だけの)遅延されたバージョンとなる。
分割器114(たとえば2分割周波数分割器回路)は、クロック信号122およびクロック信号124を受取り、クロック信号(ckdiv2)128を生成する。分割器116(たとえば、5分割周波数分割器回路)は、クロック信号126およびクロック信号128を受取り、信号130(たとえば、p0、p1、p2、p3、およびp4と標識付けされる5個のパルスを提供するクロック信号)を生成する。
マルチプレクサ104(マルチプレクサ104(1)および104(2)として別個に参照符号が付される)は、信号130および入力信号102を受取る。この例示的な実現例に関し、入力信号102は、10ビットのパラレルデータ(たとえばb0からb9と標識付けされる)を表わし、マルチプレクサ104(1)は、入力信号102のビットb0、b2、b4、b6、およびb8を受取り、マルチプレクサ104(2)は、入力信号102のビットb1、b3、b5、b7、およびb9を受取る。
信号130の制御下において、マルチプレクサ104(1)は、入力信号102のビットb0、b2、b4、b6、およびb8を、信号106(1)(a0と標識付けされる)として選択的に提供し、マルチプレクサ104(2)は、入力信号102のビットb1、b3、b5、b7、およびb9を、信号106(2)(a1と標識付けされる)として選
択的に提供する。マルチプレクサ108は、信号106(1)および106(2)を受取り、クロック信号128の制御下において、信号110(たとえば、入力信号102により提供されたパラレルデータに基づくシリアル出力データ)を提供する。
択的に提供する。マルチプレクサ108は、信号106(1)および106(2)を受取り、クロック信号128の制御下において、信号110(たとえば、入力信号102により提供されたパラレルデータに基づくシリアル出力データ)を提供する。
この例示的な実現例に関し、シリアライザ回路100は、パラレル入力データ(すなわち入力信号102)を受取って、同期信号(すなわち同期信号118)により制御されるとデータ伝送用にシリアル出力データを提供する10:1シリアライザを表わす。しかしながら、シリアライザ回路100が、この発明の或る局面を例示するために特定の実現例を表わしていること、および、この発明の原理に従って多数の変更および変形が可能であることを理解されるべきである。たとえば、シリアライザ回路100は、所定の用途に必要とされるか、または所望される2:1、3:1、または他の任意の比率のパラレル−シリアル変換として実現され得る。
たとえば、この発明の一実施例に従ったシリアライザ回路100は、送受信機の伝送経路において実現され得、シリアライザ回路100は、低速パラレルデータを高速シリアルデータに多重化する。この高速シリアルデータは、通信チャネルを介して伝送用の出力ドライバに提供される。一例として、対応する通信チャネルを介してシリアルデータを提供するために、多数のシリアライザ回路100が(たとえば送受信機内において)実現され得る。
さらに、この発明の一実施例によると、シリアルデータは通信チャネルの全体にわたり同期化され得、それにより、異なる通信チャネルからの対応するパラレルデータビットが、ほぼ同時に伝送される。たとえば、送受信機内の各対応するシリアライザ回路100にビットb0からb9が提供される、異なるパラレルデータは、この明細書で論じられる同期技術に基づき、ほぼ同時に伝送される(たとえば、ビットb0は、各通信チャネルを介して同時に伝送され、その後ビットb1、次にb2等が続く)。
たとえば図2は、この発明の一実施例に従った図1のシリアライザ回路100についてのタイミング図200を示す。タイミング図200はたとえば、シリアライザ回路100の同期設計を参照して論じられる或る信号に対して例示的な波形を提示する。
一例として、クロック信号120および同期信号118は、基準クロック信号(refck)202に基づき、フェーズロックループ(PLL)回路により提供され得る。クロック信号120および同期信号118は、各通信チャネルに対応する多数のシリアライザ回路100にさらに提供されて、通信チャネルの全体にわたる同期を提供し得る。
たとえば図3は、この発明の一実施例に従った図1の1つ以上のシリアライザ回路100に信号を提供するための基準回路300を示すブロック図である。基準回路300は、フェーズロックループ(PLL)302、分割器304、レジスタ306(たとえばDフリップフロップ)、および論理ゲート308を含む。
PLL302(たとえば電圧制御発振器(VCO)および位相周波数検出器(PFD)を有する)は、基準クロック信号202を受取り、クロック信号120を提供する。クロック信号120は、分割器304に提供され、この分割器304は、ダウンクロック信号120を分割し、レジスタ306(1)およびPLL302にクロック信号312を提供する。
レジスタ306(1)は、クロック信号120も受取り、同様にクロック信号120を受取るレジスタ306(2)に対し、その出力信号を提供する。レジスタ306(1)および306(2)は、それらの出力信号を論理ゲート308(たとえば排他的ORゲート
)に提供し、この論理ゲート308は、同期信号118を提供する。クロック信号120および同期信号118は、対応する通信チャネル用の多数のシリアライザ回路100に提供され得、それにより、シリアライザ回路100は同期化される(たとえば、チャネル(ch)0、1、2等の通信チャネルに関連する各シリアライザ回路100は、互いに同期化される)。
)に提供し、この論理ゲート308は、同期信号118を提供する。クロック信号120および同期信号118は、対応する通信チャネル用の多数のシリアライザ回路100に提供され得、それにより、シリアライザ回路100は同期化される(たとえば、チャネル(ch)0、1、2等の通信チャネルに関連する各シリアライザ回路100は、互いに同期化される)。
この例示的な実現例に関し、この発明の一実施例によると、基準回路300のPLL302から生じる同期信号118およびクロック信号120(たとえば高速クロック信号)を利用して、異なるチャネルからのシリアル出力データ(たとえば、異なるシリアライザ回路100からのデータ110)をアライメントする、データ伝送用の同期スキームが開示される。このアライメントは、シリアライザ回路100(図1)内においてマルチプレクサ104(たとえば5:1マルチプレクサ)およびマルチプレクサ108(たとえば2:1マルチプレクサ)の動作を制御することにより達成される。
一例として、図2に示すように、同期信号118のパルスは、基準クロック信号202の立上がり端によりトリガされ得る。各シリアライザ回路100は、対応する入力信号102(たとえば、各シリアライザ回路100に異なるデータを提供し得るパラレルデータビットb0からb9)を受取り、信号110(たとえば高速シリアルデータ)を提供する。
信号110は、同期信号118に基づいた、分割器114に対するクロック信号124の生成により、シリアライザ回路100の全体にわたり同期化され得る。同期信号118がシリアライザ回路100に一律に提供されるため、同期信号118から生成されたクロック信号124は、異なるチャネル(またはシリアライザ回路100)の全体にわたり、スキューがほとんどまたは全く測定されない。
クロック信号124は、異なるチャネルの全体にわたり同一の位相を有するクロック信号128を分割器114に提供させる。その結果、各シリアライザ回路100内の対応するクロック信号128により制御されるマルチプレクサ108は、異なるシリアライザ回路100の全体にわたりほぼ同時に、同一の対応する入力ビットを有する信号110を信号106(1)または信号106(2)から提供する。
信号106(1)および106(2)は、分割器116(たとえばカウンタ)に提供されるクロック信号126および128に基づいて同期化され、この分割器116は、異なる位相を有する、p0からp4(図2)と標識付けされた5個のパルスをマルチプレクサ104に提供するクロック信号130を生成する。この例示的な実現例において、クロック信号130のパルスp0は、図2に示すように、クロック信号126および128によりトリガされる。
クロック信号126および128が異なるシリアライザ回路100の全体にわたって一律でありかつ同期化されているため、各対応するシリアライザ回路100に対するクロック信号130のパルスp0からp4は、シリアライザ回路100の全体にわたり、位相差を全く(またはほとんど)有さない。したがって、各通信チャネル用のシリアライザ回路100内のマルチプレクサ108は、ほぼ同時に、同一の対応するパラレルビット(たとえば、入力信号102のビットb0、b1、…、またはb9)を提供する。
この発明の1つ以上の実施例によると、同期スキームが開示される。たとえば、対応する通信チャネルを有する送受信機シリアライザ回路用の同期スキームが開示され、それにより、1つ以上のシリアライザ回路が同期化される。
1つの例示的な実現例において、シリアライザ回路内のマルチプレクサは、同一の対応するパラレルビットを提供するように同期化される。たとえば、同期スキームは、シリアル出力をアライメントし、それにより、異なるチャネルからのシリアル出力は、同一のパラレルビットデータ(たとえば、ビットb0、b1、b2、…、b9)を同時に伝送し得る。さらに、たとえばシリアル出力は、基準クロック(たとえば、クロック信号130のパルスp0または同期信号118のパルス)の各立上がり端の後に、或るパラレルデータビット(たとえばデータビットb0)を提供することができる。
上述の実施例は、この発明を例示するが、この発明を限定しない。この発明の原理に従って多数の変更および変形が可能であることも理解されるべきである。したがって、この発明の範囲は、前掲の請求項によってのみ規定される。
Claims (20)
- 集積回路であって、
第1のクロック信号および同期信号を受取るように、そして、少なくとも第2のクロック信号および第3のクロック信号を提供するように適合される同期回路と、
前記第2のクロック信号を受取るように、そして、第1の分割されたクロック信号を提供するように適合される第1の分割器回路と、
前記第3のクロック信号および前記第1の分割されたクロック信号を受取るように、そして、第2の分割されたクロック信号を提供するように適合される第2の分割器と、
前記第2の分割されたクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、前記第2の分割されたクロック信号の制御下において前記パラレルビットを選択的に提供するように適合される少なくとも1つのマルチプレクサと、
前記第1の分割されたクロック信号、および前記少なくとも1つのマルチプレクサからの前記パラレルビットを受取るように、そして、前記入力信号に基づきシリアル出力信号を提供するように適合される出力マルチプレクサとを含む、集積回路。 - 前記少なくとも1つのマルチプレクサは、各々が前記入力信号の前記パラレルビットの半分を受取る2つのマルチプレクサを含む、請求項1に記載の集積回路。
- フェーズロックループ回路を有する基準回路をさらに備え、前記基準回路は、基準クロック信号を受取るように、そして、前記第1のクロック信号および前記同期信号を提供するように適合される、請求項1に記載の集積回路。
- 前記同期回路は、第4のクロック信号を提供するようにさらに適合され、前記第1の分割器回路は、前記第4のクロック信号を受取るように適合される、請求項1に記載の集積回路。
- 前記同期回路、前記第1および第2の分割器回路、前記少なくとも1つのマルチプレクサ、ならびに前記出力マルチプレクサは、シリアライザ回路を構成し、前記集積回路はさらに、対応する通信チャネルに対する対応するシリアル出力信号を有する複数のシリアライザ回路を備える、請求項1に記載の集積回路。
- 前記シリアライザ回路についての前記シリアル出力信号は、前記通信チャネルの全体にわたり同期化される、請求項5に記載の集積回路。
- 前記シリアライザ回路についての前記シリアル出力信号は、通信チャネルの全体にわたり同期化され、前記シリアル出力信号の各々に対する前記パラレルビットのうちの対応するビットは、ほぼ同時に伝送される、請求項5に記載の集積回路。
- 前記同期回路、前記第1および第2の分割器回路、前記少なくとも1つのマルチプレクサ、ならびに前記出力マルチプレクサは、パラレル−シリアル変換を提供するためのシリアライザ回路を構成し、前記集積回路はさらに、前記同期信号に基づいて同期化される多数のシリアライザ回路を備える、請求項1に記載の集積回路。
- 同期信号を受取るように、そして、少なくとも第1のクロック信号を提供するように適合される同期回路と、
前記少なくとも第1のクロック信号を受取るように、そして、少なくとも第1の分割されたダウンクロック信号を提供するように適合される分割器回路と、
前記少なくとも第1の分割されたダウンクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、前記入力信号に基づき、かつ、前記少なくと
も第1の分割されたダウンクロック信号の制御下において、シリアル出力信号を提供するように適合されるマルチプレクサ回路とを備える、回路。 - 基準クロック信号を受取るように、そして、前記同期信号を前記同期回路に提供するように適合される基準回路をさらに備える、請求項9に記載の回路。
- 前記同期回路、前記分割器回路、および前記マルチプレクサ回路は、シリアライザ回路を構成し、前記回路はさらに、前記同期信号に基づいて同期化される多数の前記シリアライザ回路を備える、請求項9に記載の回路。
- 前記シリアライザ回路は、前記マルチプレクサ回路の前記シリアル出力信号を介して、同期化された態様で、前記パラレルビットの対応するビットを提供する、請求項11に記載の回路。
- 前記同期回路はさらに、前記シリアライザ回路に一律に提供されるクロック信号を受取るように適合される、請求項11に記載の回路。
- 前記少なくとも第1のクロック信号は、第1、第2、および第3のクロック信号を含む、請求項9に記載の回路。
- 前記分割器回路は、第1の分割されたダウンクロック信号を提供する第1の分割器回路と、第2の分割されたダウンクロック信号を提供する第2の分割器回路とを含む、請求項9に記載の回路。
- 前記マルチプレクサ回路は、各々が入力信号のパラレルビットの半分および前記第1の分割されたダウンクロック信号を受取る第1および第2のマルチプレクサと、前記第1および第2のマルチプレクサに結合されて前記第2の分割されたダウンクロック信号を受取る第3のマルチプレクサとを含み、前記第3のマルチプレクサは、前記第1および第2のマルチプレクサから出力信号を受取り、前記シリアル出力信号を提供する、請求項15に記載の回路。
- パラレル−シリアルデータ変換と、多数の通信チャネルの全体にわたるデータ伝送同期とを提供するための方法であって、
前記通信チャネルの全体にわたり同期化される同期信号およびクロック信号を提供するステップと、
前記通信チャネルの各々に対する前記同期信号および前記クロック信号に基づき、第1の分割されたダウンクロック信号を生成するステップと、
前記第1の分割されたダウンクロック信号の制御下において、パラレル入力データビットをシリアルデータビットに多重化するステップとを含み、前記シリアルデータビットは、前記通信チャネルの全体にわたり同期化される、方法。 - 基準クロック信号を提供するステップと、
前記基準クロック信号に基づき、前記同期信号および前記クロック信号を生成するステップとをさらに含む、請求項17に記載の方法。 - 前記通信チャネルの各々に対する前記パラレル入力データビットは、前記通信チャネルを介して同期して伝送される、請求項17に記載の方法。
- 前記通信チャネルの各々に対する前記同期信号および前記クロック信号に基づき、第2の分割されたダウンクロック信号を生成するステップをさらに含み、前記パラレル入力デ
ータビットをシリアルデータビットに多重化するステップは、前記第2の分割されたダウンクロック信号の制御下にさらに置かれる、請求項17に記載の方法。
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