KR100671594B1 - 반도체 소자의 얕은 접합 트랜지스터 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 31
- 150000002500 ions Chemical class 0.000 claims abstract description 24
- 238000010438 heat treatment Methods 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 2
- 230000004913 activation Effects 0.000 abstract description 5
- 230000001678 irradiating effect Effects 0.000 abstract description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052709 silver Inorganic materials 0.000 abstract 1
- 239000004332 silver Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000005465 channeling Effects 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체 소자의 얕은 접합 트랜지스터 제조 방법에 관한 것으로, 얕은 접합을 형성하기 위하여 불순물을 이온 주입한 후 활성화를 위하여 열처리하는 과정에서, 낮은 에너지로 많은 양의 이온을 조사할 수 있는 장비와 스파이크 RTP 장비를 이용하여 희생 산화막 없이 불순물을 주입하여 희생 산화막에 의한 침투성 불순물이 형성되는 것을 방지하며, 주입된 이온의 활성화를 위한 열공정시 온도 상승률 및 최고 온도 유지 시간을 조절하여 벌크 영역으로의 이온 확산을 제어하고, O2 가스의 공급량을 적절히 조절하여 주입된 이온의 손실을 방지함으로써 면저항이 작으면서 얕은 접합을 형성함과 동시에 열 부담(Thermal budget)을 낮추어 포화 전류 특성(Saturation current)을 향상시켜 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 얕은 접합 트랜지스터 제조 방법이 개시된다.
얕은 접합, 면저항, Spike RTP, 희생 산화막, 열처리, 온도 상승률
Description
도 1a 내지 도 1c를 참조하면, 본 발명에 따른 반도체 소자의 얕은 접합 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리실리콘층
5a : 저농도 불순물 영역 5b : 고농도 불순물 영역
5 : 얕은 접합 소오스/드레인 6 : 게이트 스페이서
본 발명은 반도체 소자의 얕은 접합 트랜지스터 제조 방법에 관한 것으로, 특히 접합 깊이와 저항을 동시에 낮출 수 있는 반도체 소자의 얕은 접합 트랜지스 터 제조 방법에 관한 것이다.
기존의 이온주입 장비는 낮은 에너지 영역에서 조사량을 높이는데 한계가 있다. 따라서, 이온 주입시의 채널링(Channeling)을 방지하기 위하여, 희생 산화막을 형성한 후 이온주입을 실시한다. 이때, 이온 주입되는 원자와 희생 산화막의 산소가 충돌하면서 실리콘 표면에 침입형 불순물을 생성하고, 침입형 불순물은 후속 열공정에 의해 확산되어 접합 깊이를 증가시킨다.
또한, 이런 침입형 불순물들이 후속 열공정에 의해 이온주입시의 Rp(Projected range) 및 비정질/결정질의 계면에 포획되게 되고, 이는 계속되는 후속열공정에 의해 적층 결함이나 전위 루프(Loop)의 형태로 전이하여 전하의 공핍 영역에 위치할 확률이 높아지게 된다.
지금까지의 열공정은 주로 순수 N2 분위기에서 실시하며, 또한 온도 상승시 최대한 50℃이상은 어렵고, 전기적 활성화를 위하여 최고 온도 유지 시간을 10초 이상으로 해야 함으로 침투형 불순물이 벌크(Bulk)로의 확산되는 것을 제어하기가 어렵다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 낮은 에너지로 많은 양의 이온을 조사할 수 있는 장비와 스파이크 RTP 장비를 이용하여 희생 산화막 없이 불순물을 주입한 후 활성화를 위한 열공정시 온도 상승률, 최고 온도 유지 시간 및 O2 가스의 공급량을 적절히 조절함으로써 면저항이 작으면서 얕은 접합을 형성하면서 열 부담(Thermal budget)을 낮추어 포화 전류 특성(Saturation current)을 향상시켜 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 얕은 접합 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 얕은 접합 트랜지스터 제조 방법은 소정의 공정을 실시하여 게이트 전극, 저농도 불순물 영역 및 게이트 스페이서가 형성된 반도체 기판이 제공되는 단계, 게이트 스페이서에 의해 일부 영역이 가려진 저농도 불순물 영역에 1차 이온 주입 공정으로 제 1 불순물을 주입하여 비정질층을 형성하는 단계, 저에너지로 많은 양의 이온을 주입할 수 있는 이온 주입기를 이용한 2차 이온 주입 공정으로 비정질층에 제 2 불순물을 주입하여 비정질층과 함께 고농도 불순물 영역을 형성하는 단계 및 소정의 온도 상승률, 목표 최고 온도 및 소정의 비율로 혼합된 가스 분위기에서 열처리를 실시하여 제 1 및 제 2 불순물을 활성화시켜 저항이 낮은 얕은 접합의 소오스/드레인을 형성하는 단계로 이루어진다.
1차 이온 주입 공정은 제 1 불순물로 BF2을 사용하여 10 내지 20kev의 이온 주입 에너지로 1E15 내지 2E15ions/cm2의 BF2를 주입한다. 2차 이온 주입 공정은 제 2 불순물로 B11을 사용하여 2 내지 5kev의 이온 주입 에너지로 1E15 내지 2E15ions/cm2의 B11를 주입한다. 제 1 및 제 2 이온 주입 공정으로 형성된 고농도 불순물 영역의 깊이는 100 내지 120nm이 되도록 한다.
열처리는 스파이크 급속 열처리 장비에서 600 내지 750℃의 온도로 1차 예열을 실시한 후 실시하며, 온도 상승률은 초당 150 내지 300℃로 한다. 열처리는 상기 목표 최고 온도에 도달하면 0 내지 1초 동안 상기 목표 최고 온도를 유지한 후 바로 냉각시키며, 목표 최고 온도는 1000 내지 1150℃로 한다. 이때, 혼합 가스는 질소 가스에 0.5 내지 1.0%의 산소 가스를 혼합한 가스를 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1c를 참조하면, 본 발명에 따른 반도체 소자의 얕은 접합 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1)의 소자 분리 영역에 필드 산화막(2)을 형성한 후 전체 상부에 게이트 산화막(2) 및 폴리실리콘층(3)을 순차적으로 형성한 후 게이트 마스크를 식각 마스크로 하는 식각 공정으로 폴리실리콘층(3) 및 게이트 산화막(2)을 패터닝한다. 이후 저농도 불순물 이온 주입을 실시하여 저농도 불순물 영역(5a)을 형성한다.
도 1b를 참조하면, 낮은 에너지로 많은 양의 이온을 조사할 수 있는 장비를 이용하여 고농도 이온 주입을 실시하여 고농도 불순물 영역(5b)을 형성한다.
낮은 에너지로 많은 양의 이온을 조사할 수 있는 장비를 이용한 고농도 불순물 이온 주입 공정은, 이온 주입이 실시되는 접합면에 희생 산화막을 형성하지 않은 상태에서, BF2을 1차 주입하여 반도체 기판(1)의 표면에서부터 약 300Å정도의 깊이까지 비정질층을 형성한다. 이후 낮은 에너지로 많은 양의 이온을 조사할 수 있는 장비를 이용하여 B11을 2차 주입하는 혼합 형태로 실시한다. 이때, 이온 주입시 채널링(Channeling)이 발생하지 않으면서 접합 깊이가 100 내지 120nm가 되도록 하기 위하여, BF2의 이온 주입 에너지는 10 내지 20keV로 하고, B11의 이온 주입 에너지는 2 내지 5KeV한다. 또한, 피크(Peak) 지점에서의 농도가 5E20 atoms/cm3가 되도록 하기 위하여, 각각의 조사량은 1E15 내지 2E15ions/cm2로 한다.
이렇게, BF2로 이온 주입을 실시하여 표면층의 약 300Å을 먼저 비정질화시켜 채널링(Channeling)의 발생을 억제할 수 있기 때문에, 희생 산화막을 형성하지 않고 연속적으로 비정질층 및 소자에 맞는 적정량의 B11을 낮은 에너지로 주입할 수 있다. 따라서, 희생 산화막을 사용하지 않으므로 이온 주입시 산화막층과의 충돌로 인한 산소의 기판 침투를 방지함으로써 접합 영역에 결함이 생기지 않는다.
도 1c를 참조하면, 고농도 불순물 영역(5b)에 주입된 이온을 활성화시키기 위하여 N2에 적정량의 O2가 첨가된 분위기에서 열처리를 실시하여 얕은 접합 소오스/드레인(5)을 형성한다.
열처리는 600 내지 750℃의 온도로 1차 예열을 실시한 후 이온주입 후 이온의 활성화 및 소자의 열 부담(Thermal budget)을 줄이기 위해 승온 속도를 초당 150 내지 300℃로 빠르게 상승시킨다. 또한, 최고 온도는 1000 내지 1150℃로 하며, 최고 온도에 도달하면 최고 온도 유지 시간 없이 바로 냉각한다. 이때, 공정 가스로는 N2 가스에 적정량의 O2가스를 혼합한 혼합 가스를 사용한다. 순수한 N2
분위기에서는 열처리를 실시하면 얇은 접합의 형성은 가능하나, 주입된 이온이 불순물 영역의 밖으로 아웃 디퓨젼(Out-diffusion)되는 양이 많아져 저항 특성이 저하된다. 따라서, N2 가스에 적정량의 O2 가스를 혼합하여 열처리시 실리콘 윈도우 표면에 약간의 산소막층(도시되지 않음)을 형성함으로써 이온들이 표면 밖으로 아웃 디퓨젼되는 것을 차단하여 고농도 접합 영역의 이온 손실(Dopant loss)을 줄일 수 있다.
이때, O2 가스의 함량을 너무 적게하면 초기성장단계에서 침입형 불순물의 주입으로 인해 실리콘 표면에서 불순물들의 확산이 증가하게 된다. 반대로, 산소농도가 너무 높게 되면 산화막층의 두께는 증가하게 되고, 침입형 불순물의 주입은 줄어들게 되지만, 접합층에 있어야할 불순물들이 산화막층에 많이 존재하게 되어 전체적으로 면저항이 높아지게 된다.
상기와 같이, 열공정시 산소의 함량은 접합깊이와 면저항을 결정할 수 있는 중요한 요소이므로 적절하게 공급량을 조절해야 하며, 이상적으로는 N2 가스에 O2
가스를 0.5 내지 1.0%를 혼합한다.
상술한 바와 같이, 본 발명은 저에너지로 많은 양의 이온을 주입할 수 있는 이온 주입기로 이온을 주입하고, 열공정시 온도 상승률 및 산소 가스의 함량을 적절히 조절하여 주입된 이온의 손실이 적고 저항이 낮은 얕은 접합을 형성함으로써 열 부담을 낮추어 포화 전류 특성을 향상시켜 소자의 신뢰성 및 전기적 특성을 향상시키는 효과가 있다.
Claims (10)
- 소정의 공정을 실시하여 게이트 전극, 저농도 불순물 영역 및 게이트 스페이서가 형성된 반도체 기판이 제공되는 단계;상기 게이트 스페이서에 의해 일부 영역이 가려진 상기 저농도 불순물 영역에 1차 이온 주입 공정으로 제 1 불순물을 주입하여 비정질층을 형성하는 단계;저에너지로 많은 양의 이온을 주입할 수 있는 이온 주입기를 이용한 2차 이온 주입 공정으로 상기 비정질층에 제 2 불순물을 주입하여 상기 비정질층과 함께 고농도 불순물 영역을 형성하는 단계 및소정의 온도 상승률, 목표 최고 온도 및 소정의 비율로 혼합된 가스 분위기에서 열처리를 실시하여 상기 제 1 및 제 2 불순물을 활성화시켜 저항이 낮은 얕은 접합의 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 1차 이온 주입 공정은 상기 제 1 불순물로 BF2을 사용하여 10 내지 20kev의 이온 주입 에너지로 1E15 내지 2E15ions/cm2의 상기 BF2를 주입하는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 2차 이온 주입 공정은 상기 제 2 불순물로 B11을 사용하여 2 내지 5kev의 이온 주입 에너지로 1E15 내지 2E15ions/cm2의 상기 B11를 주입하는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 고농도 불순물 영역의 깊이는 100 내지 120nm인 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 600 내지 750℃의 온도로 1차 예열을 실시한 후 실시하는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리의 온도 상승률은 초당 150 내지 300℃로 하는 것을 특징으로 하 는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 상기 목표 최고 온도에 도달하면 0 내지 1초 동안 상기 목표 최고 온도를 유지한 후 바로 냉각시키는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리의 목표 최고 온도는 1000 내지 1150℃로 하는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 혼합 가스는 질소 가스에 0.5 내지 1.0%의 산소 가스를 혼합한 가스를 사용하는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 스파이크 급속 열처리 장비에서 실시하는 것을 특징으로 하는 반도체 소자의 얕은 접합 트랜지스터 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000078507A KR100671594B1 (ko) | 2000-12-19 | 2000-12-19 | 반도체 소자의 얕은 접합 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000078507A KR100671594B1 (ko) | 2000-12-19 | 2000-12-19 | 반도체 소자의 얕은 접합 트랜지스터 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020049353A KR20020049353A (ko) | 2002-06-26 |
KR100671594B1 true KR100671594B1 (ko) | 2007-01-18 |
Family
ID=27683324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000078507A KR100671594B1 (ko) | 2000-12-19 | 2000-12-19 | 반도체 소자의 얕은 접합 트랜지스터 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100671594B1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040001875A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 채널특성을 개선시킨 반도체소자의 제조 방법 |
KR100908387B1 (ko) * | 2002-12-09 | 2009-07-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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-
2000
- 2000-12-19 KR KR1020000078507A patent/KR100671594B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
KR20020049353A (ko) | 2002-06-26 |
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