JPH08181085A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】 イオン注入により導入された不純物層の拡散
を抑え、かつリーク電流が増大しないようにすることを
目的とする。 【構成】 Si+ 10を1.5MeVで3×1013cm
-2の条件で注入し、加えて、イオン注入したSi+ の飛
程とほぼ同じ深さになるように、B+ 11を850Ke
Vで8×1012cm-2の条件で注入し、イオン注入領域
12を形成する。
を抑え、かつリーク電流が増大しないようにすることを
目的とする。 【構成】 Si+ 10を1.5MeVで3×1013cm
-2の条件で注入し、加えて、イオン注入したSi+ の飛
程とほぼ同じ深さになるように、B+ 11を850Ke
Vで8×1012cm-2の条件で注入し、イオン注入領域
12を形成する。
Description
【0001】
【産業上の利用分野】この発明は、チャネル注入,LD
D注入およびソース・ドレイン注入などの不純物形成に
おいて、浅い不純物層の形成を行う半導体装置の製造方
法に関する。
D注入およびソース・ドレイン注入などの不純物形成に
おいて、浅い不純物層の形成を行う半導体装置の製造方
法に関する。
【0002】
【従来の技術】半導体装置の微細化にともない、素子特
性を向上させるために、不純物層および拡散層の深さは
浅くなってきている。たとえば、0.35μmのチャネ
ル長の素子では、拡散層深さとして約0.15μm程度
であったが、チャネル長が0.25μmとなると拡散層
深さは約0.1μmとなり、さらにチャネル長が0.1
5μmとなると拡散層の深さは約0.06μm程度が要
求されている。これに対応してチャネル領域およびLD
D領域の深さも浅くする必要がある。
性を向上させるために、不純物層および拡散層の深さは
浅くなってきている。たとえば、0.35μmのチャネ
ル長の素子では、拡散層深さとして約0.15μm程度
であったが、チャネル長が0.25μmとなると拡散層
深さは約0.1μmとなり、さらにチャネル長が0.1
5μmとなると拡散層の深さは約0.06μm程度が要
求されている。これに対応してチャネル領域およびLD
D領域の深さも浅くする必要がある。
【0003】このように、浅い不純物層を形成するため
に、不純物のイオン注入のときの加速電圧を低電圧化す
ることや、さらには不純物の活性化のときの拡散を抑え
るために、低温熱処理あるいは高温短時間の熱処理が行
われている。ここで、文献1(T.Shibata et al:Abstra
ct of 1990 VLSI Symosium,P63)に報告されている例を
もとに、従来の技術に関して説明する。
に、不純物のイオン注入のときの加速電圧を低電圧化す
ることや、さらには不純物の活性化のときの拡散を抑え
るために、低温熱処理あるいは高温短時間の熱処理が行
われている。ここで、文献1(T.Shibata et al:Abstra
ct of 1990 VLSI Symosium,P63)に報告されている例を
もとに、従来の技術に関して説明する。
【0004】まず不純物層形成のプロセスフローを説明
すると、素子分離用酸化膜を形成した後、高真空でかつ
金属汚染を低減したクリーン化されたイオン注入装置を
用いて、As+ を25KeVで2×1015cm-2注入
し、その後、450℃〜1000℃で熱処理を行い、拡
散層を形成する。図4は、この拡散層のリーク電流を評
価した結果を示す、熱処理におけるアニール温度とリー
ク電流(REVERSE CURRENT )の関係を示す特性図であ
る。同図において、Ref.1(文献2:K.Tsukamoto,
Y.Akasaka, Y.Watari, Y.Kusano, Y.Hirose,and G.Nak
amura, Jpn.J.Appl.Phys.17,Suppl.17-1,187(1987)),
Ref.2(文献3:A.E.Michel, F.F.Fang, and E.S.
Pan, J.Appl.Pys.45,2991(1947))は上述したイオン注
入装置を用いなかった場合を示し、実線はそのイオン注
入装置を用いた場合を示す。
すると、素子分離用酸化膜を形成した後、高真空でかつ
金属汚染を低減したクリーン化されたイオン注入装置を
用いて、As+ を25KeVで2×1015cm-2注入
し、その後、450℃〜1000℃で熱処理を行い、拡
散層を形成する。図4は、この拡散層のリーク電流を評
価した結果を示す、熱処理におけるアニール温度とリー
ク電流(REVERSE CURRENT )の関係を示す特性図であ
る。同図において、Ref.1(文献2:K.Tsukamoto,
Y.Akasaka, Y.Watari, Y.Kusano, Y.Hirose,and G.Nak
amura, Jpn.J.Appl.Phys.17,Suppl.17-1,187(1987)),
Ref.2(文献3:A.E.Michel, F.F.Fang, and E.S.
Pan, J.Appl.Pys.45,2991(1947))は上述したイオン注
入装置を用いなかった場合を示し、実線はそのイオン注
入装置を用いた場合を示す。
【0005】図4から明らかなように、Ref.1およ
びRef.2においては、熱処理温度が低くなると極端
にリーク電流が増大している。一方、実線で示す場合
は、1000℃の処理に比較して450℃では約3桁程
度リーク電流は増大するが、それ以上には増大していな
い。これは、イオン注入する際の汚染を低減したために
リーク電流を低減することができたためである。しか
し、処理温度の低下にともない、なおリーク電流が増大
している原因としては、イオン注入時に生成する欠陥に
起因しているものと考えられる。すなわち、浅い不純物
層を形成するために不純物の拡散を抑えようとして熱処
理温度を下げると、不純物が拡散しないために、接合位
置にイオン注入時に発生する欠陥が残り、これがリーク
電流の原因と考えられている。
びRef.2においては、熱処理温度が低くなると極端
にリーク電流が増大している。一方、実線で示す場合
は、1000℃の処理に比較して450℃では約3桁程
度リーク電流は増大するが、それ以上には増大していな
い。これは、イオン注入する際の汚染を低減したために
リーク電流を低減することができたためである。しか
し、処理温度の低下にともない、なおリーク電流が増大
している原因としては、イオン注入時に生成する欠陥に
起因しているものと考えられる。すなわち、浅い不純物
層を形成するために不純物の拡散を抑えようとして熱処
理温度を下げると、不純物が拡散しないために、接合位
置にイオン注入時に発生する欠陥が残り、これがリーク
電流の原因と考えられている。
【0006】
【発明が解決しようとする課題】従来では、イオン注入
時の汚染を低減することにより、ある程度リーク電流を
低減することはできたが、本質的な原因が解決できてい
ないという問題があった。すなわち、イオン注入時に発
生する欠陥であり、これはAsが高濃度にイオン注入さ
れた場合には、不純物注入領域が非晶質となり、結晶と
非晶質との界面には多くの格子間Siが存在するためで
あり、この格子間Siがその後の熱処理により欠陥の発
生原因となる。
時の汚染を低減することにより、ある程度リーク電流を
低減することはできたが、本質的な原因が解決できてい
ないという問題があった。すなわち、イオン注入時に発
生する欠陥であり、これはAsが高濃度にイオン注入さ
れた場合には、不純物注入領域が非晶質となり、結晶と
非晶質との界面には多くの格子間Siが存在するためで
あり、この格子間Siがその後の熱処理により欠陥の発
生原因となる。
【0007】ここで、このイオン注入の後に高温の熱処
理を行うと、非晶質と結晶との界面に形成される格子間
Siのために不純物が増速拡散し、欠陥位置が接合の内
部に入るために、リーク電流の増大は見られない。しか
し、増速拡散するために接合が深くなってしまう。従っ
て、不純物の拡散を抑え、かつリーク電流の低減を測る
ためには、イオン注入における格子間Siの低減をする
ことが本質的な問題であり、これを解決する必要があ
る。
理を行うと、非晶質と結晶との界面に形成される格子間
Siのために不純物が増速拡散し、欠陥位置が接合の内
部に入るために、リーク電流の増大は見られない。しか
し、増速拡散するために接合が深くなってしまう。従っ
て、不純物の拡散を抑え、かつリーク電流の低減を測る
ためには、イオン注入における格子間Siの低減をする
ことが本質的な問題であり、これを解決する必要があ
る。
【0008】この発明は、以上のような問題点を解消す
るためになされたものであり、イオン注入により導入さ
れた不純物層の拡散を抑え、かつリーク電流が増大しな
いようにすることを目的とする。
るためになされたものであり、イオン注入により導入さ
れた不純物層の拡散を抑え、かつリーク電流が増大しな
いようにすることを目的とする。
【0009】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板中へ第1のイオンをイオン注入
して不純物領域を形成した後、この不純物領域より深い
位置へ第2のイオンを注入し、その後、熱処理を行っ
て、その不純物領域を含む周辺に空孔が存在する空孔領
域を形成することを特徴とする。
製造方法は、半導体基板中へ第1のイオンをイオン注入
して不純物領域を形成した後、この不純物領域より深い
位置へ第2のイオンを注入し、その後、熱処理を行っ
て、その不純物領域を含む周辺に空孔が存在する空孔領
域を形成することを特徴とする。
【0010】
【作用】第1のイオンのイオン注入時にできる非晶質と
結晶との界面で形成される格子間Siの多いところに、
欠陥を発生することなく空孔が導入される。
結晶との界面で形成される格子間Siの多いところに、
欠陥を発生することなく空孔が導入される。
【0011】
【実施例】以下、この発明の実施例を説明する前に、発
明の概要について説明する。イオン注入法を用いて浅い
不純物層を形成するためには、イオン注入時に発生する
欠陥を低減することが必須である。イオン注入時にでき
る欠陥としては、非晶質と結晶との界面で形成される格
子間Siである。これがその後の熱処理により転移の発
生原因となっている。
明の概要について説明する。イオン注入法を用いて浅い
不純物層を形成するためには、イオン注入時に発生する
欠陥を低減することが必須である。イオン注入時にでき
る欠陥としては、非晶質と結晶との界面で形成される格
子間Siである。これがその後の熱処理により転移の発
生原因となっている。
【0012】熱処理温度が低い場合には、当然これらの
転移は消滅しない。また、高温処理を行っても、例えば
1100度程度の熱処理を行っても、転移を消すことは
できず、この熱処理によってさらにこれら格子間Siの
ための不純物の増速拡散が生じてしまう。従って、本質
的にはこの格子間Siの発生を抑制するしかない。その
方法としては、非晶質と結晶との界面で揺らぎ幅を少な
くすることが必要である。これは、注入エネルギーを数
10KeV以下、例えば30KeV程度より小さくする
ことや、イオン注入時の基板温度を下げて基板原子の格
子振動を低減することにより実現できる。
転移は消滅しない。また、高温処理を行っても、例えば
1100度程度の熱処理を行っても、転移を消すことは
できず、この熱処理によってさらにこれら格子間Siの
ための不純物の増速拡散が生じてしまう。従って、本質
的にはこの格子間Siの発生を抑制するしかない。その
方法としては、非晶質と結晶との界面で揺らぎ幅を少な
くすることが必要である。これは、注入エネルギーを数
10KeV以下、例えば30KeV程度より小さくする
ことや、イオン注入時の基板温度を下げて基板原子の格
子振動を低減することにより実現できる。
【0013】しかし低温下では格子間Siの発生の抑制
が完全ではない。そこで、発生した格子間Siを低減す
るためには、この格子間シリコンが発生する領域のさら
に深いところにイオン注入を行い、これら格子間Siの
多い部分に空孔を導入し、格子間Siを吸収するように
すればよい。ここで、格子間Siの量が多いと、それを
吸収するために空孔を導入するためのイオン注入を高い
ドーズ量で行わなければならず、今度はこのときに発生
する欠陥が問題となってくるので、前述したように冷却
するなどで、初めに発生する格子間Siの量をある程度
低減しておく必要がある。
が完全ではない。そこで、発生した格子間Siを低減す
るためには、この格子間シリコンが発生する領域のさら
に深いところにイオン注入を行い、これら格子間Siの
多い部分に空孔を導入し、格子間Siを吸収するように
すればよい。ここで、格子間Siの量が多いと、それを
吸収するために空孔を導入するためのイオン注入を高い
ドーズ量で行わなければならず、今度はこのときに発生
する欠陥が問題となってくるので、前述したように冷却
するなどで、初めに発生する格子間Siの量をある程度
低減しておく必要がある。
【0014】一方、格子間Siの発生の抑制のためにさ
らに深いところにイオン注入を行って空孔を導入する方
法においては、その飛程付近に欠陥が生成されるため
に、この影響を回避しなければならない。この回避のた
めには、これら欠陥がデバイス特性に影響しないほど深
く注入するようにすればよい。すなわち、例えば、不純
物領域として深い位置の不純物濃度が高くなっているリ
トログレードウエルを形成する場合には、空孔を導入す
るためのイオン注入における注入深さをそのウエル濃度
の最大値付近に設けるようにすればよい。
らに深いところにイオン注入を行って空孔を導入する方
法においては、その飛程付近に欠陥が生成されるため
に、この影響を回避しなければならない。この回避のた
めには、これら欠陥がデバイス特性に影響しないほど深
く注入するようにすればよい。すなわち、例えば、不純
物領域として深い位置の不純物濃度が高くなっているリ
トログレードウエルを形成する場合には、空孔を導入す
るためのイオン注入における注入深さをそのウエル濃度
の最大値付近に設けるようにすればよい。
【0015】また、別な方法としては、ウエルより深い
位置にSi+ やGe+ などの飛程を設け、その欠陥位置
に更にB+ やP+ などを注入し、欠陥を電気的にシール
ドするようにしてもよい。更に別な方法としては、対象
とする半導体基板にとって不純物となる不純物イオンを
イオン注入し、空孔の導入と同時にイオン注入により発
生する欠陥のシールドをするようにしてもよい。そし
て、これらのことに、前述したように、注入エネルギー
を数10KeV以下、例えば30KeV程度より小さく
することや、イオン注入時の基板温度を下げて基板原子
の格子振動を低減するようにしておけば、より効果的で
ある。
位置にSi+ やGe+ などの飛程を設け、その欠陥位置
に更にB+ やP+ などを注入し、欠陥を電気的にシール
ドするようにしてもよい。更に別な方法としては、対象
とする半導体基板にとって不純物となる不純物イオンを
イオン注入し、空孔の導入と同時にイオン注入により発
生する欠陥のシールドをするようにしてもよい。そし
て、これらのことに、前述したように、注入エネルギー
を数10KeV以下、例えば30KeV程度より小さく
することや、イオン注入時の基板温度を下げて基板原子
の格子振動を低減するようにしておけば、より効果的で
ある。
【0016】以上のことは、基板として、バルク基板を
用いた場合であるが、基板として絶縁層が内装されてい
るSOI基板を用いると、空孔を導入するためのイオン
注入時の欠陥の発生を回避できる。すなわち、このとき
のイオン注入の飛程をSOI基板の絶縁層下部に設定す
ることで、欠陥は埋め込み絶縁層下の基板中に形成さ
れ、素子が形成される埋め込み絶縁層上のシリコン層に
は空孔のみが形成される。このため、素子形成領域には
イオン注入による欠陥が発生することなく、格子間Si
も抑制できる。
用いた場合であるが、基板として絶縁層が内装されてい
るSOI基板を用いると、空孔を導入するためのイオン
注入時の欠陥の発生を回避できる。すなわち、このとき
のイオン注入の飛程をSOI基板の絶縁層下部に設定す
ることで、欠陥は埋め込み絶縁層下の基板中に形成さ
れ、素子が形成される埋め込み絶縁層上のシリコン層に
は空孔のみが形成される。このため、素子形成領域には
イオン注入による欠陥が発生することなく、格子間Si
も抑制できる。
【0017】以下この発明の1実施例を図を参照して説
明する。 実施例1.図1は、この発明の1実施例であるMOSト
ランジスタの構成を示す断面図とその空孔分布を示す特
性図である。同図において、1はシリコン基板、2はフ
ィールド酸化膜、3はゲート酸化膜、4はゲート電極、
5はゲート電極4側壁に形成されたサイドウオール、6
は注入するAs+ である。
明する。 実施例1.図1は、この発明の1実施例であるMOSト
ランジスタの構成を示す断面図とその空孔分布を示す特
性図である。同図において、1はシリコン基板、2はフ
ィールド酸化膜、3はゲート酸化膜、4はゲート電極、
5はゲート電極4側壁に形成されたサイドウオール、6
は注入するAs+ である。
【0018】そして、図1(a)に示すように、サイド
ウオール5までが形成された工程の状態でAs+ 6を1
0KeVで2×1015cm-2注入して不純物注入領域7
を形成した。このとき、シリコン基板1裏面は、基板冷
却機構9を用いて冷却されており、基板冷却温度として
は−100℃とした。しかし、この場合でも、不純物注
入領域7の低部には、格子間Si発生領域8が形成され
ており、−100度に冷却しても完全には格子間Siを
低減できない。
ウオール5までが形成された工程の状態でAs+ 6を1
0KeVで2×1015cm-2注入して不純物注入領域7
を形成した。このとき、シリコン基板1裏面は、基板冷
却機構9を用いて冷却されており、基板冷却温度として
は−100℃とした。しかし、この場合でも、不純物注
入領域7の低部には、格子間Si発生領域8が形成され
ており、−100度に冷却しても完全には格子間Siを
低減できない。
【0019】更に、基板温度を77Kまで冷却してイオ
ン注入を行ったところ、発生する格子間Siの量は、基
板温度の低下と共に低減したが、完全には無くならなか
った。次に、図1(b)に示すように、このような試料
に、Si+ 10を1.5MeVで3×1013cm-2の条
件で注入した。加えて、イオン注入したSi+ の飛程と
ほぼ同じ深さになるように、B+ 11を850KeVで
8×1012cm-2の条件で注入し、イオン注入領域12
を形成した(図1(b))。
ン注入を行ったところ、発生する格子間Siの量は、基
板温度の低下と共に低減したが、完全には無くならなか
った。次に、図1(b)に示すように、このような試料
に、Si+ 10を1.5MeVで3×1013cm-2の条
件で注入した。加えて、イオン注入したSi+ の飛程と
ほぼ同じ深さになるように、B+ 11を850KeVで
8×1012cm-2の条件で注入し、イオン注入領域12
を形成した(図1(b))。
【0020】この後、熱処理として1000℃で10秒
間のランプアニールを行った。図1(c)は、このとき
の注入イオンの分布およびSi+ 注入で発生した空孔分
布13を示した分布特性図である。不純物注入領域7に
続く格子間Si発生領域8は空孔分布13で覆われ、格
子間Siは空孔により吸収される。
間のランプアニールを行った。図1(c)は、このとき
の注入イオンの分布およびSi+ 注入で発生した空孔分
布13を示した分布特性図である。不純物注入領域7に
続く格子間Si発生領域8は空孔分布13で覆われ、格
子間Siは空孔により吸収される。
【0021】また、Si+ 10の注入で形成された格子
間Siなどの欠陥が存在する欠陥領域10aは、B+ 1
1をイオン注入したことにより形成されるB+ 領域11
aで覆われ、電気的にシールドされているため、デバイ
ス特性には問題がない。次に、このような試料に層間膜
およびAl配線膜を形成し、デバイス特性を評価した。
その結果、リーク電流は10-10A以下であり、また接
合深さも0.08μmと浅い拡散層が形成できた。
間Siなどの欠陥が存在する欠陥領域10aは、B+ 1
1をイオン注入したことにより形成されるB+ 領域11
aで覆われ、電気的にシールドされているため、デバイ
ス特性には問題がない。次に、このような試料に層間膜
およびAl配線膜を形成し、デバイス特性を評価した。
その結果、リーク電流は10-10A以下であり、また接
合深さも0.08μmと浅い拡散層が形成できた。
【0022】実施例2.この実施例2では、MOSトラ
ンジスタの構成としては上記実施例と同様である。ただ
し、第1の実施例では、イオン注入にSi+ 10および
B+ 11を用いて、空孔の導入およびSi+ 10で形成
された欠陥の影響の回避を行ったが、この実施例2では
その代わりに、Ga+ を用いた。
ンジスタの構成としては上記実施例と同様である。ただ
し、第1の実施例では、イオン注入にSi+ 10および
B+ 11を用いて、空孔の導入およびSi+ 10で形成
された欠陥の影響の回避を行ったが、この実施例2では
その代わりに、Ga+ を用いた。
【0023】Ga+ を2.5MeVで3×1012cm-2
注入した。Ga+ は質量が大きいために、このイオン注
入では低ドーズ量でも十分な空孔が導入される。さら
に、GaはP型不純物であるために、p型の不純物層で
あるpウエル内で更に高濃度になり、Ga+ のイオン注
入により形成された欠陥は、電気的にはシールドされる
ことになる。従って、この実施例にように半導体基板に
とっては不純物となるGa+ ,Sb+ ,As+ などを直
接導入した方が、プロセス的には簡略化される。pウエ
ル内に空孔を形成するためのイオン注入を行う場合には
Ga+ やB+ が効果的であり、nウエル内に空孔を形成
するためのイオン注入を行う場合にはP+ やAs+ もし
くはSb+ が効果的である。
注入した。Ga+ は質量が大きいために、このイオン注
入では低ドーズ量でも十分な空孔が導入される。さら
に、GaはP型不純物であるために、p型の不純物層で
あるpウエル内で更に高濃度になり、Ga+ のイオン注
入により形成された欠陥は、電気的にはシールドされる
ことになる。従って、この実施例にように半導体基板に
とっては不純物となるGa+ ,Sb+ ,As+ などを直
接導入した方が、プロセス的には簡略化される。pウエ
ル内に空孔を形成するためのイオン注入を行う場合には
Ga+ やB+ が効果的であり、nウエル内に空孔を形成
するためのイオン注入を行う場合にはP+ やAs+ もし
くはSb+ が効果的である。
【0024】なお、上記実施例では、不純物層であるウ
エル内にイオン注入をするようにしたが、これに限るも
のではなく、ウエルの外側にイオン注入するようにして
も良い。デバイスの微細化にともない、ウエルも浅くな
ってきており、1〜2μm程度の深さのウエル領域でも
良くなってきている。従って、このウエルの下部に、例
えば、As+ やP+ などを3MeVで4×1012〜1×
1013cm-2注入すれば、このイオン注入自身で生成さ
れる欠陥は、問題にならず、また半導体基板表面層にも
空孔を十分に生成できる。
エル内にイオン注入をするようにしたが、これに限るも
のではなく、ウエルの外側にイオン注入するようにして
も良い。デバイスの微細化にともない、ウエルも浅くな
ってきており、1〜2μm程度の深さのウエル領域でも
良くなってきている。従って、このウエルの下部に、例
えば、As+ やP+ などを3MeVで4×1012〜1×
1013cm-2注入すれば、このイオン注入自身で生成さ
れる欠陥は、問題にならず、また半導体基板表面層にも
空孔を十分に生成できる。
【0025】実施例3.以下、例えば、MOSトランジ
スタのチャネル注入やLDD注入に対応した低ドーズ注
入の場合に浅い不純物層を形成する方法に関する、この
発明の第3の実施例について説明する。図2は、この実
施例3における半導体装置の構成を示す断面図と、その
不純物分布を示す分布図である。
スタのチャネル注入やLDD注入に対応した低ドーズ注
入の場合に浅い不純物層を形成する方法に関する、この
発明の第3の実施例について説明する。図2は、この実
施例3における半導体装置の構成を示す断面図と、その
不純物分布を示す分布図である。
【0026】まず、シリコン基板20上のフィールド酸
化膜21に囲まれた領域の酸化膜22を介して、シリコ
ン基板20にnチャネルMOSのチャネル注入としてB
+ 23をイオン注入する。このイオン注入は、5KeV
で8×1012cm-2とした。このことにより、フィール
ド酸化膜21に囲まれた領域のシリコン基板20表面に
B分布24が形成される。次いで、今度は、図2(b)
に示すように、Ga+ 25を2MeVで5×1012cm
-2注入して、シリコン基板20内にGa分布26を約
1.1μmの深さに形成した。その後、750℃で20
分間の熱処理を行った。
化膜21に囲まれた領域の酸化膜22を介して、シリコ
ン基板20にnチャネルMOSのチャネル注入としてB
+ 23をイオン注入する。このイオン注入は、5KeV
で8×1012cm-2とした。このことにより、フィール
ド酸化膜21に囲まれた領域のシリコン基板20表面に
B分布24が形成される。次いで、今度は、図2(b)
に示すように、Ga+ 25を2MeVで5×1012cm
-2注入して、シリコン基板20内にGa分布26を約
1.1μmの深さに形成した。その後、750℃で20
分間の熱処理を行った。
【0027】図2(c)は、熱処理後の不純物分布を示
しており、Ga+ のイオン注入なしのときのB分布28
は、格子間Si分布29のために、基板の深い方向へ広
がりが大きくなっている。これに対して、Ga+ を注入
したときのB分布27の広がりは、Ga+ のイオン注入
により形成されるGa分布30の存在により抑制され、
より浅い不純物分布が形成されている。なお、同図中符
号31は空孔分布を示すものである。
しており、Ga+ のイオン注入なしのときのB分布28
は、格子間Si分布29のために、基板の深い方向へ広
がりが大きくなっている。これに対して、Ga+ を注入
したときのB分布27の広がりは、Ga+ のイオン注入
により形成されるGa分布30の存在により抑制され、
より浅い不純物分布が形成されている。なお、同図中符
号31は空孔分布を示すものである。
【0028】実施例4.次に、第4の実施例について説
明する。上記実施例では、基板としてバルクのシリコン
基板を用いていたが、これに限るものではなく、SOI
基板を用いるようにしても良い。図3は、この発明の第
4の実施例によるSOI基板を用いた場合の半導体装置
の構成を示す断面図である。同図に示したように、基板
シリコン40と厚さ0.1μmの埋め込み絶縁層41と
厚さ50nmの表面シリコン層42とからSOI基板4
3は構成されている。このSOI基板43の形成方法
は、張り合わせ法を用いても、また酸素イオンの注入に
よって埋め込み酸化膜を形成することによっても良い。
明する。上記実施例では、基板としてバルクのシリコン
基板を用いていたが、これに限るものではなく、SOI
基板を用いるようにしても良い。図3は、この発明の第
4の実施例によるSOI基板を用いた場合の半導体装置
の構成を示す断面図である。同図に示したように、基板
シリコン40と厚さ0.1μmの埋め込み絶縁層41と
厚さ50nmの表面シリコン層42とからSOI基板4
3は構成されている。このSOI基板43の形成方法
は、張り合わせ法を用いても、また酸素イオンの注入に
よって埋め込み酸化膜を形成することによっても良い。
【0029】そして、この表面シリコン層42上に形成
されたフィールド酸化膜2に囲まれた領域に、ゲート絶
縁膜3を介してゲート電極4が形成され、この側面には
サイドウオール5が形成されている。この状態の上よ
り、As+ 6を8KeVで1×1015cm-2注入した。
これにより、不純物注入領域7および格子間Si発生領
域8が形成される。
されたフィールド酸化膜2に囲まれた領域に、ゲート絶
縁膜3を介してゲート電極4が形成され、この側面には
サイドウオール5が形成されている。この状態の上よ
り、As+ 6を8KeVで1×1015cm-2注入した。
これにより、不純物注入領域7および格子間Si発生領
域8が形成される。
【0030】つぎに、Si+ 44を500KeVで5×
1013cm-2注入した。このことにより、SOI基板4
3表面より約0.8μmの位置にその濃度分布のピーク
が来るようなSi分布45が形成され、表面シリコン層
42中には、Si+ はほとんどないことになる。そし
て、このイオン注入により、図示していないが表面シリ
コン層42中に空孔領域が導入されることになる。その
後、1000℃で10秒間ランプアニールを行うこと
で、先にイオン注入したAs+ の増速拡散が抑制され、
浅い不純物層7aが形成された。
1013cm-2注入した。このことにより、SOI基板4
3表面より約0.8μmの位置にその濃度分布のピーク
が来るようなSi分布45が形成され、表面シリコン層
42中には、Si+ はほとんどないことになる。そし
て、このイオン注入により、図示していないが表面シリ
コン層42中に空孔領域が導入されることになる。その
後、1000℃で10秒間ランプアニールを行うこと
で、先にイオン注入したAs+ の増速拡散が抑制され、
浅い不純物層7aが形成された。
【0031】なお、上記実施例では、As+ の高濃度層
あるいはB+ の低濃度層の拡散状態に関して説明してき
たが、本願発明は、これに限るものではなく、またそれ
らの注入量に依存するものでもない。イオン注入で形成
された不純物領域は、多かれ少なかれ格子間Siの発生
がともなうので、本発明はイオン注入全てに関連した技
術である。
あるいはB+ の低濃度層の拡散状態に関して説明してき
たが、本願発明は、これに限るものではなく、またそれ
らの注入量に依存するものでもない。イオン注入で形成
された不純物領域は、多かれ少なかれ格子間Siの発生
がともなうので、本発明はイオン注入全てに関連した技
術である。
【0032】
【発明の効果】以上説明したように、浅い不純物層を形
成するためには、イオン注入時に導入された格子間Si
を無くすことが必須である。その方法として、格子間S
iの発生量を低減させるために、イオン注入のエネルギ
ーを下げることや、イオン注入時の基板温度を−100
℃以下にすることが挙げられる。しかしこれらの方法で
は、たとえ基板を77Kまで冷却下としても格子間Si
を完全には無くせない。
成するためには、イオン注入時に導入された格子間Si
を無くすことが必須である。その方法として、格子間S
iの発生量を低減させるために、イオン注入のエネルギ
ーを下げることや、イオン注入時の基板温度を−100
℃以下にすることが挙げられる。しかしこれらの方法で
は、たとえ基板を77Kまで冷却下としても格子間Si
を完全には無くせない。
【0033】ここで、この発明によれば、不純物層を形
成する領域より更に深いところにイオン注入を行い、イ
オン注入した領域の上に空孔を導入し、格子間Siを空
孔で打ち消すようにした。このため、格子間Siは無く
なり、リーク電流の増加や不純物の増速拡散などが抑制
でき、浅い不純物層が形成できるという効果がある。そ
して、更に不純物を注入して、より深いところのイオン
注入したことによる欠陥を電気的にシールドするように
した。なお、SOI基板を用いれば、空孔を導入するイ
オン注入を埋め込み絶縁層の下へ行うことで、そのシー
ルドのための不純物注入は行わなくてもよくなる。
成する領域より更に深いところにイオン注入を行い、イ
オン注入した領域の上に空孔を導入し、格子間Siを空
孔で打ち消すようにした。このため、格子間Siは無く
なり、リーク電流の増加や不純物の増速拡散などが抑制
でき、浅い不純物層が形成できるという効果がある。そ
して、更に不純物を注入して、より深いところのイオン
注入したことによる欠陥を電気的にシールドするように
した。なお、SOI基板を用いれば、空孔を導入するイ
オン注入を埋め込み絶縁層の下へ行うことで、そのシー
ルドのための不純物注入は行わなくてもよくなる。
【図1】 この発明の1実施例であるMOSトランジス
タの構成を示す断面図とその空孔分布を示す特性図であ
る。
タの構成を示す断面図とその空孔分布を示す特性図であ
る。
【図2】 この発明の実施例3における半導体装置の構
成を示す断面図と、その不純物分布を示す分布図であ
る。
成を示す断面図と、その不純物分布を示す分布図であ
る。
【図3】 この発明の第4の実施例によるSOI基板を
用いた場合の半導体装置の構成を示す断面図である。
用いた場合の半導体装置の構成を示す断面図である。
【図4】 従来の半導体装置における拡散層のリーク電
流を評価した結果を示す特性図である。
流を評価した結果を示す特性図である。
1…シリコン基板、2…フィールド酸化膜、3…ゲート
酸化膜、4…ゲート電極、5…サイドウオール、6…A
s+ 、7…不純物注入領域、8…格子間Si発生領域、
9…基板冷却機構、10…Si+ 、10a…欠陥領域、
11…B+ 11a…B+ 領域、12…イオン注入領域、
13…空孔分布。
酸化膜、4…ゲート電極、5…サイドウオール、6…A
s+ 、7…不純物注入領域、8…格子間Si発生領域、
9…基板冷却機構、10…Si+ 、10a…欠陥領域、
11…B+ 11a…B+ 領域、12…イオン注入領域、
13…空孔分布。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 Z L
Claims (7)
- 【請求項1】 半導体基板中へ第1のイオンをイオン注
入して不純物領域を形成した後、 前記不純物領域より深い位置へ第2のイオンをイオン注
入し、 その後、熱処理を行って、前記不純物領域を含む周辺に
空孔が存在する空孔領域を形成することを特徴とする半
導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記第1のイオンは注入エネルギーを数10KeV以下
でかつ前記半導体基板の温度を−100℃以下にしてイ
オン注入することを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項1記載の半導体装置の製造方法に
おいて、 前記第1のイオンとしてAs+ ,P+ ,B+ ,BF2+の
いずれかを用い、 かつ、前記イオン注入により非晶質層が形成されない状
態とすることを特徴とする半導体装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、 前記第2のイオンとしてSi+ もしくはGe+ を用い、
前記不純物のイオン注入による形成される空乏層がとど
かない深さにイオン注入することを特徴とする半導体装
置の製造方法。 - 【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、 前記第2のイオンを注入した深さに、B+ もしくはP+
を重ねてイオン注入することを特徴とする半導体装置の
製造方法。 - 【請求項6】 請求項1記載の半導体装置の製造方法に
おいて、 前記第2のイオンとして、前記不純物領域内に空孔分布
を形成する前記半導体基板にとって不純物となる物質を
用いることを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項1記載の半導体装置の製造方法に
おいて、 前記半導体基板は埋め込み絶縁層を有するSOI構造で
あり、 かつ、前記第2のイオンとしてSi+ ,Ge+ ,Sb
+ ,Ga+ ,As+ のいずれかをイオン注入することを
特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6318127A JP3070420B2 (ja) | 1994-12-21 | 1994-12-21 | 半導体装置の製造方法 |
US08/576,458 US5837597A (en) | 1994-12-21 | 1995-12-21 | Method of manufacturing semiconductor device with shallow impurity layers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6318127A JP3070420B2 (ja) | 1994-12-21 | 1994-12-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08181085A true JPH08181085A (ja) | 1996-07-12 |
JP3070420B2 JP3070420B2 (ja) | 2000-07-31 |
Family
ID=18095814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6318127A Expired - Fee Related JP3070420B2 (ja) | 1994-12-21 | 1994-12-21 | 半導体装置の製造方法 |
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Country | Link |
---|---|
US (1) | US5837597A (ja) |
JP (1) | JP3070420B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US6632728B2 (en) | 2001-07-16 | 2003-10-14 | Agere Systems Inc. | Increasing the electrical activation of ion-implanted dopants |
JP2018029128A (ja) * | 2016-08-18 | 2018-02-22 | 株式会社Screenホールディングス | ドーパント導入方法 |
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JP2000183068A (ja) * | 1998-12-10 | 2000-06-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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US6352912B1 (en) * | 2000-03-30 | 2002-03-05 | International Business Machines Corporation | Reduction of reverse short channel effects by deep implantation of neutral dopants |
US6358823B1 (en) * | 2000-04-12 | 2002-03-19 | Institut Fuer Halbleiterphysik Frankfurt (Oder) Gmbh. | Method of fabricating ion implanted doping layers in semiconductor materials and integrated circuits made therefrom |
GB0200879D0 (en) * | 2002-01-16 | 2002-03-06 | Univ Surrey | Ion implanted junctions in silicon wafers |
JP3746246B2 (ja) * | 2002-04-16 | 2006-02-15 | 株式会社東芝 | 半導体装置の製造方法 |
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