JP3962638B2 - 半導体記憶装置、及び、半導体装置 - Google Patents
半導体記憶装置、及び、半導体装置 Download PDFInfo
- Publication number
- JP3962638B2 JP3962638B2 JP2002177072A JP2002177072A JP3962638B2 JP 3962638 B2 JP3962638 B2 JP 3962638B2 JP 2002177072 A JP2002177072 A JP 2002177072A JP 2002177072 A JP2002177072 A JP 2002177072A JP 3962638 B2 JP3962638 B2 JP 3962638B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- normal
- memory cell
- bit line
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 87
- 230000015654 memory Effects 0.000 claims description 253
- 238000007667 floating Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 9
- 239000000969 carrier Substances 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 24
- 239000000872 buffer Substances 0.000 description 21
- 101100247442 Arabidopsis thaliana RBL7 gene Proteins 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 10
- 238000003491 array Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 101100247438 Arabidopsis thaliana RBL3 gene Proteins 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 101100467813 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RBS1 gene Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 1
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 1
- 102000004642 Retinoblastoma-Like Protein p130 Human genes 0.000 description 1
- 108010003494 Retinoblastoma-Like Protein p130 Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Thin Film Transistor (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体装置に関し、特に、フローティングボディを共通化した2つのMISFETから構成されたメモリセルを有する半導体記憶装置及び半導体装置に関する。
【0002】
【従来の技術】
CPUに必要な高速メモリとして1次、2次、3次のキャッシュメモリがSRAMで構成されてきたが、最近では、これらのうち上位のものあるいは全てがCPUと同一のチップ内に混載されるようになってきている。その理由は、チップ外部にデータを配線することによる欠点を解消するためであり、例えば、アクセス時間の増大、パワーの増大などを、1つのチップに混載することで解消するためである。これらキャッシュメモリとしては、上位へ行くほど容量は少ないがより高速なアクセスを実現できるメモリが要求されている。
【0003】
1次キャッシュは、いわゆる6トランジスタSRAMでしか達成できないような高速性が要求されるので、これ以外のメモリセルで実現することは現状では困難であるが、2次あるいは3次キャッシュメモリは、アクセス時間の制限が1次キャッシュメモリよりも緩いので、DRAMセルで置き換える可能性も考えられる。特に、3次キャッシュメモリは、最近の例である24Mbit(3M Byte)をオンチップ化する設計例も見られるように(D. Weiss et al. , “The On-chip 3MB Subarray Based 3rd Level Cache on an Itanium Microprocessor”, ISSCC Digest of Technical Papers, pp.112-113, Feb., 2002)、大容量化してきている。
【0004】
この例では、CPU全体のチップ面積に対する3次キャッシュメモリが占める割合は50%近くになっている。したがって、特に、3次キャッシュメモリをCPUと同一のチップに混載しようとする場合は、セル面積が重要なファクターとなる。このため、この3次キャッシュメモリを、6トランジスタSRAMよりも、1トランジスタ−1キャパシタ(1T−1C)で構成した方が、セル面積的に有利である。
【0005】
【発明が解決しようとする課題】
しかし、問題は、従来の1T−1Cメモリセルを製造するプロセスは、CPUを製造するプロセスと大幅に違うということである。これは、1T−1Cメモリセルのキャパシタを製造するプロセスが、CPUを製造するプロセスより複雑なためである。このため、3次キャッシュメモリを1T−1Cで構成すると、製造コストが増大してしまうという問題がある。
【0006】
特に、最近の微細なメモリセルでは、トレンチ型にせよスタック型にせよ、キャパシタ製造が非常に難しくなってきている。トレンチ型では、非常にアスペクト比の大きなキャパシタ用のトレンチを掘るとともに、縦型のトランジスタを作る傾向にある(R. Weis et al.“A High Cost Effective 8F2 DRAM Cell with a Double Gate Vertical Transistor Device for 100nm and Beyond ”, IEDM Tech. Dig. , pp.415-418, Dec. 2001)。また、スタック型では、SiO2に代わる高誘電率の絶縁膜を開発する必要が出てきている(Y. Park and K. Kim,“COB Stack DRAM Cell Technology beyond 100nm Technology Node”, IEDM Tech. Dig., pp.391-394, Dec. 2001)。このため、DRAMのメモリセルの製造プロセスは、ますます、CPUなどのロジック回路の製造プロセスから乖離してきている。したがって、大きな製造コストの増加を招くことなく、メモリセル面積の比較的小さいDRAMセルをキャッシュメモリとしてCPUにオンチップ化することは、現状の技術では達成できない。
【0007】
以上の課題に鑑み、本発明は、FBC(floating body transistor cell)をキャッシュメモリとしてCPUに搭載可能にすることを目的とする。なぜなら、FBCはメモリセル面積が小さい上に、製造プロセスもCPU等のロジック回路と同等だからである。但し、FBCはリフレッシュ動作が必要であるが、このリフレッシュ動作は、CPUからキャッシュメモリにアクセスするビジーレートを高めてしまい好ましくない。これは実質的にキャッシュメモリのアクセス時間の遅延を大きくするからである。したがって、本発明では、FBCのリフレッシュ動作を通常動作から隠すことができる半導体記憶装置を提供することも目的とする。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、
マトリックス状に配置された複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第1ソース領域と、この第1ソース領域と離れて前記半導体層に形成された第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間における前記半導体層上に形成された第1ゲート電極とを有しており、前記第1ソース領域と前記第1ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第1MISFETと、
前記半導体層に形成された第2ソース領域と、この第2ソース領域と離れて前記半導体層に形成された第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間における前記半導体層上に形成された第2ゲート電極とを有しており、前記第2ソース領域と前記第2ドレイン領域との間の前記半導体層が、前記第1MISFETと共通に使用されるフローティングボディである、第2MISFETと、
を備えるとともに、
各メモリセルは、前記フローティングボディに多数キャリアを保持した第1データ状態と、前記フローティングボディから多数キャリアを放出した第2データ状態とを有し、
当該半導体記憶装置は、さらに、
ワード線方向に並ぶ前記メモリセルにおける前記第1MISFETの前記第1ゲート電極を接続する、複数の通常ワード線と、
前記ワード線方向に並ぶ前記メモリセルにおける前記第2MISFETの前記第2ゲート電極を接続する、前記通常ワード線とは異なる複数のリフレッシュ用ワード線と、
前記ワード線方向と交差する方向であるビット線方向に並ぶ前記メモリセルにおける前記第1MISFETの前記第1ドレイン領域を接続する、複数の通常ビット線と、
前記ビット線方向に並ぶ前記メモリセルにおける前記第2MISFETの前記第2ドレイン領域を接続する、前記通常ビット線とは異なる、複数のリフレッシュ用ビット線と、
前記メモリセルアレイの前記ビット線方向の一方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第1データ状態であるか、前記第2データ状態であるかを判定する、通常センスアンプ回路と、
前記メモリセルアレイの前記ビット線方向の他方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第1データ状態であるか、前記第2データ状態であるかを判定する、リフレッシュ用センスアンプ回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数の通常ビット線の中から1本を選択する、第1ビット線選択回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数のリフレッシュ用ビット線の中から1本を選択する、第2ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数のリフレッシュ用ビット線の中から1本を選択する、第3ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数の通常ビット線の中から1本を選択する、第4ビット線選択回路とを、備え、
前記第1ビット線選択回路により選択された通常ビット線が、前記通常センスアンプ回路に接続され、
前記第2ビット線選択回路により選択されたリフレッシュ用ビット線が、前記通常センスアンプ回路に接続され、
前記第3ビット線選択回路により選択されたリフレッシュ用ビット線が、前記リフレッシュ用センスアンプ回路に接続され、
前記第4ビット線選択回路により選択された通常ビット線が、前記リフレッシュ用センスアンプ回路に接続される、
ことを特徴とする。
【0009】
【発明の実施の形態】
〔第1実施形態〕
本発明の第1実施形態は、メモリセルアレイを構成するメモリセルをフローティングボディを共通にする第1MISFETと第2MISFETとで構成することにより、このメモリセルに対して第1MISFETからも第2MISFETからもアクセスすることができるようにしてものである。さらに、各メモリセルにおける第1MISFETのゲート及びドレインを通常ワード線及び通常ビット線にそれぞれ接続し、第2MISFETのゲート及びドレインをリフレッシュ用ワード線及びリフレッシュ用ビット線にそれぞれ接続することにより、このメモリセルアレイに対するリフレッシュ動作をメモリセルアレイ外部から隠蔽することができるようにしたものである。より詳しくを、以下に説明する。
【0010】
図1は、本実施形態に係るメモリセルMCの回路図を示している。この図1に示すように、本実施形態においては、1つの単位メモリセルMCは、2つのMISFET Tr1、Tr2により構成されている。これらMISFET Tr1のフローティングボディと、MISFET Tr2のフローティングボディとは、共通に接続されており、2つのMISFETにより1ビットの情報を記憶する。
【0011】
MISFET Tr1のゲートGは通常ワード線NWLに接続されており、ドレインDは通常ビット線NBLに接続されており、ソースSは共通ソース線を介してグランド(GND)に接続されている。一方、MISFET Tr2のゲートGはリフレッシュ用ワード線RWLに接続されており、ドレインDはリフレッシュ用ビット線RBLに接続されており、ソースSは共通ソース線を介してグランドに接続されている。
【0012】
図1のメモリセルMCは、MISFET Tr1からでもMISFET Tr2からでもアクセス可能であり、データの読み出しとデータの書き込みができるようになっている。但し、本実施形態においては、MISFET Tr1とMISFET Tr2から同時にアクセスすることは、しないものとする。
【0013】
図2は、MISFET Tr1の構造を説明する断面図であり、図3は、MISFET Tr2の構造を説明する断面図である。
【0014】
図2に示すように、本実施形態に係るメモリセルMCにおいては、例えば、シリコンにより形成された半導体基板20上に、絶縁膜22が形成されている。本実施形態においては、この絶縁膜22は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【0015】
絶縁膜22上には、p型の半導体層24が形成されている。つまり、本実施形態におけるメモリセルMCのMISFET Tr1はSOI(silicon on insulator)基板上に形成される。半導体層24には、n型のソース領域26と、n型のドレイン領域28が形成されている。これらソース領域26とドレイン領域28とは、互いに離れて形成されているとともに、絶縁膜22に達する深さまで形成されている。このソース領域26とドレイン領域28との間の半導体層24は、フローティングボディ30を形成する。また、フローティングボディ30のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域(図示省略)が形成されている。このフローティングボディ30は、ソース領域26とドレイン領域28と絶縁膜22と絶縁領域により、他のメモリセルMCから電気的に絶縁されることとなり、フローティング状態になる。ソース領域26とドレイン領域28との間のフローティングボディ30上には、ゲート絶縁膜32を介して、ゲート電極34が形成されている。本実施形態においては、このゲート絶縁膜32は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【0016】
上述したように、MISFET Tr1のソース領域26は共通のソース線に接続され、ドレイン領域28は通常ビット線NBLに接続され、ゲート電極34は通常ワード線NWLに接続される。
【0017】
同様に、図3に示すように、MISFET Tr2も、共通の半導体基板20及び絶縁膜22とを有するSOI基板上に形成されている。絶縁膜22上には、MISFET Tr1と共通の半導体層24が形成されている。半導体層24には、このMISFET Tr2用のn型のソース領域46と、n型のドレイン領域48が形成されている。これらソース領域46とドレイン領域48とは、互いに離れて形成されているとともに、絶縁膜22に達する深さまで形成されている。また、このソース領域46とドレイン領域48とは、MISFET Tr1のソース領域26とドレイン領域28とも離れて形成されている。このソース領域46とドレイン領域48との間の半導体層24は、フローティングボディ30を形成する。このフローティングボディ30は、MISFET Tr1と共通に使用される。また、フローティングボディ30のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域(図示省略)が形成されている。ソース領域46とドレイン領域48との間のフローティングボディ30上には、ゲート絶縁膜52を介して、ゲート電極54が形成されている。本実施形態においては、このゲート絶縁膜52は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【0018】
上述したように、MISFET Tr2のソース領域46は共通のソース線に接続され、ドレイン領域48はリフレッシュ用ビット線RBLに接続され、ゲート電極54はリフレッシュ用ワード線RWLに接続される。
【0019】
これら図1乃至図3に示したメモリセルMCは、フローティングボディ30を、第1の電位に設定した第1データ状態と、第2の電位に設定した第2のデータ状態とをダイナミックに記憶する。具体的には、第1データ状態は、通常ワード線NWL及び通常ビット線NBLに高レベル電圧を与えることにより、メモリセルMCを5極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア(nチャネルの場合、ホール)をフローティングボディ30に保持することにより書き込まれる。これが例えば、データ“1”である。さらには、リフレッシュ用ワード線RWL及びリフレッシュ用ビット線RBLに高レベル電圧を与えることによっても、同様に動作するので、データ“1”を書き込むことができる。
【0020】
第2データ状態は、通常ワード線NWLに高レベル電圧を与えて容量結合によりフローティングボディ30の電位を高くし、通常ビット線NBLを低レベル電圧にして、選択されたメモリセルMCのフローティングボディ30とドレイン領域28との接合に順バイアス電流を流してフローティングボディ30の多数キャリアをドレイン領域28に放出することにより書き込まれる。これが例えばデータ“0”である。さらには、リフレッシュ用ワード線RWLに高レベル電圧を与えて容量結合によりフローティングボディ30の電位を高くし、リフレッシュ用ビット線RBLを低レベル電圧にしても、同様に動作するので、データ“0”を書き込むことができる。
【0021】
メモリセルMCがデータ“1”を保持しているか、それともデータ“0”を保持しているかは、MISFETのゲートしきい値の差として表れる。すなわち、データ“1”を保持しているメモリセルMCのフローティングボディ電位VBとゲート電圧VGとの関係、及び、データ“0”を保持しているメモリセルMCのフローティングボディ電位VBとゲート電圧VGとの関係は、図4に示すグラフのようになる。
【0022】
この図4に示すように、フローティングボディ電位VBによる基板バイアスの結果として、データ“1”を保持しているメモリセルMCのしきい値電圧Vth1は、データ“0”を保持しているメモリセルMCのしきい値電圧Vth0より低くなる。したがって、メモリセルMCからのデータ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより、判定することができる。このようにメモリセルMCを流れるセル電流の検出も、MISFET Tr1を用いて行うこともできるし、MISFET Tr2を用いて行うこともできる。
【0023】
なお、本実施形態においては、上述したようにMISFET Tr1とMISFET Tr2を同時にアクセスしないようにしているので、1つのメモリセルMCにおいて、通常ワード線NWLとリフレッシュ用ワード線RWLの双方が同時に活性化してハイレベルにはならない。すなわち、本実施形態においては、通常ワード線NWLとリフレッシュ用ワード線RWLのうちの少なくとも一方は、負電位のレベルにホールドされるようにしている。
【0024】
このため、ホールがフローティングボディ30に蓄積され、適当な容量が、通常ワード線NWLとフローティングボディ30との間、又は、リフレッシュ用ワード線RWLとフローティングボディ30との間に形成され、この容量が安定化キャパシタの役割を担う。これまでは、安定化キャパシタは、(1)STI(shallow trench isolation)の中に作り込んだポリシリコンの柱とフローティングボディとの間の容量として形成されたり、(2)絶縁膜22に埋め込んだバックゲートとフローティングボディ30との間の容量として形成されたり、(3)MISFET Tr1及びTr2とは別のMISFETを設け、この別のMISFETのゲート容量として形成されたりしていた。しかし、本実施形態によれば、通常のFBCに必要とされていたこの安定化キャパシタを、省くことが可能になる。
【0025】
図5は、図1に示したメモリセルMCをマトリックス状に配置したメモリセルアレイMCAとビット線選択回路SL10〜SL16の構成と、センスアンプ回路の配置を示す図である。この図5においては、丸印がMISFET Tr1又はMISFET Tr2を表しており、線で結ばれた2個のMISFETにより、フローティングボディ30が共通化された1つのメモリセルMCを構成している。
【0026】
このメモリセルアレイMCAのロー方向には、通常ビット線NBL0〜NBL3と、リフレッシュ用ビット線RBL0〜RBL3とが、交互に並列に形成されている。より詳しくは、同一のローに配置されているMISFET Tr1のドレインは、1本の通常ビット線NBL0〜NBL3に接続されており、同一のローに配置されているMISFET Tr2のドレインは、1本のリフレッシュ用ビット線RBL0〜RBL3に接続されている。
【0027】
また、このメモリセルアレイMCAのカラム方向には、通常ワード線NWLnと、リフレッシュ用ワード線RWLnとが、2本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているMISFET Tr1のゲートは、通常ワード線NWLnに接続されており、同一のカラムに配置されているMISFET Tr2のゲートは、リフレッシュ用ワード線RWLnに接続されている。
【0028】
なお、この図5のメモリセルアレーMCAにおいては、8個のメモリセルMCが示されているが、実際には、ロー方向及びカラム方向に向かって、さらに多くのメモリセルMCがマトリックス状に配置されていてる。ここでは、通常ワード線NWLnは256本設けられており、リフレッシュ用ワード線RWLnも256本設けられているものとする。つまり、n=0〜255である。
【0029】
このメモリセルアレイMCAの図中左側には、第1ビット線選択回路SL10と第2ビット線選択回路SL12とが設けられており、メモリセルアレイMCAの図中右側には、第3ビット線選択回路SL14と第4ビット線選択回路SL16とが設けられている。第1ビット線選択回路SL10は、第1選択信号線NNBS0〜NNBS3の選択信号に基づいて、通常ビット線NBL0〜NBL3のいずれか1つを、通常センスアンプ回路NS/Aに接続する。第2ビット線選択回路SL12は、第2選択信号線RNBS0〜RNBS3の選択信号に基づいて、リフレッシュ用ビット線RBL0〜RBL3のいずれか1つを、通常センスアンプ回路NS/Aに接続する。
【0030】
第3ビット線選択回路SL14は、第3選択信号線RRBS0〜RRBS3の選択信号に基づいて、リフレッシュ用ビット線RBL0〜RBL3のいずれか1つを、リフレッシュ用センスアンプ回路RS/Aに接続する。第4ビット線選択回路SL16は、第4選択信号線NRBS0〜NRBS3の選択信号に基づいて、通常ビット線NBL0〜NBL3のいずれか1つを、リフレッシュ用センスアンプ回路RS/Aに接続する。
【0031】
次に、この図5に基づいて、本実施形態に係る半導体記憶装置がメモリセルアレイMCAに対して行う通常動作とリフレッシュ動作の制御方法を説明する。ここで通常動作とは、読み出し動作及び書き込み動作を意味するものとする。本実施形態においては、動作のパターンを次の7通りに区分することにより、リフレッシュ動作をバックグランドで行えるようにしている。
【0032】
まず、前提として、通常動作の際も、活性化される通常ワード線NWLに沿って設けられたすべての通常センスアンプ回路NS/Aは動作させて、ビット線選択回路で選択されたメモリセルMCのデータを読み出して、ラッチし、これをメモリセルMCにライトバックする動作は行うものとする。そして、通常動作が読み出し動作の場合は、このラッチしたデータを読み出す。通常動作が書き込み動作の場合は、必要に応じて、このラッチしたデータを反転させて書き込みを行うものとする。すなわち、読み出したデータと書き込むデータとが一致している場合は、ラッチしたデータをそのままライトバックし、読み出したデータと書き込むデータとが一致していない場合は、ラッチしたデータを反転させて書き込む。
【0033】
(1)通常動作のみがこのメモリセルアレイMCAに要求された場合
選択された1本の通常ワード線NWLi(i=0〜255)が活性化されてハイレベルになり、第1ビット線選択回路SL10により選択された1本の通常ビット線NBLが通常センスアンプ回路NS/Aに接続される。すなわち、第1選択信号線NNBS0〜NNBS3の選択信号のいずれか1つが活性化されてハイレベルになり、通常ビット線NBL0〜NBL3のいずれか1本が、通常センスアンプ回路NS/Aに接続される。通常センスアンプ回路NS/Aでは、選択されたメモリセルMCのデータを、MISFET Tr1を用いて読み出し、ラッチする。通常動作が読み出し動作であれば、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作であれば、書き込むデータに応じて、このラッチしたデータをそのままメモリセルMCに書き込むか、このラッチしたデータを反転してメモリセルMCに書き込む。
【0034】
(2)リフレッシュ動作のみがこのメモリセルアレイMCAに要求された場合
選択された1本の通常ワード線NWLi(i=0〜255)が活性化されてハイレベルになり、第3ビット線選択回路SL14により選択された1本のリフレッシュ用ビット線RBLがリフレッシュ用センスアンプ回路RS/Aに接続される。すなわち、第3選択信号線RRBS0〜RRBS3の選択信号のいずれか1つが活性化されてハイレベルになり、リフレッシュ用ビット線RBL0〜RBL3のいずれか1本が、リフレッシュ用センスアンプ回路RS/Aに接続される。リフレッシュ用センスアンプ回路RS/Aでは、選択されたメモリセルMCのデータを、MISFET Tr2を用いて読み出し、再度、メモリセルMCに書き込む。
【0035】
(3)通常動作とリフレッシュ動作がこのメモリセルアレイMCAに重複して要求されたが、ワード線選択アドレスが異なる場合
これは、例えば図5において、メモリセルMC−1に対して通常動作をしている間に、メモリセルMC−2やメモリセルMC−4に対してリフレッシュ動作の要求があった場合である。この場合、通常動作で活性化される通常ワード線NWLと、リフレッシュ動作で活性化されるリフレッシュ用ワード線RWLとは、異なるワード線選択アドレスに属しているので、上述した(1)の動作と(2)の動作を独立に行えばよい。
【0036】
(4)通常動作を行っているメモリセルMCに対して、リフレッシュ動作の要求があった場合
これは、例えば図5において、メモリセルMC−1に対して通常動作をしている間に、同じメモリセルMC−1に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した(1)に従って動作をしていることになる。上述した前提条件があるので、このメモリセルMCに対する読み出し動作において、メモリセルMCへのライトバックが行われるか、又は、このメモリセルMCに対する書き込み動作において、メモリセルMCへの書き込みが行われる。したがって、このメモリセルMCに対するリフレッシュ動作は不要である。このため、このメモリセルMCに対するリフレッシュ動作は行わず、リフレッシュ制御用のカウンタ(ここでは、内部ローアドレスカウンタ)を1つ先に進める。リフレッシュ動作を行わないため、リフレッシュ用ワード線RWLを活性化することはせず、また、リフレッシュ用センスアンプ回路RS/Aも活性化しない。
【0037】
(5)リフレッシュ動作を行っているメモリセルMCに対して、通常動作の要求があった場合
これは、例えば図5において、メモリセルMC−1に対してリフレッシュ動作をしている間に、同じメモリセルMC−1に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した(2)に従って動作をしていることになる。そこで、通常動作は、リフレッシュ用センスアンプ回路RS/Aを経由して行うように、I/Oポートを切り替える。このため、通常ワード線NWLを活性化することはせずに、また、通常センスアンプ回路NS/Aも活性化しない。通常動作が読み出し動作である場合には、リフレッシュ用センスアンプ回路RS/Aにラッチされているデータを読み出す。通常動作が書き込み動作である場合には、書き込むデータに応じて、リフレッシュ用センスアンプ回路RS/AにラッチされているデータをそのままメモリセルMCに書き込むか、リフレッシュ用センスアンプ回路RS/Aにラッチされているデータを反転して書き込む。
【0038】
(6)通常動作を行っている間に、通常動作を行っているメモリセルMCではないが同じワード線選択アドレスのメモリセルMCに対してリフレッシュ動作の要求があった場合
これは、例えば図5において、メモリセルMC−1に対して通常動作をしている間に、メモリセルMC−3に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した(1)に従って動作をしていることになる。そこで、リフレッシュ動作では、第4ビット線選択回路SL16により、通常ビット線NBL2を選択して、リフレッシュ用センスアンプ回路RS/Aに接続する。そして、リフレッシュ用センスアンプ回路RS/Aは、メモリセルMC−3のデータを、MISFET Tr1を用いて読み出し、再度、書き込みを行う。リフレッシュ用ワード線RWLは活性化しない。
【0039】
すなわち、(6)の場合には、通常動作を行うための通常ワード線NWLと、リフレッシュ動作を行うためのリフレッシュ用ワード線RWLとの双方を活性化してハイレベルにすると、メモセルMCにおけるMISFET Tr1のゲートと、MISFET Tr2のゲートとがともにハイレベルになり、保持しているデータが破壊されてしまう恐れがある。このため、通常動作で既に活性化されている通常ワード線NWLを利用して、リフレッシュ用のデータを読み出し、ライトバックすることとしているのである。
【0040】
(7)リフレッシュ動作を行っている間に、リフレッシュ動作を行っているメモリセルMCではないが同じワード線選択アドレスのメモリセルMCに対して通常動作の要求があった場合
これは、例えば図5において、メモリセルMC−1に対してリフレッシュ動作をしている間に、メモリセルMC−3に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した(2)に従って動作をしていることになる。そこで、通常動作では、第2ビット線選択回路SL12により、リフレッシュ用ビット線RBL2を選択して、通常センスアンプ回路NS/Aに接続する。そして、通常センスアンプ回路NS/Aは、メモリセルMC−3のデータを、MISFET Tr2を用いてラッチする。通常動作が読み出し動作である場合には、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作である場合には、書き込むデータに応じて、ラッチしたデータをそのまま書き込むか、又は、ラッチしたデータを反転して書き込む。
【0041】
すなわち、上述したように、通常動作を行うための通常ワード線NWLと、リフレッシュ動作を行うためのリフレッシュ用ワード線RWLとの双方を活性化してハイレベルにすると、保持しているデータが破壊されてしまう恐れがある。このため、リフレッシュ動作で既に活性化されているリフレッシュ用ワード線RWLを利用して、通常動作用のデータを読み出したり、書き込んだりすることとしているのである。
【0042】
図6は、本実施形態に係る半導体記憶装置のメモリセルアレイMCA周辺の配置図を示している。この図6に示すように、本実施形態においては、1つのメモリセルアレイMCAは、8Kビットのメモリ容量を備えている。具体的には、カラム方向に沿って互いに並列に256本の通常ワード線NWL0〜NWL255と、256本のリフレッシュ用ワード線RWL0〜RWL255が設けられており、これら通常ワード線NWL0〜NWL255とリフレッシュ用ワード線RWL0〜RWL255は、2本ずつ交互に設けられている。
【0043】
また、このカラム方向と交差する方向であるロー方向に沿って、互いに並列に8本の通常ビット線NBL0〜NBL7と8本のリフレッシュ用ビット線RBL0〜RBL7とが2組設けられている。また、これら通常ビット線NBL0〜NBL7とリフレッシュ用ビット線RBL0〜RBL7とは、交互に設けられている。また、本実施形態においては、特に、通常ビット線NBL0〜NBL7は通常ワード線NWL0〜NWL255とリフレッシュ用ワード線RWL0〜RWL255とに直交して設けられており、リフレッシュ用ビット線RBL0〜RBL7も通常ワード線NWL0〜NWL255とリフレッシュ用ワード線RWL0〜RWL255とに直交して設けられている。
【0044】
また、本実施形態においては、ビット線方向に沿って、4本の基準ビット線RNBL0、RRBL0、RNBL1、RRBL1が並列に設けられている。特に本実施形態においては、このメモリセルアレイMCAの中央部分に、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1が設けられている。このため、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1の図中上側には、8本の通常ビット線NBL0〜NBL7と8本のリフレッシュ用ビット線RBL0〜RBL7とが設けられていることとなり、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1の図中下側には、同じく8本の通常ビット線NBL0〜NBL7と8本のリフレッシュ用ビット線RBL0〜RBL7とが設けられていることになる。つまり、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1を基準として、ワード線方向の一方側に設けられている通常ビット線NBL及びリフレッシュ用ビット線RBLの本数と、ワード線方向の他方側に設けられている通常ビット線NBL及びリフレッシュ用ビット線RBLの本数とは、等しいことになる。
【0045】
基準ビット線RNBL0と通常ワード線NWLとの交点位置には、“0”データが保持されるべき基準セルRC0のMISFET Tr1が設けられている。基準ビット線RRBL0とリフレッシュ用ワード線RWLとの交点位置には、“0”データが保持されるべき基準セルRC0のMISFET Tr2が設けられている。
【0046】
基準ビット線RNBL1と通常ワード線NWLとの交点位置には、“1”データが保持されるべき基準セルRC1のMISFET Tr1が設けられている。基準ビット線RRBL1とリフレッシュ用ワード線RWLとの交点位置には、“1”データが保持されるべき基準セルRC1のMISFET Tr2が設けられている。
【0047】
これら基準セルRC0、RC1の構造は、メモリセルMCの構造と同様である。また、MISFET Tr1及びTr2の接続関係も、図1に示したメモリセルMCと同様である。
【0048】
さらに、メモリセルアレイMCAにおけるビット線方向の一端側には、通常ワード線NWL及びリフレッシュ用ワード線RWLに沿って、1本の通常イコライズ線NEQLと、1本のリフレッシュ用イコライズ線REQLとが、設けられている。通常イコライズ線NEQLと通常ビット線NBLとの交点位置、及び、通常イコライズ線NEQLと基準ビット線RNBL0、RNBL1との交点位置には、メモリセルMCと同様の構造及び同様の接続関係のMISFET Tr1が設けられており、そのゲートが通常イコライズ線NEQLに接続されている。また、リフレッシュ用イコライズ線REQLとリフレッシュ用ビット線RBLとの交点位置、及び、リフレッシュ用イコライズ線REQLと基準ビット線RRBL0、RRBL1との交点位置には、メモリセルMCと同様の構造及び同様の接続関係のMISFET Tr2が設けられており、そのゲートがリフレッシュ用イコライズ線REQLに接続されている。メモリセルMCからデータを読み出す前には、この通常イコライズ線NEQL又はリフレッシュ用イコライズ線REQLを介して、通常ビット線NBL又はリフレッシュ用ビット線RBLがグランド(0V)に設定され、基準ビット線RNBL0、RNBL1又は基準ビット線RRBL0、RRBL1がグランドに設定される。
【0049】
さらに本実施形態においては、通常ワード線NWL及びリフレッシュ用ワード線RWLに沿って、1本の基準通常ワード線Ref_NWLと、1本の基準リフレッシュ用ワード線Ref_RWLとが、形成されている。基準通常ワード線Ref_NWLと基準ビット線RNBL0との交点位置には、基準セルRC0のMISFET Tr1が配置されており、基準リフレッシュ用ワード線Ref_RWLと基準ビット線RRBL0との交点位置には、基準セルRC0のMISFET Tr2が配置されている。また、基準通常ワード線Ref_NWLと基準ビット線RNBL1との交点位置には、基準セルRC1のMISFET Tr1が配置されており、基準リフレッシュ用ワード線Ref_RWLと基準ビット線RRBL1との交点位置には、基準セルRC1のMISFET Tr2が配置されている。
【0050】
このように構成されたメモリセルアレイMCAにおける図中左側には、2つの通常センスアンプ回路NS/Aとビット線選択回路60とが配置されている。また、メモリセルアレイMCAにおける図中右側には、2つのリフレッシュ用センスアンプ回路RS/Aとビット線選択回路62とが配置されている。すなわち、本実施形態に係るメモリセルアレイMCAは、ダブルエンド型センスアンプ方式を採用している。
【0051】
これら両側のビット線選択回路60、62には、それぞれ、8本の通常ビット線NBL0〜NBL7と8本のリフレッシュ用ビット線RBL0〜RBL7とが2組接続されている。ビット線選択回路60により、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1より図中上側にある16本のビット線NBL0〜NBL7及びRBL0〜RBL7のうちの1本が選択され、図中上側の通常センスアンプ回路NS/Aに接続される。また、このビット線選択回路60により、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1より図中下側にある16本のビット線NBL0〜NBL7及びRBL0〜RBL7のうちの1本が選択され、図中下側の通常センスアンプ回路NS/Aに接続される。
【0052】
これと同様に、ビット線選択回路62により、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1より図中上側にある16本のビット線NBL0〜NBL7及びRBL0〜RBL7のうちの1本が選択され、図中上側のリフレッシュ用センスアンプ回路RS/Aに接続される。また、このビット線選択回路62により、基準ビット線RNBL0、RRBL0、RNBL1、RRBL1より図中下側にある16本のビット線NBL0〜NBL7及びRBL0〜RBL7のうちの1本が選択され、図中下側のリフレッシュ用センスアンプ回路RS/Aに接続される。
【0053】
2つの通常センスアンプ回路NS/Aに対して、1つの基準電圧発生回路64が設けられており、2つのリフレッシュ用センスアンプ回路RS/Aに対して、1つの基準電圧発生回路66が設けられている。メモリセルMCのデータを読み出す際には、この基準電圧発生回路64に、1本の基準ビット線RNBL0と1本の基準ビット線RNBL1との双方が接続される。また、基準電圧発生回路66に、1本の基準ビット線RRBL0と1本の基準ビット線RRBL1との双方が接続される。これら基準電圧発生回路64と2つの通常センスアンプ回路NS/Aとにより、本実施形態に係る1つの通常データセンス回路が構成され、また、基準電圧発生回路66と2つのリフレッシュ用センスアンプ回路RS/Aとにより、本実施形態に係る1つのリフレッシュ用データセンス回路が構成される。
【0054】
次に、図6における各回路の具体的回路構成について説明する。ビット線選択回路60は、図5に示した第1及び第2ビット線選択回路SL10、SL12と図7に示した第1基準ビット線選択回路SL20とを備えて構成されている。但し、この場合、8本の通常ビット線NBL0〜NBL7が設けられているので、これに対応して、図5の第1ビット線選択回路SL10には、8個の選択トランジスタが必要になり、8本のリフレッシュ用ビット線RBL0〜RBL7が設けられているので、これに対応して、図5の第2ビット線選択回路SL12には、8個の選択トランジスタが必要になる。
【0055】
一方、ビット線選択回路60は、図5に示した第3及び第4ビット線選択回路SL14、SL16と図7に示した第2基準ビット線選択回路SL22とを備えて構成されている。但し、この場合、8本の通常ビット線NBL0〜NBL7が設けられているので、これに対応して、図5の第4ビット線選択回路SL16には、8個の選択トランジスタが必要になり、8本のリフレッシュ用ビット線RBL0〜RBL7が設けられているので、これに対応して、第3ビット線選択回路SL14には、8個の選択トランジスタが必要になる。
【0056】
図7に示すように、第1基準ビット線選択回路SL20は、選択トランジスタSTL10、STL11を備えている。すなわち、基準ビット線RNBL0、RNBL1は、それぞれ、選択トランジスタSTL10、STL11の入力端子側に接続されており、これら選択トランジスタSTL10、STL11の出力端子側は、選択基準ビット線SRNBLに共通接続されている。また、選択トランジスタSTL10、STL11の制御端子には、それぞれ、基準ビット線選択信号線RBS0、RBS1が接続されている。
【0057】
通常センスアンプ回路NS/AがメモリセルMCのデータを読み出す際には、基準ビット線選択信号線RBS0、RBS1の双方が立ち上がってハイレベルになり、選択トランジスタSTR10、STR11の双方がオンになる。これにより、基準ビット線RNBL0と基準ビット線RNBL1とがショートする。但し、基準セルRC0、RC1をリフレッシュする場合等、基準セルRC0、RC1にデータを書き込む場合には、基準ビット線選択信号線RBS0、RBS1の一方が立ち上がってハイレベルになる。すなわち、基準セルRC0に“0”データを書き込む場合には、選択トランジスタSTR10がオンになり、基準セルRC1に“1”データを書き込む場合には、選択トランジスタSTR11がオンになる。
【0058】
第2基準ビット線選択回路SL22は、選択トランジスタSTL12、STL13を備えている。すなわち、基準ビット線RRBL0、RRBL1は、それぞれ、選択トランジスタSTL12、STL13の入力端子側に接続されており、これら選択トランジスタSTL12、STL13の出力端子側は、選択基準ビット線SRRBLに共通接続されている。また、選択トランジスタSTL12、STL13の制御端子には、それぞれ、基準ビット線選択信号線RBS2、RBS3が接続されている。
【0059】
リフレッシュ用センスアンプ回路RS/Aがリフレッシュ動作の際にメモリセルMCのデータを読み出す場合には、基準ビット線選択信号線RBS2、RBS3の双方が立ち上がってハイレベルになり、選択トランジスタSTR12、STR13の双方がオンになる。これにより、基準ビット線RRBL0と基準ビット線RRBL1とがショートする。但し、基準セルRC0、RC1にデータを書き込む場合には、基準ビット線選択信号線RBS2、RBS3の一方が立ち上がってハイレベルになる。すなわち、基準セルRC0に“0”データを書き込む場合には、選択トランジスタSTR12がオンになり、基準セルRC1に“1”データを書き込む場合には、選択トランジスタSTR13がオンになる。
【0060】
図8は、本実施形態に係る通常センスアンプ回路NS/Aの構成を示す回路図である。なお、リフレッシュ用センスアンプ回路RS/Aの構成も、この通常センスアンプ回路NS/Aと同様である。
【0061】
図8に示すように、通常センスアンプ回路NS/Aは、第1センスアンプSA1を備えている。この第1センスアンプSA1は、p型のMISFET TR10〜TR12と、n型のMISFET TR13を備えて構成されている。MISFET TR10の入力端子は、ハイレベル電圧端子VINTに接続されており、出力端子はMISFET TR11及びMISFET TR12の入力端子に接続されている。これらMISFET TR11及びTR12の制御端子は、互いに接続されており、カレントミラー回路を構成している。このカレントミラー回路におけるMISFET TR11とMISFET TR12のミラー比は、1:2である。すなわち、MISFET TR11を流れる電流の2倍の電流が、MISFET TR12を流れることとなる。さらに、MISFET TR11の制御端子と出力端子は、ビット線電位制限回路BPLに設けられたn型のMISFET TR20を介して、選択ビット線SBLに接続されている。
【0062】
MISFET TR12の出力端子は、MISFET TR13の入力端子に接続されており、MISFET TR13の出力端子は、グランドに接続されている。これらMISFET TR12とMISFET TR13との間のノードが、センスノードSNとなる。
【0063】
メモリセルMCからデータを読み出すための読み出し動作の際には、信号SAONがローレベルになり、MISFET TR10をオンにする。このため、ハイレベル電圧端子VINTから電流がMISFET TR11とMISFET TR20を介して、選択ビット線SBLに流れる。これがセル電流Icellである。選択ビット線SBLに流れるセル電流Icellの量は、選択されたメモリセルMCが保持しているデータにより異なることとなる。ここでは、選択したメモリセルMCが“0”データを保持している場合に流れるセル電流を、Icell0とし、選択したメモリセルMCが“1”データを保持している場合に流れるセル電流を、Icell1とする。また、選択したメモリセルMCのMISFET Tr1を用いてセル電流を流すか、それとも、MISFET Tr2を用いてセル電流を流すかは、上述した(1)〜(7)の動作区分に従う。
【0064】
ビット線電位制限回路BPLは、通常ビット線NBL0〜NBL7及びリフレッシュ用ビット線RBL0〜RBL7の電位の上昇を制限するための回路である。すなわち、ビット線電位制限回路BPLは、上述したMISFET TR20と、オペアンプOP1とにより、負帰還制御回路を構成している。オペアンプOP1の非反転入力端子には、電圧VBLRが入力されている。本実施形態においては、この電圧VBLRは200mVである。また、オペアンプOP1の反転入力端子は、選択ビット線SBLに接続されている。オペアンプOP1の出力端子は、MISFET TR20の制御端子に接続されている。このため、選択ビット線SBLの電位が電圧VBLRを越えると、つまり、通常ビット線NBL又はリフレッシュ用ビット線RBLの電位が電圧VBLRを超えると、オペアンプOP1の出力はローレベルとなり、n型のMISFET TR20をオフにする。このため、選択したビット線が、電圧VBLR以上の電圧になってしまうのを、回避することができる。
【0065】
このように、通常ビット線NBL0〜NBL7及びリフレッシュ用ビット線RBL0〜RBL7の電位上昇を回避するのは、次のような理由によるものである。メモリセルMCは、データ書き込みの際には、例えば通常ワード線NWLに高レベル電圧(例えば電源電圧VDD)が与えられ、通常ビット線NBLにも高レベル電圧(例えば電源電圧VDD)が与えられて、5極管動作を行う。データ読み出しの際に、通常ワード線NWLに同様に電源電圧VDDを与えるものとした場合、メモリセルMCを十分なセル電流が流れずに、通常ビット線NBLの電位が電源電圧VDDまで上昇してしまうことも考えられる。もし、通常ビット線NBLが電源電圧VDDまで上昇してしまうと、書き込みモードと同じ条件になってしまう。そこで、本実施形態においては、電圧VBLRを電源電圧VDDより低い値に設定する。例えば、電源電圧VDDを1〜1.5Vとして、電圧VBLR=200mVに設定する。このように設定すれば、データ読み出しの際に、メモリセルMCは5極管動作するおそれがなくなり、5極管動作の条件を満たさないようにすることができるのである。
【0066】
図9は、本実施形態に係る基準電圧発生回路64の構成を示す回路図である。なお、基準電圧発生回路66の構成も、この基準電圧発生回路64の構成と同様である。
【0067】
この図9に示すように、基準電圧発生回路64にも、選択基準ビット線SRNBLの電位を上昇するのを制限する、選択基準ビット線電位制限回路SBPLが設けられている。この選択基準ビット線電位制限回路SBPLを設けている理由も、上記と同様である。この選択基準ビット線電位制限回路SBPLは、オペアンプOP2とn型のMISFET TR40とを備えているが、その接続関係は、上述したビット線電位制限回路BPLと同様である。
【0068】
また、基準電圧発生回路64は、第2センスアンプSA2を備えている。この第2センスアンプSA2は、p型のMISFET TR30〜TR32と、n型のMISFET TR33とを備えて構成されているが、その接続関係は、上述した第1センスアンプSA1と同様である。但し、MISFET TR31とMISFET TR32とにより構成されるカレントミラー回路のミラー比は、1:1である。すなわち、MISFET TR31を流れる電流と同じ電流の量が、MISFET TR32を流れる。また、MISFET TR32とMISFET TR33との間が、基準ノードRSNを構成しており、MISFET TR33の制御端子が、この基準ノードRSNに接続されている。
【0069】
さらに、この図9と図8から分かるように、基準ノードRSNは、第1センスアンプSA1のMISFET TR13の制御端子に接続されている。このため、MISFET TR33と、MISFET TR13とにより、カレントミラー回路が構成されている。このカレントミラー回路のミラー比は、1:1である。
【0070】
図9に示すように、読み出し動作の際には、信号SAONがローレベルになり、MISFET TR30をオンにする。このため、ハイレベル電圧端子VINTから電流が、MISFET TR31とMISFET TR40を介して、選択基準ビット線SRNBLに流れる。これが基準電流である。この基準電流は、データ“0”を保持している基準セルRC0を流れる電流Icell0の量と、データ“1”を保持している基準セルRC1を流れる電流Icell1の量とを合わせた電流の量である。この場合、基準電圧発生回路64は、基準ビット線RNBL0、RNBL1に接続されるので、基準セルRC0、RC1のMISFET Tr1を用いて、基準電流を流すこととなる。
【0071】
図10は、データ読み出し動作の際における第1センスアンプSA1と第2センスアンプSA2の等価回路を示す図である。MISFETの脇に書き加えられたカッコ書きの数値は、カレントミラー回路のミラー比を表している。
【0072】
この図10から分かるように、読み出したメモリセルMCを流れるセル電流Icell(Icell0又はIcell1)は、MISFET TR11とMISFET TR12とから構成されたカレントミラー回路で2倍にされ、MISFET TR12を2×Icellの電流が流れようとする。
【0073】
一方、基準電流Icell0+Icell1は、MISFET TR31とMISFET TR32とから構成されたカレントミラー回路で1倍にされる。このときの基準ノードRSNの電圧を基準電圧VREFとする。さらに、この基準電流Icell0+Icell1は、MISFET TR33とMISFET TR13とから構成されたカレントミラー回路で1倍にされ、MISFET TR13を基準電流Icell0+Icell1が流れようとする。このMISFET TR13を流れようとする基準電流Icell0+Icell1と、MISFET TR12を流れようとする2倍のセル電流2×Icellの衝突により、センスノードSNの電圧(データ電圧)が定まる。
【0074】
具体的には、2×Icellの方が基準電流Icell0+Icell1より小さい場合、MISFET TR13をオンにして電流Icell0+Icell1を流そうとする力の方が、MISFET TR12をオンにして電流2×Icellを流そうとする力よりも、強いこととなる。このため、センスノードSNのデータ電圧は、基準電圧VREFよりも低くなり、VREF−αとなる。
【0075】
一方、2×Icellの方が基準電流Icell0+Icell1より大きい場合、MISFET TR12をオンにして電流2×Icellを流そうとする力の方が、MISFET TR13をオンにして電流Icell0+Icell1を流そうとする力よりも、強いこととなる。このため、センスノードSNのデータ電圧は、基準電圧VREFよりも高くなり、VREF+αとなる。
【0076】
このことから分かるように、センスノードSNの電圧と基準ノードRSNの電圧との差は、データに応じて極性が異なる。この電圧の差を、図8に示すように、第3センスアンプSA3により検出する。本実施形態においては、第3センスアンプSA3はオペアンプにより構成されており、センスノードSNが基準ノードRSNよりも高電位か低電位かにより、ローレベル又はハイレベルのセンス出力OUTを出力する。このセンス出力OUTは、ラッチ回路LTによりラッチされる。
【0077】
ラッチ回路LTによりラッチされたセンス出力OUTは、これがハイレベルであるか、それともローレベルであるかにより、n型のMISFET TR50又はn型のMISFET TR51のいずれか一方を、オンにする。n型のMISFET TR52とn型のMISFET TR53の制御端子には、読み出しカラム選択信号RCSLが入力されており、選択されたメモリセルMCを有するセンスアンプ回路では、この読み出しカラム選択信号RCSLがハイレベルになっており、これらMISFET TR52、TR53はオンになっている。また、読み出し動作をする際には、データ読み出し線Q、BQはともにハイレベルにプリチャージされている。このため、センス出力OUTがハイレベルであるか、又は、ローレベルであるかにより、データ読み出し線Q又はデータ読み出し線BQの一方がローレベルに変化する。これにより、読み出したデータを、外部に出力することが可能になる。
【0078】
ライトバック動作の際には、ライトバック信号WBがハイレベルになり、n型のMISFET TR60がオンになる。これにより、ラッチ回路LTにラッチされているセンス出力OUTが、選択ビット線SBLに出力され、再び選択されているメモリセルMCに書き込まれる。
【0079】
メモリセルMCへのデータの書き込み動作の際には、書き込みカラム選択信号WCSLがハイレベルになり、n型のMISFET TR70がオンになる。そして、データ書き込み線Dが、書き込むデータに応じて、ハイレベル又はローレベルに設定され、これが選択ビット線SBLに出力される。例えば、本実施形態においては、データ“1”を書き込む場合には、データ書き込み線Dがハイレベルになり、ハイレベルになったワード線WLにより選択されたメモリセルMCのフローティングボディに、多数キャリアであるホールを蓄積する。一方、データ“0”を書き込む際には、データ書き込み線Dがローレベルになり、ローレベルになったワード線WLにより選択されたメモリセルMCのフローティングから、蓄積されているホールを引き抜く。これにより、選択されたメモリセルMCに、データを書き込むことができる。
【0080】
なお、図6の半導体記憶装置において、基準通常ワード線Ref_NWLと基準リフレッシュ用ワード線Ref_RWLを別途設け、基準セルRC0、RC1を別途配置したのは、上述した動作(6)及び(7)に対応するためである。すなわち、動作(1)〜(5)については、通常センスアンプ回路NS/Aを活性化する場合には、基準電圧発生回路64は、活性化された通常ワード線NWLと基準ビット線RNBL0、RNBL1との交点位置に設けられた基準セルRC0、RC1を使用すればよい。また、リフレッシュ用センスアンプ回路RS/Aを活性化する場合には、基準電圧発生回路66は、活性化されたリフレッシュ用ワード線RWLと基準ビット線RRBL0、RRBL1との交点位置に設けられた基準セルRC0、RC1を使用すればよい。
【0081】
ところが、動作(6)及び(7)の場合には、その事情が少し異なる。例えば動作(6)の場合、通常動作のために立ち上がっていた通常ワード線NWLを用いて、リフレッシュ動作の読み出しを行う。しかし、通常動作のために立ち上がっていた通常ワード線NWLにより活性化される基準セルRC0、RC1は、通常動作のために、通常センスアンプ回路NS/A側の基準電圧発生回路64で使用されている。このため、何らかの策を講じないと、リフレッシュ用センスアンプ回路RS/A側の基準電圧発生回路66で使用できる基準セルRC0、RC1が存在しないこととなる。このため、本実施形態では、動作(6)の場合には、リフレッシュ動作のために基準リフレッシュ用ワード線Ref_RWLを立ち上げて、リフレッシュ用センスアンプ回路RS/A側の基準電圧発生回路66で使用する基準セルRC0、RC1を別途用意したのである。
【0082】
このことは、動作(7)の場合も同様である。すなわち、動作(7)の場合、リフレッシュ動作のために立ち上がっていたリフレッシュ用ワード線RWLを用いて、通常動作の読み出しを行う。しかし、リフレッシュ動作のために立ち上がっていたリフレッシュ用ワード線RWLにより活性化される基準セルRC0、RC1は、リフレッシュ動作のために、リフレッシュ用センスアンプ回路RS/A側の基準電圧発生回路66で使用されている。このため、何らかの策を講じないと、通常センスアンプ回路NS/Aで使用できる基準セルRC0、RC1が存在しないこととなる。このため、本実施形態では、動作(7)の場合には、通常動作のために基準通常ワード線Ref_NWLを立ち上げて、通常センスアンプ回路NS/A側の基準電圧発生回路64で使用する基準セルRC0、RC1を別途用意したのである。
【0083】
次に、上述した動作(1)〜(7)に動作を区分するための処理を、フローチャートを用いて説明する。但し、動作(1)及び(2)については、通常の動作であるので、説明は省略する。
【0084】
図11は、リフレッシュ動作中のメモリセルアレイMCAに対して、通常動作の要求があった場合の動作判断処理を説明するフローチャートである。この図11に示すように、まず、リフレッシュカウンタからのリフレッシュ用の内部ローアドレスと、外部から通常動作のために入力された外部ローアドレスとが一致するかどうかを判断する(ステップS10)。本実施形態においては、ローアドレスは、ADD0〜ADD12の13ビットで構成されている。そして、ADD0〜ADD7の8ビットにより、ワード線選択アドレスが定まり、ADD8〜ADD10の3ビットにより、ビット線選択アドレスが定まり、ADD11〜ADD12の2ビットにより、アレイ割付アドレスが定まることとしている。すなわち、ステップS10では、これら13ビットからなるアドレスが完全に一致するかどうかを判断する。
【0085】
内部ローアドレスと外部ローアドレスが一致した場合(ステップS10:Yes)には、選択するメモリセルMCが同一であることを意味しているので、動作(5)であると判断される。
【0086】
一方、内部ローアドレスと外部ローアドレスが一致しなかった場合(ステップS10:No)には、内部ローアドレスのうちのワード線選択アドレスと、外部ローアドレスのうちのワード線選択アドレスとが、一致するかどうかを判断する(ステップS20)。具体的には、内部ローアドレスのうちの8ビットADD0〜ADD7と、外部ローアドレスのうちの8ビットADD0〜ADD7とが、一致するかどうかを判断する。両者が一致する場合(ステップS20:Yes)は、同じワード線選択アドレスであるが異なるメモリセルMCであることを意味しているので、動作(7)であると判断される。一方、両者が一致しなかった場合(ステップS20:No)には、ワード線選択アドレスが異なることを意味しているので、動作(3)であると判断される。
【0087】
図12は、通常動作中のメモリセルアレイMCAに対して、リフレッシュ動作の要求があった場合の動作判断処理を説明するフローチャートである。この図12に示すように、まず、リフレッシュカウンタからのリフレッシュ用の内部ローアドレスと、外部から通常動作のために入力された外部ローアドレスとが一致するかどうかを判断する(ステップS30)。具体的には、これら13ビットからなるローアドレスが完全に一致するかどうかを判断する。
【0088】
内部ローアドレスと外部ローアドレスが一致した場合(ステップS30:Yes)には、選択するメモリセルMCが同一であることを意味しているので、動作(4)であると判断される。
【0089】
一方、内部ローアドレスと外部ローアドレスが一致しなかった場合(ステップS30:No)には、内部ローアドレスのうちのワード線選択アドレスと、外部ローアドレスのうちのワード線選択アドレスとが、一致するかどうかを判断する(ステップS40)。具体的には、内部ローアドレスのうちの8ビットADD0〜ADD7と、外部ローアドレスのうちの8ビットADD0〜ADD7とが、一致するかどうかを判断する。両者が一致する場合(ステップS40:Yes)は、同じワード線選択アドレスであるが異なるメモリセルMCであることを意味しているので、動作(6)であると判断される。一方、両者が一致しなかった場合(ステップS40:No)には、ワード線選択アドレスが異なることを意味しているので、動作(3)であると判断される。
【0090】
このような動作判断処理を行うための動作判断ロジック回路を示すと、図13のようになり、この図13の動作判断ロジック回路を組み込んだ半導体記憶装置の配置図は、図14のようになる。
【0091】
図13に示すように、本実施形態に係る動作判断ロジック回路は、ローアドレス比較回路102と、OR回路104と、AND回路106と、アレイコントローラ110とを備えて構成されている。
【0092】
OR回路104には、通常動作信号NORMALと、リフレッシュ動作信号REFRESHとが入力される。通常動作信号NORMALは、通常動作要求が入力された場合にハイになる信号である。リフレッシュ動作信号REFRESHは、リフレッシュ動作要求が入力された場合にハイになる信号である。このOR回路104の出力は、AND回路106に入力される。このAND回路106には、ワード線活性化信号OPWLも入力される。このワード線活性化信号OPWLは、通常ワード線NWL又はリフレッシュ用ワード線RWLが活性化されている場合に、ハイになる信号である。このAND回路106の出力であるフラグ活性化信号OPFGは、ローアドレス比較回路102に入力される。つまり、このフラグ活性化信号OPFGは、通常動作要求又はリフレッシュ動作要求が入力された際に、通常ワード線NWL又はリフレッシュ用ワード線RWLが活性化されている場合に、ハイになる信号である。換言すれば、通常動作とリフレッシュ動作とが重複する場合に、ハイになる信号である。
【0093】
さらに、このローアドレス比較回路102には、外部からの通常動作で指定された外部ローアドレスと、内部リフレッシュカウンタ120(図14参照)からの外部ローアドレスとが入力される。そして、フラグ活性化信号OPFGがハイレベルである場合には、このローアドレス比較回路102は、外部ローアドレスと内部ローアドレスとを比較して、ADD11〜ADD12の2ビットが一致した場合には、アレイ割付アドレス一致フラグF1をハイにし、ADD0〜ADD7の8ビットが一致した場合には、ワード線選択アドレス一致フラグF2をハイにし、ADD8〜ADD10の8ビットが一致した場合には、ビット線選択アドレス一致フラグF3をハイにする。
【0094】
これらフラグF1〜F3は、アレイコントローラ110に入力される。
【0095】
さらに、アレイコントローラ110は、AND回路130〜140を備えて構成されている。AND回路130は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)が一致し、且つ、通常動作信号NORMALがハイになった場合に、通常ワード線NWLを非活性にする制御信号NOPNWLをハイにする。これは、上述した動作(5)及び(7)の場合である。
【0096】
AND回路132は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)が一致し、且つ、リフレッシュ動作信号REFRESHがハイになった場合に、リフレッシュ用ワード線RWLを非活性にする制御信号NOPRWLをハイにする。これは、上述した動作(4)及び(6)の場合である。
【0097】
AND回路134は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とビット線選択アドレス(フラグF3=ハイ)とが一致し、且つ、通常動作信号NORMALがハイになった場合に、通常センスアンプ回路NS/Aの動作を禁止して、I/Oポートをリフレッシュ用センスアンプ回路RS/Aに切り替える制御信号NOPNSAをハイにする。これは、上述した動作(5)の場合である。
【0098】
AND回路136は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とビット線選択アドレス(フラグF3=ハイ)とが一致し、且つ、リフレッシュ動作信号REFRESHがハイになった場合に、リフレッシュ用センスアンプ回路RS/Aの動作を禁止にする制御信号NOPRSAをハイにする。これは、上述した動作(4)の場合である。
【0099】
AND回路138は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とが一致するが、ビット線選択アドレス(フラグF3=ロー)が一致せず、且つ、リフレッシュ動作信号REFRESHがハイになった場合に、第3ビット線選択回路SL14を非活性にし、第4ビット線選択回路SL16を活性化する制御信号RRTONRをハイにする。これは、上述した動作(6)の場合である。
【0100】
AND回路140は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とが一致するが、ビット線選択アドレス(フラグF3=ロー)が一致せず、且つ、通常動作信号NORMALがハイになった場合に、第1ビット線選択回路SL10を非活性にし、第2ビット線選択回路SL12を活性化する制御信号NNTONRをハイにする。これは、上述した動作(7)の場合である。
【0101】
図14に示すように、アレイコントローラ110から出力されるこれらの制御信号のうち、制御信号NOPNWLと制御信号NOPNSAとは、通常ワード線NWLと通常センスアンプ回路NS/Aをコントロールするコントローラ150に入力される。制御信号NOPRWLと制御信号NOPRSAとは、リフレッシュ用ワード線RWLとリフレッシュ用センスアンプ回路RS/Aとをコントロールするコントローラ160に入力される。
【0102】
制御信号NOPNSAと制御信号NNTORNとは、通常センスアンプ回路NS/Aとビット線選択回路60を駆動制御するドライバ170に入力される。制御信号NOPRSAと制御信号RRTONRとは、リフレッシュ用センスアンプ回路RS/Aとビット線選択回路62を駆動制御するドライバ180に入力される。制御信号NOPNWLは、各メモリセルアレイ0〜3のワード線方向上側に配置された通常ワード線NWLのデコーダ及びドライバ190に入力される。制御信号NOPRWLは、各メモリセルアレイ0〜3のワード線方向下側に配置されたリフレッシュ用ワード線RWLのデコーダ及びドライバ200に入力される。制御信号NOPNSAは、I/Oポート210に入力される。
【0103】
また、この図14に示すように、本実施形態に係る半導体記憶装置は、4つのメモリセルアレイ0〜3を備えている。ビット線方向に隣接するメモリセルアレイMCAの間では、通常センスアンプ回路NS/Aと基準電圧発生回路64を共有しているか、又は、リフレッシュ用センスアンプ回路RS/Aと基準電圧発生回路66を共有している。
【0104】
これらのメモリセルの左端側にはカラムデコーダ220が設けられており、外部から入力された外部カラムアドレスが、カラムアドレスバッファ230を介して入力される。一方、外部から入力された外部ローアドレスは、ローアドレスバッファ240に入力される。そして、このローアドレスバッファ240から、ローアドレスが、上述したローアドレス比較回路102と、通常ワード線NWLのデコーダ及びドライバ190に入力され、リフレッシュ用の内部リフレッシュカウンタ120の出力の内部アドレスが、上述したローアドレス比較回路102と、リフレッシュ用ワード線RWLのデコーダ及びドライバ200とに、入力される。
【0105】
また、このメモリセルアレイ0〜3から読み出されたデータ、及び、このメモリセルアレイ0〜3に書き込まれるデータは、I/O回路250を介して、外部データバスとやりとりされる。このI/O回路250とI/Oポート210とのコントロールは、データパスコントローラ260により行われる。
【0106】
次に、上述したメモリセルMCから構成されたメモリセルアレイMCAを、半導体基板上に形成する場合のメモリセルレイアウトを説明する。図15及び図16は、本実施形態に係るメモリセルアレイMCAのメモリセルレイアウトを平面的に示す図である。図15は、特に、通常ワード線NWLとリフレッシュ用ワード線RWLと通常ビット線NBLとリフレッシュ用ビット線RBLとのレイアウト関係を示す図であり、図16は、特に、素子分離領域300とフローティングボディ30のレイアウト関係を示す図である。
【0107】
これら図15及び図16に示すように、ソース線コンタクト320下側の半導体基板には、図2及び図3に示したn型のソース領域26又はn型のソース領域46が形成されている。このソース線コンタクト320により、ソース線SLがこれらソース領域26又はソース領域46に接続される。ソース線SLは、通常ワード線NWL及びリフレッシュ用ワード線RWLと並列に形成されている。
【0108】
また、ビット線コンタクト330下側の半導体基板には、図2及び図3に示したn型のドレイン領域28又はn型のドレイン領域48が形成されている。このビット線コンタクト330により、通常ビット線NBLがソース領域26に接続され、リフレッシュ用ビット線RBLがソース領域46に接続される。
【0109】
本実施形態においては、1つのメモリセルMCは、ワード線方向に5F(Fは最小線幅)の長さを有し、ビット線方向に6Fの長さを有している。このため、単位セル面積は、30F2となる。
【0110】
図16に示すように、MISFET Tr1とMISFET Tr2との間で共通のp型のフローティングボディ30は、平面視でH字状に形成されている。そして、フローティングボディ30の1つの端部が、ソース線コンタクト320とビット線コンタクト330との間に位置するように配置されている。図15に示すように、これらソース線コンタクト320とビット線コンタクト330との間には、ゲート電極となる通常ワード線NWL又はリフレッシュ用ワード線RWLが位置している。このような位置関係に配置するのは、レイアウト上、通常ワード線NWLとリフレッシュ用ワード線RWLとが重ならないようにするためである。
【0111】
これら図15及び図16においては、カラム方向に隣接するメモリセルMCにおけるMISFET Tr1のゲート電極は連続的に形成されて、通常ワードNWLを構成しており、MISFET Tr2のゲート電極も連続的に形成されて、リフレッシュ用ワード線RWLを構成している。したがって、本実施形態において、ワード線に接続されたゲート電極には、ワード線とゲート電極が異なる部材として形成されてこれらが電気的に接続されている場合の他、ワード線と一体にゲート電極が形成されている場合も含まれるものとする。このことは、ソース領域やドレイン領域などの他の部分の接続についても同様である。
【0112】
このような形状のフローティングボディ30は、p型の半導体層24上に、通常ワード線NWLとリフレッシュ用ワード線RWLとを形成した後に、図15で点線で囲まれた領域340をマスクしてn型のイオン打ち込みを行うことにより、形成することができる。
【0113】
さらに、各メモリセルMCは、素子分離領域300により分離されている。この素子分離領域300は、例えば、SiO2から形成されたSTI(shallow trench isolation)により構成されている。
【0114】
以上のように、本実施形態に係る半導体記憶装置によれば、1つのメモリセルMCをフローティングボディ30を共通にする2つのMISFET Tr1とMISFET Tr2により構成したので、このメモリセルMCに対して、MISFET Tr1からでもMISFET Tr2からでもアクセスすることができる。
【0115】
また、このようなメモリセルMCに対しては、2本のワード線と2本のビット線を接続することができ、このため、このようなメモリセルMCで構成されたメモリセルアレイMCAは、リフレッシュ動作をバックグランドで行うことができる。したがって、この半導体記憶装置がリフレッシュ動作によりビジー状態となり、外部からのアクセスが制限されてしまう事態を回避することができる。
【0116】
また、従来の6トランジスタのSRAMにおけるメモリセルのセルサイズは、100F2程度であるのに対し、本実施形態のメモリセルMCのセルサイズは、30F2であり、従来よりもセルサイズを小さくすることができる。
【0117】
さらに、本実施形態に係るメモリセルMCの製造プロセスにおいては、SOI上にCPU等のロジック回路を形成する場合の製造プロセスを適用することができる。このため、本実施形態に係るメモリセルMCは、容易に、ロジック回路と同一のチップ上に形成することができる。
【0118】
このような観点から、特に、本実施形態に係る半導体記憶装置は、CPUに対する2次又は3次のキャッシュメモリとして応用するのに好適である。しかも、本実施形態に係る半導体記憶装置は、CPU等のロジック回路と混載する場合でも、これまでのSRAMインターフェースと同様に扱うことができ、利便性が極めて高い。
【0119】
〔第2実施形態〕
上述した第1実施形態に係る半導体記憶装置においては、通常動作とリフレッシュ動作とを平行して行えるようにしたが、同様の方式を採用して通常動作を二重に行うことにより、メモリアクセス用のサイクル時間を半分にすることもできる。但し、この場合は、リフレッシュ動作は通常動作と別に規定する必要があり、通常動作によるアクセスが禁止される時間が存在することとなる。より詳しくを、以下に説明する。
【0120】
図17は、本実施形態に係る半導体記憶装置において、メモリセルMCをマトリックス状に配置したメモリセルアレイMCAとビット線選択回路SL10〜SL16の構成と、センスアンプ回路の配置を示す図であり、上述した図5に対応している。
【0121】
本実施形態に係るメモリセルアレイMCAの構成は、上述した第1実施形態と基本的に同様であるが、各ラインの役割が異なる。すなわち、このメモリセルアレイMCAのロー方向には、第1ビット線1BL0〜1BL3と、第2ビット線2BL0〜2BL3とが、交互に並列に形成されている。より詳しくは、同一のローに配置されているMISFET Tr1のドレインは、1本の第1ビット線1BL0〜1BL3に接続されており、同一のローに配置されているMISFET Tr2のドレインは、1本の第2ビット線2BL0〜2BL3に接続されている。
【0122】
また、このメモリセルアレイMCAのカラム方向には、第1ワード線WL1nと、第2ワード線WL2nとが、2本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているMISFET Tr1のゲートは、第1ワード線WL1nに接続されており、同一のカラムに配置されているMISFET Tr2のゲートは、第2ワード線WL2nに接続されている。
【0123】
なお、この図17のメモリセルアレーMCAにおいては、8個のメモリセルMCが示されているが、実際には、ロー方向及びカラム方向に向かって、さらに多くのメモリセルMCが配置されていてる。ここでは、第1ワード線WL1は256本設けられており、第2ワード線WL2も256本設けられているものとする。つまり、n=0〜255である。
【0124】
第1ビット線選択回路SL10は、第1選択信号線11BS0〜11BS3の選択信号に基づいて、第1ビット線1BL0〜1BL3のいずれか1つを、第1センスアンプ回路S/A1に接続する。第2ビット線選択回路SL12は、第2選択信号線21BS0〜21BS3の選択信号に基づいて、第2ビット線2BL0〜2BL3のいずれか1つを、第1センスアンプ回路NS/A1に接続する。
【0125】
第3ビット線選択回路SL14は、第3選択信号線22BS0〜22BS3の選択信号に基づいて、第2ビット線2BL0〜2BL3のいずれか1つを、第2センスアンプ回路RS/A2に接続する。第4ビット線選択回路SL16は、第4選択信号線12BS0〜12BS3の選択信号に基づいて、第1ビット線1BL0〜1BL3のいずれか1つを、第2センスアンプ回路RS/A2に接続する。
【0126】
図18は、本実施形態に係る半導体記憶装置が行う動作判断処理を実行するための動作判断ロジック回路を示す図であり、図19は、この図18の動作判断ロジック回路を組み込んだ半導体記憶装置の配置図であり、こられはそれぞれ上述した図13及び図14に対応している。
【0127】
図18に示すように、本実施形態に係る動作判断ロジック回路の構成は、上述した第1実施形態と基本的に同様であるが、入力される信号が異なる。すなわち、OR回路104には、第1アクセスコントロール信号NACS1と第2アクセスコントロール信号NACS2とが入力される。第1アクセスコントロール信号NACS1は、第1の動作サイクルによる通常動作の要求が入力された場合にハイになる信号である。第2アクセスコントロール信号NACS2は、第2の動作サイクルによる通常動作の要求が入力された場合にハイになる信号である。このOR回路104の出力は、AND回路106に入力される。このAND回路106には、ワード線活性化信号OPWLも入力される。このワード線活性化信号OPWLは、第1ワード線WL1又は第2ワード線WL2が活性化されている場合に、ハイになる信号である。このAND回路106の出力であるフラグ活性化信号OPFGは、ローアドレス比較回路102に入力される。つまり、このフラグ活性化信号OPFGは、第1の動作サイクルにおいて通常動作の要求が入力された際、又は、第2の動作サイクルにおいて通常動作の要求が入力された際に、第1ワード線WL1又は第2ワード線WL2が活性化されている場合に、ハイになる信号である。換言すれば、第1の動作サイクルにおける通常動作と第2の動作サイクルにおける通常動作とが重複する場合に、ハイになる信号である。
【0128】
ここで、第1の動作サイクルと第2の動作サイクルとは、このメモリセルアレイMCAの基本動作サイクル時間の1/2のサイクル時間である。換言すれば、本実施形態に係るメモリセルアレイMCAのサイクル時間は、上述した第1実施形態に係るメモリセルアレイMCAのサイクル時間の半分である。また、これら第1の動作サイクルと第2の動作サイクルとは、交互に出現するサイクルである。したがって、基本動作サイクルの前半が第1の動作サイクルとなり、その後半が第2の動作サイクルとなる。
【0129】
さらに、ローアドレス比較回路102には、外部からの第1の動作サイクルにおける通常動作で指定された第1外部ローアドレスと、外部からの第2の動作サイクルにおける通常動作で指定された第2外部ローアドレスとが入力される。そして、フラグ活性化信号OPFGがハイレベルである場合には、このローアドレス比較回路102は、2つの外部ローアドレスを比較して、ADD11〜ADD12の2ビットが一致した場合には、アレイ割付アドレス一致フラグF1をハイにし、ADD0〜ADD7の8ビットが一致した場合には、ワード線選択アドレス一致フラグF2をハイにし、ADD8〜ADD10の8ビットが一致した場合には、ビット線選択アドレス一致フラグF3をハイにする。
【0130】
これらのフラグF1〜F3は、アレイコントローラ110に入力される。また、このアレイコントローラ110には、第1アクセスコントロール信号NACS1と、第2アクセスコントロール信号NACS2とが、入力される。
【0131】
さらに、このアレイコントローラ110は、AND回路130〜140を備えて構成されている。AND回路130は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)が一致し、且つ、第1アクセスコントロール信号NACS1がハイになった場合に、第1ワード線WL1を非活性にする制御信号NOPWL1をハイにする。すなわち、ワード線選択アドレスが一致しているので、第1ワード線WL1を活性化すると、1つのメモリセルMCのMISFET Tr1とMISFET Tr2の双方を活性化させてしまうので、これを回避すべく、第1ワード線WL1を非活性にする。
【0132】
AND回路132は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)が一致し、且つ、第2アクセスコントロール信号NACS2がハイになった場合に、第2ワード線WL2を非活性にする制御信号NOPWL2をハイにする。すなわち、ワード線選択アドレスが一致しているので、第2ワード線WL2を活性化すると、1つのメモリセルMCのMISFET Tr1とMISFET Tr2の双方を活性化させてしまうので、これを回避すべく、第2ワード線WL2を非活性にする。
【0133】
AND回路134は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とビット線選択アドレス(フラグF3=ハイ)とが一致し、且つ、第1アクセスコントロール信号NACS1がハイになった場合に、第1センスアンプ回路S/A1の動作を禁止して、I/Oポートを第2センスアンプ回路S/A2に切り替える制御信号NOPSA1をハイにする。すなわち、第2の動作サイクルによりアクセスしているメモリセルMCと同じメモリセルMCに対して、第1の動作サイクルで通常動作の要求があったことになるので、第1の動作サイクルであっても、第2の動作サイクルで使用されている第2センスアンプ回路S/A2を用いてそのメモリセルMCにアクセスをする。
【0134】
AND回路136は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とビット線選択アドレス(フラグF3=ハイ)とが一致し、且つ、第2アクセスコントロール信号NACS2がハイになった場合に、第2センスアンプ回路S/A2の動作を禁止して、I/Oポートを第1センスアンプ回路S/A1に切り替える制御信号NOPSA2をハイにする。すなわち、第1の動作サイクルによりアクセスしているメモリセルMCと同じメモリセルMCに対して、第2の動作サイクルで通常動作の要求があったことになるので、第2の動作サイクルであっても、第1の動作サイクルで使用されている第1センスアンプ回路S/A1を用いてそのメモリセルMCにアクセスをする。
【0135】
AND回路138は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とが一致するが、ビット線選択アドレス(フラグF3=ロー)が一致せず、且つ、第2アクセスコントロール信号NACS2がハイになった場合に、第3ビット線選択回路SL14を非活性にし、第4ビット線選択回路SL16を活性化する制御信号22TO12をハイにする。すなわち、第1の動作サイクルでアクセスしているメモリセルMCと同じワード線選択アドレスであるが、異なるメモリセルMCに対して、第2の動作サイクルでアクセスがあった場合である。この場合、第4ビット線選択回路SL16を介して、第1ビット線のうちの1本を、第2センスアンプ回路S/A2でアクセスする。
【0136】
AND回路140は、アレイ割付アドレス(フラグF1=ハイ)とワード線選択アドレス(フラグF2=ハイ)とが一致するが、ビット線選択アドレス(フラグF3=ロー)が一致せず、且つ、第1アクセスコントロール信号NACS1がハイになった場合に、第1ビット線選択回路SL10を非活性にし、第2ビット線選択回路SL12を活性化する制御信号11TO21をハイにする。すなわち、第2の動作サイクルでアクセスしているメモリセルMCと同じワード線選択アドレスであるが、異なるメモリセルMCに対して、第1の動作サイクルでアクセスがあった場合である。この場合、第2ビット線選択回路SL12を介して、第2ビット線のうちの1本を、第1センスアンプ回路S/A1でアクセスする。
【0137】
図19に示すように、アレイコントローラ110から出力されるこれらの制御信号のうち、制御信号NOPWL1と制御信号NOPSA1とは、第1ワード線WL1と第1センスアンプ回路S/A1をコントロールするコントローラ450に入力される。制御信号NOPWL2と制御信号NOPSA2とは、第2ワード線WL2と第2センスアンプ回路S/A2とをコントロールするコントローラ460に入力される。
【0138】
制御信号NOPSA1と制御信号11TO21とは、第1センスアンプ回路S/A1とビット線選択回路400を駆動制御するドライバ470に入力される。制御信号NOPSA2と制御信号22TO12とは、第2センスアンプ回路S/A2とビット線選択回路410を駆動制御するドライバ480に入力される。制御信号NOPWL1は、第1ワード線WL1のデコーダ及びドライバ490に入力される。制御信号NOPWL2は、第2線WL2のデコーダ及びドライバ500に入力される。制御信号NOPSA1及びNOPSA2は、I/Oポート510に入力される。
【0139】
また、この図19に示すように、本実施形態に係る半導体記憶装置は、4つのメモリセルアレイ0〜3を備えている。ビット線方向に隣接するメモリセルアレイの間では、第1センスアンプ回路S/A1と基準電圧発生回路を共有しているか、又は、第2センスアンプ回路S/A2と基準電圧発生回路を共有している。
【0140】
これらのメモリセルの左端側にはカラムデコーダ520が設けられており、外部から入力された外部カラムアドレスが、カラムアドレスバッファ530を介して入力される。一方、外部から入力された外部ローアドレスは、第1ローアドレスバッファ540又は第2ローアドレスバッファ542に入力される。すなわち、第1の動作サイクルでは、外部ローアドレスは、第1ローアドレスバッファ540に入力され、第2の動作サイクルでは、外部アドレスは、第2ローアドレスバッファ542に入力される。つまり、外部アドレスは、第1ローアドレスバッファ540と第2ローアドレスバッファ542に交互に入力される。
【0141】
そして、この第1ローアドレスバッファ540から、ローアドレスが、上述したローアドレス比較回路102と、第1ワード線WL1のデコーダ及びドライバ490とに、入力される。また、第2ローアドレスバッファ542から、ローアドレスが、上述したローアドレス比較回路102と、第2ワード線WL2のデコーダ及びドライバ500とに、入力される。
【0142】
また、このメモリセルアレイ0〜3から読み出されたデータ、及び、このメモリセルアレイ0〜3に書き込まれるデータは、I/O回路550を介して、外部データバスとやりとりされる。このI/O回路550とI/Oポート510とのコントロールは、データパスコントローラ560により行われる。
【0143】
本実施形態に係る半導体記憶装置は、これ以外の点は、上述した第1実施形態と同様であるので、その説明を省略する。
【0144】
以上のように、本実施形態に係る半導体記憶装置によれば、メモリセルアレイMCAに対するアクセス時間を、基本動作サイクルの1/2にすることができ、半導体記憶装置の高速化を図ることができる。
【0145】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図19の半導体記憶装置において、2系統存在するローアドレスバッファ540、542と、2系統存在するコントローラ450、460の少なくとも一方を、1系統にまとめることも可能である。すなわち、図20に示すように、コントローラ450とコントローラ460とをひとつにまとめて、第1ワード線WL1と第2ワード線WL2と第1センスアンプ回路S/A1と第2センスアンプ回路S/A2とをコントロールするコントローラ600としてもよい。また、図21に示すように、第1ローアドレスバッファ540と第2ローアドレスバッファ542とをひとつにまとめて、第1の動作サイクルで外部ローアドレスが入力されるとともに、第2の動作サイクルで外部ローアドレスが入力される、ローアドレスバッファ610としてもよい。さらには、図22に示すように、コントローラ450とコントローラ460とをひとつにまとめてコントローラ600とし、且つ、第1ローアドレスバッファ540と第2ローアドレスバッファ542とをひとつにまとめてローアドレスバッファ610としてもよい。
【0146】
これらの場合、1系統にまとめられたコントローラ600及び/又はローアドレスバッファ610については、メモリアクセスの基本動作サイクルの1/2の時間で、動作させる必要がある。これに対して、図19では、ローアドレスバッファ540、542及びコントローラ450、460は、メモリアクセスの実際の基本動作サイクルの時間で、動作させればよいこととなる。
【0147】
また、このような半導体記憶装置を採用すれば、リフレッシュ動作を通常動作から隠してSRAM的なインターフェースで使用するか、DRAMインターフェースで使用してサイクル時間を1/2にするかを、任意に選択することが可能になる。いずれの方式を採用するかは、ユーザによって異なるであろうから、両システムの回路構成を予め半導体記憶装置に用意しておき、マスクオプション、ボンディングオプション、又は、一般的なプログラマブル回路で選択できるようにしておけば、極めて簡単に両方式の選択をすることができる。また、その場合に生ずるチップ面積の増加は、メモリセルアレイ部分ではないので、極僅かである。
【0148】
さらに、上述した実施形態においては、図6に示したように、一対の通常ワード線RWL及びリフレッシュ用ワード線RWLに対して、2個の基準セルRC0、RC1を設けた。すなわち、基準電圧発生回路64、66は、それぞれ、“0”データを保持した1個の基準セルRC0と“1”データを保持した1個の基準セルRC1を用いて、基準電流Icell0+Icell1を取得するようにした。しかし、一対の通常ワード線NWL及びリフレッシュ用ワード線RWLに対して設ける基準セルの個数は、2個に限られるものではなく、2N個であればよい(Nは、自然数である)。この場合、基準ビット線RBL、RBL1は、2N対(つまり、2N×2本)設ける必要がある。
【0149】
基準セルの個数を2N個とした場合、図10に示した第1センスアンプSA1と第2センスアンプSA2では、次のような関係を保持すればよい。すなわち、MISFET TR31とMISFET TR32で構成されるカレントミラー回路により基準電流をP倍し、MISFET TR11とMISFET TR12で構成されるカレントミラー回路により読み出したセル電流をQ倍するとした場合、P/Q=1/(2N)の関係を満たすように設定するればよい。ここで、P及びQは、ぞれぞれ、任意の正の数である。
【0150】
【発明の効果】
以上説明したように、本発明によれば、フローティングボディを共通にする第1MISFETと第2MISFETとによりメモリセルを構成したので、このメモリセルに、第1MISFETからでも、第2MISFETからでもアクセスすることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るメモリセルに接続関係を示す回路図である。
【図2】本発明の第1実施形態に係るメモリセルにおける第1MISFETの構造を説明するための半導体断面図である。
【図3】本発明の第1実施形態に係るメモリセルにおける第2MISFETの構造を説明するための半導体断面図である。
【図4】メモリセルのしきい値の変化を、ゲート電圧とフローティングボディ電位との関係を用いて説明するためのグラフである。
【図5】本発明の第1実施形態に係るメモリセルアレイの接続関係と、センスアンプ回路の配置とを説明する図である。
【図6】本発明の第1実施形態に係るメモリセルアレイの構成と、その周辺回路の配置とを説明する図である。
【図7】本発明の第1実施形態に係る第1基準ビット線選択回路と第2基準ビット線選択回路の回路構成と、基準ビット線との接続関係を示す回路図である。
【図8】本発明の第1実施形態に係る通常センスアンプ回路(リフレッシュ用センスアンプ回路)の構成を示す回路図である。
【図9】本発明の第1実施形態に係る基準電圧発生回路の構成を説明する回路図である。
【図10】本発明の第1実施形態に係るセンスアンプ回路の第1センスアンプと基準電圧発生回路の第2センスアンプとの等価回路を示す図である。
【図11】本発明の第1実施形態に係る半導体記憶装置で実行される動作判断処理の内容を説明するフローチャートである(リフレッシュ動作中の通常動作要求)。
【図12】本発明の第1実施形態に係る半導体記憶装置で実行される動作判断処理の内容を説明するフローチャートである(通常動作中のリフレッシュ動作要求)。
【図13】本発明の第1実施形態に係るローアドレス比較回路の入出力信号と、アレイコントローラの構成を説明する図である。
【図14】本発明の第1実施形態に係る半導体記憶装置の回路配置図である。
【図15】本発明の第1実施形態に係るメモリセルアレイのレイアウトを説明する平面図である。
【図16】本発明の第1実施形態に係るメモリセルアレイのレイアウトを説明する平面図である。
【図17】本発明の第2実施形態に係るメモリセルアレイの接続関係と、センスアンプ回路の配置とを説明する図である。
【図18】本発明の第2実施形態に係るローアドレス比較回路の入出力信号と、アレイコントローラの構成を説明する図である。
【図19】本発明の第2実施形態に係る半導体記憶装置の回路配置図である。
【図20】本発明の第2実施形態に係る半導体記憶装置の変形例を示す回路配置図である。
【図21】本発明の第2実施形態に係る半導体記憶装置の別の変形例を示す回路配置図である。
【図22】本発明の第2実施形態に係る半導体記憶装置のさらに別の変形例を示す回路配置図である。
【符号の説明】
MC メモリセル
MCA メモリセルアレイ
Tr1、Tr2 MISFET
NWL 通常ワード線
RWL リフレッシュ用ワード線
NBL 通常ビット線
RBL リフレッシュ用ビット線
NS/A 通常センスアンプ回路
RS/A リフレッシュ用センスアンプ回路
26、46 ソース領域
28、48 ドレイン領域
30 フローティングボディ
34、54 ゲート電極
60、62 ビット線選択回路
64、66 基準電圧発生回路
Claims (14)
- マトリックス状に配置された複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第1ソース領域と、この第1ソース領域と離れて前記半導体層に形成された第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間における前記半導体層上に形成された第1ゲート電極とを有しており、前記第1ソース領域と前記第1ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第1MISFETと、
前記半導体層に形成された第2ソース領域と、この第2ソース領域と離れて前記半導体層に形成された第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間における前記半導体層上に形成された第2ゲート電極とを有しており、前記第2ソース領域と前記第2ドレイン領域との間の前記半導体層が、前記第1MISFETと共通に使用されるフローティングボディである、第2MISFETと、
を備えるとともに、
各メモリセルは、前記フローティングボディに多数キャリアを保持した第1データ状態と、前記フローティングボディから多数キャリアを放出した第2データ状態とを有し、
当該半導体記憶装置は、さらに、
ワード線方向に並ぶ前記メモリセルにおける前記第1MISFETの前記第1ゲート電極を接続する、複数の通常ワード線と、
前記ワード線方向に並ぶ前記メモリセルにおける前記第2MISFETの前記第2ゲート電極を接続する、前記通常ワード線とは異なる複数のリフレッシュ用ワード線と、
前記ワード線方向と交差する方向であるビット線方向に並ぶ前記メモリセルにおける前記第1MISFETの前記第1ドレイン領域を接続する、複数の通常ビット線と、
前記ビット線方向に並ぶ前記メモリセルにおける前記第2MISFETの前記第2ドレイン領域を接続する、前記通常ビット線とは異なる、複数のリフレッシュ用ビット線と、
前記メモリセルアレイの前記ビット線方向の一方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第1データ状態であるか、前記第2データ状態であるかを判定する、通常センスアンプ回路と、
前記メモリセルアレイの前記ビット線方向の他方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第1データ状態であるか、前記第2データ状態であるかを判定する、リフレッシュ用センスアンプ回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数の通常ビット線の中から1本を選択する、第1ビット線選択回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数のリフレッシュ用ビット線の中から1本を選択する、第2ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数のリフレッシュ用ビット線の中から1本を選択する、第3ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数の通常ビット線の中から1本を選択する、第4ビット線選択回路とを、備え、
前記第1ビット線選択回路により選択された通常ビット線が、前記通常センスアンプ回路に接続され、
前記第2ビット線選択回路により選択されたリフレッシュ用ビット線が、前記通常センスアンプ回路に接続され、
前記第3ビット線選択回路により選択されたリフレッシュ用ビット線が、前記リフレッシュ用センスアンプ回路に接続され、
前記第4ビット線選択回路により選択された通常ビット線が、前記リフレッシュ用センスアンプ回路に接続される、
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイのワード線方向の一方側に配置され、前記通常ワード線を駆動する、通常ワード線ドライバと、
前記メモリセルアレイのワード線方向の他方側に配置され、前記リフレッシュ用ワード線を駆動する、リフレッシュ用ワード線ドライバと、
をさらに備えることを特徴とする請求項1に記載の半導体記憶装置。 - 前記メモリセルに対して読み出し動作又は書き込み動作である通常動作を行うために入力される外部ローアドレスと、前記メモリセルに対してリフレッシュ動作を行うために入力される内部ローアドレスとを比較する、ローアドレス比較回路と、
前記ローアドレス比較回路の比較結果に基づいて、前記通常動作及び前記リフレッシュ動作における前記メモリセルアレイに対するアクセスをコントロールする、コントロール回路と、
をさらに備えることを特徴とする請求項1又は請求項2に記載の半導体記憶装置。 - 前記コントロール回路は、
前記通常動作と前記リフレッシュ動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、外部ローアドレスのワード線選択アドレスと内部ローアドレスのワード線選択アドレスとが異なっていることを示している場合には、
前記通常ワード線と前記通常ビット線と前記通常センスアンプ回路とを用いて前記通常動作を行い、前記リフレッシュ用ワード線と前記リフレッシュ用ビット線と前記リフレッシュ用センスアンプ回路とを用いて前記リフレッシュ動作を行うようにコントロールする、ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記コントロール回路は、
前記通常動作と前記リフレッシュ動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、外部ローアドレスのワード線選択アドレスと内部ローアドレスのワード線選択アドレスとが一致していることを示しているが、そのビット線選択アドレスが異なっていることを示している場合には、
前記通常センスアンプ回路を用いた前記通常動作を行っている間に、リフレッシュ動作の要求があったときには、既に前記通常動作で活性化されている通常ワード線と、別の前記通常ビット線と、前記リフレッシュ用センスアンプ回路とを用いて、前記リフレッシュ動作を行うようにコントロールし、
前記リフレッシュ用センスアンプ回路を用いた前記リフレッシュ動作を行っている間に、通常動作の要求があったときには、既に前記リフレッシュ動作で活性化されているリフレッシュ用ワード線と、別の前記リフレッシュ用ビット線と、前記通常センスアンプ回路とを用いて、前記通常動作を行うようにコントロールする、
ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記コントロール回路は、
前記通常動作と前記リフレッシュ動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、外部ローアドレスのワード線選択アドレスと内部ローアドレスのワード線選択アドレスとが一致していることを示しており、且つ、外部ローアドレスのビット線選択アドレスと内部ローアドレスのビット線選択アドレスとが一致していることを示している場合には、
前記通常センスアンプ回路を用いた前記通常動作を行っている間に、リフレッシュ動作の要求があったときには、リフレッシュ用センスアンプ回路を用いたリフレッシュ動作を行わず、
前記リフレッシュ用センスアンプ回路を用いた前記リフレッシュ動作を行っている間に、通常動作の要求があったときには、前記リフレッシュ用センスアンプ回路を用いてデータの読み出し又は書き込みを行うようにコントロールする、
ことを特徴とする請求項3に記載の半導体記憶装置。 - “0”データが格納される第1基準セルと“1”データが格納される第2基準セルとを用いて基準電流を取得し、この基準電流に基づいて基準電圧を生成する、基準電圧生成回路をさらに備えており、
前記通常センスアンプ回路及び前記リフレッシュ用センスアンプ回路は、前記基準電圧生成回路が生成した基準電圧に基づいて、選択されたメモリセルに格納されているデータを判定する、ことを特徴とする請求項1乃至請求項6のいずれかに記載の半導体記憶装置。 - 前記メモリセルアレイは、ビット線方向に沿って形成された少なくとも一対の第1基準ビット線と少なくとも一対の第2基準ビット線とをさらに備えており、
前記第1基準セルは、前記メモリセルと同様の構造を有しているとともに、前記第1基準ビット線と前記通常及びリフレッシュ用ワード線との交点位置に設けられおり、
前記第2基準セルは、前記メモリセルと同様の構造を有しているとともに、前記第2基準ビット線と前記通常及びリフレッシュ用ワード線との交点位置に設けられており、
前記基準電圧発生回路は、前記通常ワード線又は前記リフレッシュ用ワード線により活性化された第1基準セルと第2基準セルとを用いて、前記基準電流を取得する、
ことを特徴とする請求項7に記載の半導体記憶装置。 - 前記第1基準セルの第1MISFETの第1ゲート電極は、前記通常ワード線に接続されており、
前記第1基準セルの第2MISFETの第2ゲート電極は、前記リフレッシュ用ワード線に接続されており、
前記第1基準セルの第1MISFETの第1ドレイン領域は、前記一対の第1基準ビット線の一方に接続されており、
前記第1基準セルの第2MISFETの第2ドレイン領域は、前記一対の第1基準ビット線の他方に接続されており、
前記第2基準セルの第1MISFETの第1ゲート電極は、前記通常ワード線に接続されており、
前記第2基準セルの第2MISFETの第2ゲート電極は、前記リフレッシュ用ワード線に接続されており、
前記第2基準セルの第1MISFETの第1ドレイン領域は、前記一対の第2基準ビット線の一方に接続されており、
前記第2基準セルの第2MISFETの第2ドレイン領域は、前記一対の第2基準ビット線の他方に接続されている、
ことを特徴とする請求項8に記載の半導体記憶装置。 - 前記通常センスアンプ回路及び前記リフレッシュ用センスアンプ回路では、前記第1基準セルと前記第2基準セルを流れる電流を合わせた基準電流をP倍(Pは任意の正の数)した電流と、選択されたメモリセルを流れるセル電流をQ倍(Qは任意の正の数)した電流とを用いて、前記選択されたメモリセルに格納されているデータを検出する、ことを特徴とする請求項9に記載の半導体記憶装置。
- 基準電圧発生回路が基準電流を取得する際に用いる第1基準セルの個数と第2基準セルの個数とは、ぞれぞれ、N個(Nは自然数)であり、
P/Qは1/(2N)とする、ことを特徴とする請求項10に記載の半導体記憶装置。 - 前記メモリセルアレイは、ワード線方向に沿って形成された第1基準ワード線と第2基準ワード線とをさらに備えており、
前記第1基準セルは、前記第1基準ワード線と、前記第1基準ビット線との交点位置にも設けられており、
前記第2基準セルは、前記第2基準ワード線と、前記第2基準ビット線との交点位置にも設けられている、
ことを特徴とする請求項7に記載の半導体記憶装置。 - 前記メモリセルは、SOI(silicon on insulator)基板上に形成されている、ことを特徴とする請求項1乃至請求項12のいずれかに記載の半導体記憶装置。
- 請求項1乃至請求項13のいずれかに記載の半導体記憶装置と、
前記半導体記憶装置と同一のチップ上に形成され、前記半導体記憶装置を用いて動作するロジック回路と、
を備えることを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002177072A JP3962638B2 (ja) | 2002-06-18 | 2002-06-18 | 半導体記憶装置、及び、半導体装置 |
US10/369,660 US6781875B2 (en) | 2002-06-18 | 2003-02-21 | Semiconductor memory device and semiconductor device |
TW092116377A TWI226701B (en) | 2002-06-18 | 2003-06-17 | Semiconductor memory device and semiconductor device |
CNB031494250A CN1283010C (zh) | 2002-06-18 | 2003-06-18 | 半导体存储器件以及半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002177072A JP3962638B2 (ja) | 2002-06-18 | 2002-06-18 | 半導体記憶装置、及び、半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006193995A Division JP4498323B2 (ja) | 2006-07-14 | 2006-07-14 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004022096A JP2004022096A (ja) | 2004-01-22 |
JP3962638B2 true JP3962638B2 (ja) | 2007-08-22 |
Family
ID=29728138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002177072A Expired - Fee Related JP3962638B2 (ja) | 2002-06-18 | 2002-06-18 | 半導体記憶装置、及び、半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6781875B2 (ja) |
JP (1) | JP3962638B2 (ja) |
CN (1) | CN1283010C (ja) |
TW (1) | TWI226701B (ja) |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US6912150B2 (en) | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
US7184298B2 (en) | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
US6903984B1 (en) * | 2003-12-31 | 2005-06-07 | Intel Corporation | Floating-body DRAM using write word line for increased retention time |
JP4110115B2 (ja) * | 2004-04-15 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
US7042786B2 (en) * | 2004-04-26 | 2006-05-09 | Infineon Technologies Ag | Memory with adjustable access time |
US7391640B2 (en) * | 2004-12-10 | 2008-06-24 | Intel Corporation | 2-transistor floating-body dram |
US7301838B2 (en) * | 2004-12-13 | 2007-11-27 | Innovative Silicon S.A. | Sense amplifier circuitry and architecture to write data into and/or read from memory cells |
DE102005024951A1 (de) * | 2005-05-31 | 2006-12-14 | Infineon Technologies Ag | Halbleiterspeicherbauelement |
US7285832B2 (en) * | 2005-07-29 | 2007-10-23 | Hoefler Alexander B | Multiport single transistor bit cell |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
KR100663368B1 (ko) * | 2005-12-07 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7933142B2 (en) | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR101295775B1 (ko) | 2006-11-24 | 2013-08-20 | 삼성전자주식회사 | 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법 |
KR101406604B1 (ko) | 2007-01-26 | 2014-06-11 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
KR100843947B1 (ko) * | 2007-07-04 | 2008-07-03 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) * | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
US8547738B2 (en) | 2010-03-15 | 2013-10-01 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
KR101944535B1 (ko) | 2012-03-28 | 2019-01-31 | 삼성전자주식회사 | 반도체 기억 소자 |
CN109979502B (zh) * | 2017-12-27 | 2021-03-16 | 华邦电子股份有限公司 | 动态随机存取存储器 |
WO2023244915A1 (en) * | 2022-06-15 | 2023-12-21 | Rambus Inc. | Dynamic, random-access memory with interleaved refresh |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5559759A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor device |
US5754077A (en) * | 1995-03-16 | 1998-05-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having plural functional blocks, wherein one of the blocks comprises a small tunnel junction device and another block comprises a FET |
US6621725B2 (en) * | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
-
2002
- 2002-06-18 JP JP2002177072A patent/JP3962638B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-21 US US10/369,660 patent/US6781875B2/en not_active Expired - Fee Related
- 2003-06-17 TW TW092116377A patent/TWI226701B/zh not_active IP Right Cessation
- 2003-06-18 CN CNB031494250A patent/CN1283010C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TWI226701B (en) | 2005-01-11 |
CN1283010C (zh) | 2006-11-01 |
US6781875B2 (en) | 2004-08-24 |
US20030231521A1 (en) | 2003-12-18 |
TW200411904A (en) | 2004-07-01 |
CN1469483A (zh) | 2004-01-21 |
JP2004022096A (ja) | 2004-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3962638B2 (ja) | 半導体記憶装置、及び、半導体装置 | |
JP4630879B2 (ja) | 半導体メモリ装置 | |
US6636454B2 (en) | Low-power consumption semiconductor memory device | |
JP4282319B2 (ja) | 半導体記憶装置 | |
US6477100B2 (en) | Semiconductor memory device with over-driving sense amplifier | |
US7230867B2 (en) | Semiconductor device | |
JP2001053167A (ja) | 半導体記憶装置 | |
KR20060049444A (ko) | 반도체 기억 장치 | |
JP2011146104A (ja) | 半導体装置及び半導体装置を含む情報処理システム | |
WO2008046179A1 (en) | Asymmetric four-transistor sram cell | |
US20020181272A1 (en) | Semiconductor memory device | |
JP4498323B2 (ja) | 半導体記憶装置 | |
JP4031651B2 (ja) | 半導体装置 | |
KR950014250B1 (ko) | 다이내믹형 메모리 셀 및 다이내믹형 메모리 | |
US6765253B2 (en) | Semiconductor memory device | |
JP4405094B2 (ja) | 強誘電体メモリ | |
JPH06326272A (ja) | 半導体記憶装置 | |
JP2008135461A (ja) | 半導体記憶装置および半導体集積回路装置 | |
US20240087640A1 (en) | Semiconductor device | |
US20040052123A1 (en) | Semiconductor memory device comprising memory having active restoration function | |
JP2001256782A (ja) | 半導体装置 | |
JPH10125067A (ja) | ダイナミック型ramと情報処理システム | |
JP2006338878A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070417 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070521 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |