TWI309418B - Memory devices including floating body transistor capacitorless memory cells and related methods - Google Patents

Memory devices including floating body transistor capacitorless memory cells and related methods Download PDF

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TWI309418B TW095142625A TW95142625A TWI309418B TW I309418 B TWI309418 B TW I309418B TW 095142625 A TW095142625 A TW 095142625A TW 95142625 A TW95142625 A TW 95142625A TW I309418 B TWI309418 B TW I309418B
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Yeong-Taek Lee
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1309418 « r 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於半導體記憶體裝置，且更特定言 之’本發明係關於包含浮動本體無電容器記憶體單元之半 導體記憶體裝置及操作此等裝置之方法。 【先前技術】 通常，動態隨機存取記憶體（DRAM)裝置之記憶體單元 包含一用於儲存電荷之電容器及一用於接取該電容器之電 • 晶體。每一記憶體單元之邏輯值係藉由電容器之電壓來判 定。然而，為試圖增加裝置整合性，已提議包含單電晶體 之DRAM記憶體單元。本文中將此等單電晶體類型之記憶 體單το稱作”浮動本體電晶體無電容器記憶體單元"，且在 某些例子中’使用簡寫短語"電晶體單元„。 在一寫入模式中，一浮動本體電晶體無電容器記憶體單 凡之臨限電壓藉由變更該單元之通道本體電位而得以改 變，且在一讀取模式中，基於通過該單元之電流量來鑑別 邏輯狀態。下文將參看圖1對此進行更詳細的解釋。 圖1為一洋動本體電晶體無電容器記憶體單元之一實例 的橫截面示意圖。如所示’此實例之浮動本體電晶體無電 容器記憶體單元包含一矽（Si)基板1〇〇及一内埋氧化層 101。一浮動通道本體區102位於該内埋氧化層1〇1上，且 被***於源極區103與汲極區104之間。閘極介電1〇5及閘 電極106在浮動通道本體區102上對準，且絕緣層丨〇7(例 如，Si〇2層）經形成以將該浮動本體電晶體無電容器記憶 116154.doc 1309418 體早元與基板100上之其他裝置隔離。 邏輯"1"及"0"狀悲係視浮動本體電晶體無電容器記憶體 單元之臨限電壓Vth而定，且在下表i中說明了施加至浮動 本體電晶體無電容器記憶體單元之寫入電壓及讀取電壓的 實例： 表1
臨限值(Vth) 源極(Vs) 閘極(Vg) 汲極(Vd) 寫入”1" 低 0V 1.5 V 1.5 V 寫入"0" 高 ον 1.5 V -15 V 讀取 n/a ον 1.5 V 0.2 V 在一寫入資料"1"操作中，設定一偏壓條件，其中 Vgs>Vth且Vgd<Vth。此導致電晶體單元在一飽和區中操 作。在此狀態下，在汲極區1〇4與浮動通道本體區1〇2之間 的接面處發生衝擊離子化。結果，電洞被注人浮動通道本 體區102中。此增加了浮動通道本體區1〇2之電位且降低了 浮動本體電晶體無電容器記憶體單元之臨限電壓vth。 在一寫入資料"〇"操作中，汲極電壓¥(1被降低至一負電 壓以在浮動通道本體區1〇2與汲極區1〇4之間的接面處產生 一正向偏壓條件。該正向偏壓導致浮動通道本體區ι〇2中 所含有之電洞遷移入汲極區1〇4中。此降低了浮動通道本 體區102之電位且增加了臨限電壓Vth。 在一讀取操作中，設定一偏壓條件，使得Vgs>Vth且 Vgd>Vth，且使得電晶體單元在其線性區中操作。量測一 116154.doc 1309418 汲極電流且將其與一參考單元電流進行比較以藉此判別該 浮動本體電晶體無電容器記憶體單元是處於一高（邏輯"〇”） 電壓臨限Vth狀態還是處於一低（邏輯"1")電壓臨限Vth狀 態。更特定言之，若所量測之汲極電流小於參考電流，則 讀取一邏輯”〇"狀態。若所量測之汲極電流大於參考電 流，則讀取一邏輯"1"狀態。 習知地’使用分別被程式化至"〇"狀態及"1"狀態的參考 (或虛設）電晶體單元來產生參考單元電流。另外，利用一 參考電壓產生電路及其他電路來產生一在"〇"參考電晶體 單元之汲極電流與”1”參考電晶體單元之汲極電流之間的 參考電流。例如，參見以Fujita等人之名義於2003年5月20 曰頒佈的美國專利第6,567,330號。 浮動本體電晶體無電容器記憶體單元之讀取傾向於各種 誤差。將緊接著參看圖2A至圖2C來描述此等誤差之實 例0 圖2A及圖2B展示了許多浮動本體電晶體無電容器記憶 體單元之"0"狀態汲極電流分佈201及"1"狀態汲極電流分佈 202以及與多個讀取操作相關聯之參考單元電流分佈2〇3。 圖2A說明了其中參考單元電流分佈203及"0"狀態汲極電流 分佈201在210處重疊之情形’且圖2B說明了其中參考單元 電流分佈203及"1"狀態汲極電流分佈202在211處重疊之情 形。在任一情形下，將發生讀取誤差。圖2A及圖2B之重 疊狀態210及211可由許多因素引起，包含過程變化、溫度 變化等等。 116154.doc 1309418
I 圖2C展示了其中電晶體單元"〇"狀態汲極電流分佈2〇1及 ”1”狀態汲極電流分佈202在212處彼此重疊之情形。此可 由浮動本體電晶體無電容器記憶體單元之揮發性質引起。 亦即，自浮動通道本體區之洩漏可導致該等單元電晶體之 臨限電壓vth漂移。因此有必要以與刷新習知電容0器型 DRAM單元幾乎相同之方式來週期性地刷新浮動本體電晶 體無電容器記憶體單元。 ，上述讀取誤差之傾向之外’習知浮動本體電晶體無電 容器記憶體單元DRAM裝置經受需要提供一參考電产產生 器、參考記憶體單元及其他電路以產生參考電流的^陷。 當試圖增加記憶體裝置之密度時，此可顯示出繁重性。再 者’在一刷新操作中消耗了額外時間來刷新參考記憶體單 元。 【發明内容】 :據本發明之'態樣’提供了 一半導體記憶體農置，盆 包3 一記憶體單元陣列，該記憶體單元陣列包含複數料 位記憶體單元’其中該等單位記憶體單元中之每_ = 互補之第一及第二浮動太駚♦η 母耆包括 根攄太發明 電日日體無電容器記憶體單元。 根據本發明之另一態樣，提供了一半導體 其包含—記憶體單元陣列，該記憶體單⑽列包含^列及 行排列而成之複數個單位記 ： 體單元中之每-者包括互補 其位把憶 無電容器記憶體單元。該記 ：：動本體電晶體 等單位記憶體單元之各別式’’"進步包含連接至該 1奇數列的複數個奇數位元線對， 116154.doc 1309418 其中每一奇數位元線對包含：一第一奇數位元線，其連接 至每一各別I數列 < 第一浮動㈣電晶冑無電纟器記憶體 單元；及一第二奇數位元線，其連接至每一各別奇數列之 弟浮動本體電aa體無電容器記憶體單元。該記憶體裝置 進一步包含連接至該等單位記憶體單元之各別偶數列的複 數個偶數位元線對，其中每一偶數位元線對包含：一第一 偶數位元線，其連接至每一各別偶數列之第一浮動本體電 晶體無電容器記憶體單元；及一第二偶數位元線，其連接 =每-各別偶㈣之第二浮動本體冑晶體無電$器記憶體 早％ °該記憶體裝置進-步包含：奇數及偶數感測電路； 奇數及偶數感測位元線對，其分別可操作地耦接至奇數及 偶數感測電路卜奇數位元線選擇器，其選擇性地將該複 數個奇數纟7G線對中之一所選奇數位元線對麵#至該奇數 感測位元線對；及-偶數位元線選擇器，其選擇性地將該 複數個偶數位兀線對中之—所選偶數位元線對輕接至該偶 數感測位元線對。 根據本發明之又—態樣，提供了 —半導體記憶體裝置， 其包含一記憶體單元陣列，該記憶體單元陣列包含複數個 早位記憶體單元，其中該等單位記憶體單元中之每一者包 括位於一第一圮憶體區塊陣列中之第一浮動本體電晶體 無電谷器δ己憶體單元及一位於一第二記憶體區塊陣列中之 互補的第一浮動本體電晶體無電容器記憶體單元。該記憶 體裝置進步包含.複數個第一位元線，其可操作地耦接 至位於第一記憶體區塊陣列中之對應的第—浮動本體電晶 116154.doc 1309418 體無電谷器c憶體單元；及複數個第二位元線，其可操作 地連接至位於第二記憶體區塊陣列中之對應的第二浮動本 體電晶體無電容器記憶體單元。該記憶體裝置進一步包 3 . -感測電路，其可操作地位於第一記憶體區塊陣列與 第二記憶體區塊陣列之間；-感測位元線對，其可操作地 柄接至該感測電路；—第—位元線選擇器，其將該複數個 第位7G線中之一第一位元線選擇性地耗接至該感測位元
線對中之-者；及__第二位元、線選擇器，其將該複數個第 二位元線中之-第二位元線選擇性㈣接至該感測位 對中之另一者。 根據本發明之又-態樣，提供了—種將資料寫人至包含 浮動本體電晶體無電容器記憶體單元之半導體記憶體裝置 中的方法。該方法包含：將一第一浮動本體電晶體無電容 器記憶體單元之一臨限電壓設定至一第一臨限電壓；及將 一第二浮動本體電晶體無電容器記憶體單元之一臨限電壓 設定至一第二臨限電壓。該第一及該第二浮動本體電晶體 無電容器記憶體單元構成一單位記憶體單元，且藉由今第 一及該第二浮動本體電晶體無電容器記憶體單元之第—臨 限電壓及第二臨限電壓的差異來界定一被寫入至甚_ro *、 母—單位 記憶體單元中的邏輯值。 根據本發明之又一態樣，提供了一種讀取一包含浮動本 體電晶體無電容器記憶體單元之半導體記憶體裝置之資料 的方法。該方法包含：判定一第一浮動本體電晶體無電容 器記憶體單元之一臨限電壓狀態；及判定一篦-&么丄 一 /予動太骑 116154.doc -11 - l3〇94l8 電晶體無電容器記憶體單元之一臨限電壓狀態。其中該第 —及該第二浮動本體電晶體無電容器記憶體單元構成一單 位記憶體單元，且該方法進一步包含根據該第一及該第二 浮動本體電B曰體無電谷器s己憶體單元之第一臨限電壓狀態 及第二臨限電壓狀態的差異來判定每一單位記憶體單元之 —邏輯值。 【實施方式】 _ 下文將參看隨附圖式來更充分地描述本發明，其中展示 了本發明之例示性實施例。然而，本發明可以許多不同形 式體現且不應被理解為受限於本文所陳述之實例。在該等 圖式中’為清晰起見可誇示及/或簡化層及區域之尺寸及 相對尺寸。再者，將理解，當將一元件或層稱為在另一元 件或層”上”、"連接至"或"耦接至"另一元件或層時，其可 直接在該另一元件或層上、連接至或耦接至該另一元件或 層，或可存在介入元件或層。 • 現將借助於本發明之較佳（但非限制性）實施例來描述本 發明。 圖3為根據本發明之一實施例之浮動本體電晶體無電容 器記憶體单元§己憶體裝置的方塊圖。 圖3之記憶體裝置包含一含有複數個子陣列區塊 說K<1:m>之記憶料元陣列區塊BLK1、複數個偶數及 奇數位元線（BL)選擇器、複數個 感測區塊22- 1 <1 :心及22_2<1 :m>、一列解碼器24、—行解 瑪器26、-位元線選擇信號產生器28、—控制信號產生器 116154.doc •12- I3Q9418 30及一命令解碼器32。 記憶體單元陣列區塊BLK1之每一子陣列區塊SBLK含有 複數個浮動本體電晶體無電容器記憶體單元MC。應注 意’為簡單起見在圖3中說明了單個記憶體單元陣列區塊 BLK1 ’且該記憶體裝置包含具有相同組態之多個區塊 BLK。 如上文所提及，每一記憶體單元陣列區塊BLK1包含複 數個子陣列區塊SBLK<l:m>。該等子陣列區塊SBLK<l:m> 共用同一字線WL。在圖3中，為簡單起見僅展示了單個字 線 WL1。 每一子陣列區塊SBLK包含複數個位元線BL<1 :k>及複數 個互補位元線BLB<l:k>。位元線BL<l:k>及互補位元線 BLB<l:k>如圖3中所示而交替排列。本文中將每一位元線 BL及其互補位元線blb共同地稱作一"位元線對 "BL/BLB。因此’在此實施例之實例中，每子陣列區塊 SBLK存在"k"個位元線對bl/BLB。 在此實施例中藉由一第一及一第二浮動本體電晶體無電 谷器記憶體單元來界定一"單位記憶體單元"，其中該第一 浮動本體電晶體無電容器記憶體單元連接於一位元線Bl與 一參考電位（例如，接地）之間，且該第二浮動本體電晶體 無電容器記憶體單元連接於一互補位元線Blb與該參考電 位之間β該單位記憶體單元儲存一如由第一及第二浮動本 體電晶體無電容器記憶體單元之互補臨限電壓狀態所指示 的邏輯值。亦即’該等單位記憶體單元中之每一者包含互 116154.doc 13 1309418
I 補之具有相反臨限電壓狀態的第一及第二浮動本體電晶體 無電容器記憶體單元。在此實施例之實例中，該等浮動本 體電晶體無電容器記憶體單元為NMOS型電晶體。 將每一單位記憶體單元之互補的第一及第二浮動本體電 晶體無電容器記憶體單元閘極連接至同一字線WL。 偶數位元線選擇器20-l<l:m>及奇數位元線選擇器20-2< 1 :m>位於各別子陣列區塊SBLK< 1 :m>之相對側上。每一 偶數位元線選擇器20-1連接至各別子陣列區塊SBLK之k/2 ® 偶數位元線BL及k/2偶數互補位元線BLB。類似地，每一 奇數位元線選擇器20-2連接至各別子陣列區塊SBLK之k/2 奇數位元線BL及k/2奇數互補位元線BLB。 仍參看圖3，感測區塊22-1<1:111>連接至各別偶數位元線 選擇器20-l<l:m>，且感測區塊22-2<l:m>連接至各別奇數 位元線選擇器20-2<l:m>。詳言之，互補之感測位元線 SBLl<l:m>& 8ΒΕ1Β<1:ιη>連接於每一奇數位元線選擇器 20-2<l:m>與其對應之感測區塊22-2<l:m>之間。類似地， 互補之感測位元線881^2<1:111>及SBL2B<l:m>連接於每一 偶數位元線選擇器20-1 <l:m>與其對應之感測區塊22-1 < 1 :m>之間。 稍後將在本文中更詳細地描述偶數位元線選擇器20-1及 奇數位元線選擇器20-2以及感測區塊22-1及22-2的實例。 命令解碼器32回應於一命令信號COM而產生一主動命令 ACT、一讀取命令RD及一寫入命令WD。 列解碼器24可對主動命令ACT作出回應以解碼一第一列 116154.doc -14- 1309418 位址RA1從而啟動字線WL中之對應的一者。 位元線選擇信號產生器28可對主動命令ACT作出回應以 解碼一第二列位址RA2從而啟動位元線選擇信號bS< 1 :k/2> 中之一者。（如先前所註釋’ "k"為每子陣列區塊SBLK之位 元線對BL/BLB的數目。）如圖3中所示，將該等位元線選 擇信號BS<l:k/2>應用至偶數位元線選擇器2〇-l<i:m>及奇 數位元線選擇器20-2<l:m>。 行解碼器26可對讀取命令RD及寫入命令WR作出回應以 籲 解碼一行位址CA從而啟動行選擇信號cSL<l:m>中之對應 的一或多者。如圖3中所示，將該等行選擇信號cSL<l:m> 應用至各別感測區塊22-l<l:m>及各別感測區塊22-2< 1 :m>。 控制信號產生器30可對主動命令ACT作出回應以選擇性 地啟動一感測放大器啟用信號SEN及一回寫信號WB。詳 言之，在感測放大器啟用信號SEN被啟動之後的一預定時 籲 間啟動回寫信號WB。如圖3中所示，將此等信號應用至感 測區塊22-l<l:m>及22-2<l:m>。 亦在圖3中描繪了第一互補資料線〇1及DIB以及第二互 補資料線D2及D2B。該等第—互補資料線D1&D1B連接至 感測區塊22-2<l:m>，且該等第二互補資料線D2及D2B連 接至感測區塊22 -1 < 1: m>。 熟習此項技術者將熟知用於建構列解碼器24、行解碼器 26、位元線選擇電路28、控制信號產生器3〇及命令解碼器 32的各種可能性。因此，此處為簡潔起見而省略了此等組 116154.doc •15* 1309418 件之詳細電路組態的實例。 緊接著將參看圖4A及圖4B來描述圖3之奇數及偶數位元 線選擇器20-1及20-2的實例。詳言之’圖4A為一展示一偶 數位元線選擇器20-1之一實例的電路圖，且圖4B為一展示 一奇數位元線選擇器20-2之一實例的電路圖。 如圖4 A中所示，此實例之偶數位元線選擇器包含連接於 各別偶數位元線對BL2/BLB2、BL4/BLB4、…、BLk/BLBk 與互補感測位元線SBL2/SBL2B之間的偶數NMOS電晶體對 籲 N18-2、N18-4、…、N18-k。如先前所注意到，互補感測 位元線SBL2/SBL2B連接至一對應感測區塊22-1 »偶數 NMOS電晶體對N18-2、N18-4、…、N18-k分別被閘極連接 至位元線選擇信號BS<l:k/2>。如先前所解釋，藉由位元 線選擇信號產生器28來產生該等位元線選擇信號 BS<l:k/2>。圖4A之偶數位元線選擇器可對位元線選擇信 號BS<l:k/2>作出回應以將偶數位元線對BL2/BLB2、 BL4/BLB4、…、BLk/BLBk中之任一者選擇性地連接至互 補感測位元線SBL2/SBL2B。 圖4B之奇數位元線選擇器包含連接於各別奇數位元線對 BL1/BLB1、BL3/BLB3、…、BL(k-l)/BLB(k-l)與互補感 測位元線SBL1/SBL1B之間的奇數NMOS電晶體對N18-1、 N18-4、...、N18-(k-l)。如先前所注意到，該等互補感測 位元線SBL1/SBL1B連接至一對應感測區塊22-2。奇數 NMOS電晶體對N18-1、N18_3、…、N18-(k-l)分別被閘極 連接至由位元線選擇信號產生器28所產生的位元線選擇信 116154.doc • 16· 1309418 號BS<l:k/2>。圖4B之奇數位元線選擇器可對位元線選擇 信號BS<l:k/2>作出回應以將奇數位元線對BL1/BLB1、 BL3/BLB3、…、BL(k-l)/BLB(k-l)中之任一者選擇性地連 接至互補感測位元線SBL1/SBL1B。 圖5為一展示圖3之感測區塊22-1 < 1 :m>中之一者之一實 例的電路圖。圖3之感測區塊22-2<l:m>中之每一者被類似 地組態，且因此此處省略了其詳細描述以避免重複。 如圖5中所示，感測區塊22-1連接於互補感測位元線 ® SBL2/SBL2B(見圖3及圖4)之間，且包含位準限制器LM1及 LM2、一感測放大器SA、一回寫閘極WBG、一鎖存器LA 及一行選擇閘極C S G。 位準限制器LM1包含：一比較器COM2，其將感測位元 線SBL2之一電壓與一限制電壓VBLR進行比較；及一 NMOS電晶體N10，其可對比較器COM2之輸出作出回應以 將感測位元線SBL2之電壓限制至不超過限制電壓VBLR。 類似地，位準限制器LM2包含：一比較器COM3，其將感 測位元線SBL2B之一電壓與限制電壓VBLR進行比較；及 一 NMOS電晶體Nil，其可對比較器COM3之輸出作出回應 以將感測位元線SBL2B之電壓限制至不超過限制電壓 VBLR。 藉由感測啟用信號SEN來啟用感測放大器SA，且該感測 放大器SA產生對應於來自感測位元線SBL2及SBL2B之電 流Ic及Icb的電壓。比較該等電壓且輸出一比較結果作為一 在圖5之節點”a”處的邏輯值。舉例而言，若一連接至感測 116154.doc -17- 1309418 位元線SBL2之浮動本體電晶體無電容器記憶體單元（MC) 為"Γ，且連接至感測位元線SBL2B之互補電晶體單元 (MCB)為"0"，則電流Ic將大於電流Icb。此係因為電晶體 單元MC之臨限電壓小於互補電晶體單元MC之臨限電壓。 在此情況下，將一邏輯值電壓"0"施加至節點"a”。 鎖存電路LA包含由供應電壓VI及V2驅動的反相器13及 14，且起作用以將鎖存節點"b"驅動至一與鎖存節點"a"相 反之邏輯位準。供應電壓VI為一用以將資料"1"寫入於互 ® 補電晶體單元MC及MCB中之一者的正電壓，且供應電壓 V2為一用以將資料"0"寫入於互補電晶體單元MC中之另一 者的負電壓。舉例而言，參見先前所論述之表1之寫入"1" 及寫入”0”的汲極電壓Vd值。給定彼等實例，VI將為約1.5 V，且V2將為約-1.5 V。 回寫閘極WBG包含：一NMOS電晶體N12，其連接於節 點”a"與感測位元線SBL2B之間；及一 NMOS電晶體N13， ^ 其連接於節點"b”與感測位元線SBL2之間。在一寫入操作 中藉由回寫信號WB(來自圖3之控制信號產生器30)來啟用 回寫閘極WBG以分別將資料自節點”a"及”b”轉移至感測位 元線 SBL2B及 SBL2。
行選擇閘極CSG包含：一NMOS電晶體N14，其連接於 節點”a”與資料線D2B之間；及一 NMOS電晶體N15，其連 接於節點”b”與資料線D2之間。在讀取操作及寫入操作中 藉由行選擇信號CSL(來自圖3之行解碼器26)來啟用行選擇 閘極WBG以分別將節點”a”及”b"之資料轉移至資料線D2B 116154.doc -18- 1309418 及D2以及分別自資料線D2B及D2轉移節點"a"及"b"之資 料。 圖6為一說明圖5之感測放大器SA之一實例的電路圖。如 所示，感測放大器SA包含電壓轉換器CV1及CV2以及一比 較器COM4。電壓轉換器CV1之節點"bl"連接至圖5之位準 限制器LM1，且電壓轉換器CV2之節點”b2"連接至圖5之位 準限制器LM2。 電壓轉換器CV1及CV2中之每一者包含：一 pMOS電晶體 P1 ’其作為一藉由感測啟用信號SEN而被啟用之電流源而 起作用；PMOS電晶體P2及P3，其作為一電流反射鏡而起 作用；及一NMOS電晶體N16，其作為一個二極體而起作 用。如熟習此項技術者將瞭解，感測位元線電流1(：及1(^被 反映為在比較器COM4之各別輸入Sn及SnB處的電壓❶如 先前所描述，比較器C0M4將一比較結果（邏輯"丨"或"〇")輸 出至圖5之節點"a"。 現將描述圖3至圖6之記憶體裝置的操作。詳言之，將首 先描述一主動"操作，其中啟動一字線wl且選擇位元感 測線SBL1及SBL2。在執行—寫人操作或讀取操作之前執 行該主動操作。接著將依次描述寫人操作及讀取操作。 在主動操作中，列解碼器24回應於主動命令ACT及第一 列位址信號RA1而啟動字線WL中之一者（至mGH)。再 者’位元線選擇信號產生器28回應於主動命令act及第二 列位址RA2而啟動位元線選擇信號BS<i:k/2>中之—者。結 果，偶數位it線選擇器2CM將偶數位元線對bl/则中之 116154.doc -19- 1309418 一者連接至感測位元線SBL2及SBL2B，且奇數位元線選擇 器20-2將奇數位元線對BL/BLB中之一者連接至感測位元 線SBL1及SBL1B。控制信號產生器30啟動感測啟用信號 SEN及回寫信號WB。回應於啟動之感測啟用信號SEN，啟 用每一感測區塊22-1及22-2中之感測放大器SA，藉以所選 感測位元線對SBL/SBLB之間的電流差異被放大且被表示 為鎖存電路LA之節點” a”及”b"上之互補電壓。回應於啟動 之回寫信號WB，感測區塊22-1及22-2恢復至所選感測位元 籲 線對SBL/SBLB之互補電壓。以此方式，執行了一刷新操 作。 在一寫入操作中，命令解碼器32解碼一寫入命令WR， 且行解碼器26回應於寫入命令WR及一行位址C A而啟動行 選擇線CSL<l:m>中之一者。結果，對應之行選擇閘極 CSG被開通，且資料線D1/D1B及D2/D2B上之互補寫入資 料被轉移至連接至啟動之選擇線CSL的感測區塊22-1及22-2之鎖存器LA之節點"a"及"b"。另外，啟用回寫信號WB以 ® 將互補寫入資料自感測區塊22-1及22-2之鎖存器LA的"a” 及"b”轉移至所選感測位元線對SBL/SBLB。 舉例而言，當資料"1”將被寫入於一連接至一奇數位元 線對BL/BLB的所選單位記憶體單元時，將一 HIGH電壓施 加至資料線D1且將一 LOW電壓施加至資料線DIB。因而， 將一 HIGH電壓施加至對應鎖存器LA之節點”b"，且將一 LOW電壓施加至對應鎖存器LA之節點”a"。因此將可能大 於HIGH電壓之供應電壓VI施加至感測位元線SBL1，且將 116154.doc -20- 130.941.8 可能小於LOW電壓之供應電壓V2施加至感測位元線 SBL1B。因而，連接至感測位元線SBL1之浮動本體電晶體 無電容器記憶體單元MC儲存資料"1"，且連接至感測位元 線SBL1B之浮動本體電晶體無電容器記憶體單元Mc儲存 資料"0"。在此實施例之實例中，此等互補資料表示單位 記憶體單元中之資料"1 ··。 在一讀取操作中，命令解碼器32解碼一讀取命令RD， 且行解碼器26回應於讀取命令及行位址CA而啟動行選 擇線CSL<l:m>中之一者。結果，對應之行選擇閘極csg 被開通，且互補讀取資料自連接至啟動之選擇線CSL的感 測區塊22-1及22-2之鎖存器LA之節點"a”及”b"而被轉移至 資料線 D1/D1B 及 D2/D2B。 在上文所描述之實施例中，使用互補之浮動本體電晶體 無電容器記憶體單元以界定每一單位記憶體單元。因而， 該實施例提供高密度無電容器記憶體單元結構而同時避免 # 需要參考（或虛設單元）、參考電流產生器及讀取電晶體單 元之邏輯值所需的其他習知電路的優勢。再者，由於避免 提供參考單元，所以不會將處理時間消耗用於刷新參考單 元。 在上文結合圖3至圖6所描述的實施例中’將資料線 DL舰B i及DL2/DLB2中之每—者用於自互補之浮動本體 電晶體無電容器記憶體單元讀取資料及將資料寫入至互補 之浮動本體電晶體無電容器記憶體單元。現將參看圖7及 圖8來描述-替代實施例，其中提供了獨立之讀取資料線 116154.doc -21- 130941.8 及寫入資料線。 圖7為根據本發明之另一實施例之記憶體裝置的方塊 圖。圖7與圖3相同，除了以下三點之外：（a)圖7說明了多 個記憶體區塊61^反<1_.1>及與其相關聯之電路；（b)圖7說明 了一不同之資料線結構’即，讀取資料線RD1/RD1B及 RD2/RD2B以及寫入資料線WD1&WD2 ;及（为圖7之行選 擇器26'包含獨立之讀取行選擇線RcsL<l:m>及寫入行選 擇線 WCSL<l:m>。 除了如下文予以更詳細論述之内容以外，圖7之實施例 類似於圖3之實施例。在該等兩個圖中類似之元件由類似 之參考數字指示，且下文省略了兩個實施例之間的共同性 之詳細描述以避免重複。 參看圖7’記憶體裝置包含位於每一記憶體區塊 BLK<l:i>2相對側上的感測區塊22_1<1:m>，及感測區塊 22-2<l:m>' »就圖3之實施例而言，感測區塊22-l<l:m>'連 接至對應之偶數位元線選擇器20-1 < 1 :m>，且感測區塊22-2<l:mY連接至對應之奇數位元線選擇器2〇_2<1:m>。再 者’不同於圖3之實施例，感測區塊22-1<1 :m>'連接至讀取 資料線RD2/RD2B及一寫入資料線WD2，且感測區塊22-2<l:m>'連接至讀取資料線尺⑴/!^)^及寫入資料線WD1。 圖8為一展示圖7中所說明之感測區塊22-1 Γ之一實例的 電路圖。每一記憶體區塊BLK之剩餘感測區塊（感測區塊 22-l<2:m>’及 22-2<l:m>，）被類似地組態。 參看圖8 ’感測區塊22-1 Γ包含位準限制器LM1及LM2、 116154.doc -22· 130941.8 一感測放大器SA、一鎖存電路LA及一回寫閘極WBG。此 等元件類似於先前所描述之圖5的以類似數字編號的元 件。 另外，感測區塊22-1Γ包含一讀取行選擇閘極RCSG及一 寫入行選擇閘極WCSG。 讀取行選擇閘極RCSG包含：NMOS電晶體N19及N20， 其連接於讀取資料線RD2與一參考電位（例如，接地）之 間；及NMOS電晶體N21及N22，其連接於讀取資料線 RD2B與該參考電位之間。NMOS電晶體N19及N21被閘極 連接至讀取行選擇線RCSL。NMOS電晶體N20被閘極連接 至鎖存電路LA之節點"b"，且NMOS電晶體N22被閘極連接 至鎖存電路LA之節點"a"。 寫入行選擇閘極WCSG包含一連接於寫入資料線WD2與 鎖存電路LA之節點”b"之間的NMOS電晶體N23。該NMOS 電晶體N23被閘極連接至寫入行選擇線WCSL。 現將描述圖7至圖8之記憶體裝置的操作。 在主動操作中，列解碼器24回應於主動命令ACT及第一 列位址信號RA1而啟動字線WL中之一者（至HIGH)。再 者，位元線選擇信號產生器28回應於主動命令ACT及第二 列位址RA2而啟動位元線選擇信號BS<l:k/2>*之一者。結 果，偶數位元線選擇器20-1將偶數位元線對BL/BLB中之 一者連接至感測位元線SBL2及SBL2B，且奇數位元線選擇 器20-2將奇數位元線對BL/BLB中之一者連接至感測位元 線SBL1及SBL1B。控制信號產生器30啟動感測啟用信號 116154.doc -23 - 130,9418 SEN及回寫信號WB。回應於啟動之感測啟用信號SEN，啟 用每一感測區塊22-l<l:m>'及22-2<l:m>'中之感測放大器 SA，藉此所選感測位元線對SBL/SBLB之間的電流差異被 放大且被表示為鎖存電路LA之節點"a"及"b”上之互補電 壓。回應於啟動之回寫信號WB，感測區塊22 -1<1 :m>'及 22-2<l:m>'恢復至所選感測位元線對SBL/SBLB之互補電 壓。以此方式，執行了 一刷新操作。 在一寫入操作中，命令解碼器32解碼一寫入命令WR， ® 且行解碼器26回應於寫入命令WR及一行位址C A而啟動寫 入行選擇線WCSL<l:m>$之一者。結果，對應之寫入行 選擇閘極WCSG被開通，且寫入資料線WD1及WD2上之寫 入資料被轉移至連接至啟動之寫入行選擇線WCSL的感測 區塊22-l<l:m>·及22-2<l:m>·之鎖存電路LA之節點nb"。互 補資料藉由鎖存電路LA之操作而被自動寫入至節點”a”。 另外，啟動回寫信號WB以將互補寫入資料自感測區塊22-^ l<l:m>'及22-2<l:m>'之鎖存電路LA的"a”及"b”轉移至所選 感測位元線對SBL/SBLB。 在一讀取操作中，命令解碼器32解碼一讀取命令RD， 且行解碼器26回應於讀取命令RD及行位址CA而啟動讀取 行選擇線RCSL<l:m>f之一者。結果，對應之讀取行選擇 閘極RCSG被開通，且互補讀取資料自連接至啟動之讀取 行選擇線RCSL的感測區塊22-l<l:m>'及22-2<l:m>'之鎖存 電路LA之節點”a”及"b"而被轉移至讀取資料線RD1/RD1B 及 RD2/RD2B。 116154.doc -24- 130941.8 在上文所描述之實施例中，在每一記憶體區塊内之互補 位元線BL/BLB上交替排列形成每一單位記憶體單元的互 補之浮動本體電晶體無電容器記憶體單元MC。圖9說明了 一替代"開放位70線"紐態，其中互補之浮動本體電晶體無 電容器記憶體單元排列於不同記憶體區塊中。 圖9為根據本發明之一實施例之浮動本體電晶體無電容 器記憶體單元記憶體裝置的方塊圖。 圖9之記憶體裝置包含：一記憶體單元陣列區塊BLK1， 其含有複數個子陣列區塊SBLK1<1:m> ; 一記憶體單元陣 列區塊BLK2 ’其含有複數個子陣列區塊SBLK2<1:rn> ;複 數個TRUE及BAR位元線（BL)選擇器2〇_l<l:m>'及20-2<l:m>';複數個感測區塊22_2<1:m> ; 一列解碼器24、一 行解碼器26、一位元線選擇信號產生器28，、一控制信號產 生器30及一命令解碼器32。 記憶體單元陣列區塊BLK 1及BLK2—起構成單個記憶體 區塊。儘管為簡單起見而在圖9中說明了單個記憶體區 塊’但記憶體裝置包含具有相同組態之多個區塊。 記憶體單元陣列區塊BLK1之每一子陣列區塊SBLK含有 複數個"真”浮動本體電晶體無電容器記憶體單元MC，而 記憶體單元陣列區塊BLK2之每一子陣列區塊SBLK含有對 應複數個”互補，，浮動本體電晶體無電容器記憶體單元 MC。亦即’不同於先前實施例，界定每一單位記憶體單 元之真及互補浮動本體電晶體無電容器記憶體單元MC位 於不同記憶體單元陣列區塊BLK1及BLK2中。 116154.doc •25· 130941.8 記憶體單元陣列區塊BLK1之子陣列區塊SBLK<i :m>共 用相同之TRUE字線WL1，而記憶體單元陣列區塊BLK2i 子陣列區塊SBLK<1 :m>共用相同之互補字線wl2。 記憶體單元陣列區塊BLK1之每一子陣列區塊SBlk包含 複數個TRUE位元線BL<l:k>，且記憶體單元陣列區塊 BLK2之每一子陣列區塊SBLK包含複數個互補位元線 BLB<1±>。本文中將每一位元線及其互補位元線BLB 共同地稱作一"位元線對"。因此，在此實施例之實例中， 籲 每對子陣列區塊SBLK存在"k"個位元線對。 就先前實施例而言’藉由一第一及一第二浮動本體電晶 體無電谷器s己憶體單元來界定一"單位記憶體單元"，其中 該第一浮動本體電晶體無電容器記憶體單元連接於一位元 線BL與一參考電位（例如，接地）之間，且該第二浮動本體 電晶體無電容器記憶體單元連接於一互補位元線BLB與該 參考電位之間。該單位記憶體單元儲存一如由第一及第二 _ 浮動本體電B曰體無電谷器記憶體單元之互補臨限電壓狀態 所指示的邏輯值。亦即，該等單位記憶體單元中之每一者 包含互補之具有相反臨限電壓狀態的第一及第二浮動本體 電晶體無電容器記憶體單元。在此實施例之實例中，該等 浮動本體電晶體無電容器記憶體單元為NM〇s型電晶體。 將每一單位記憶體單元之互補的第一及第二浮動本體電 晶體無電容器記憶體單元分別閘極連接至TRUE字線WL丄 及互補字線WL2。 TRUE位元線選擇器2〇_i<i:m>，及BAR位元線選擇器2〇_ 116154.doc •26- 1309418 2<l:m>'位於對應之感測區塊22-l<l:m>的相對側上，且在 記憶體區塊BLK1與BLK2之間。每一 TRUE位元線選擇器 20-1'連接至TRUE位元線BL，且每一 BAR奇數位元線選擇 器20-2連接至互補位元線BLB。 仍參看圖3，感測區塊22-l<l:m>連接至各別TRUE位元 線選擇器20-l<l:m>'及BAR位元線選擇器20-l<l:m>'。詳 言之，互補感測位元線SBLl<l:m>及SBLlB<l:m>連接於 每一 TRUE位元線選擇器20-2<l:m>'及BAR位元線選擇器 ® 20-1 <1 :m>’與其對應之感測區塊22-1<1 :m>之間。 稍後將在本文中更詳細地描述TRUE位元線選擇器20-Γ 及BAR位元線選擇器20-2’以及感測區塊22-1及22-2的實 例。 命令解碼器32回應於一命令信號COM產生一主動命令 ACT、一讀取命令RD及一寫入命令WD。 列解碼器24可對主動命令ACT作出回應以解碼一第一列 位址RA1從而啟動字線WL中之對應的一者。 ® 位元線選擇信號產生器28'可對主動命令ACT作出回應以 解碼一第二列位址RA2從而啟動位元線選擇信號BS<1 :k> 中之一者。如圖9中所示，將該等位元線選擇信號BS<l:k> 應用至TRUE位元線選擇器20-1 <l:m>'及BAR位元線選擇器 20-2< 1 :m>'。 行解碼器26可對讀取命令RD及寫入命令WR作出回應以 解碼一行位址CA從而啟動行選擇信號CSL<1 :m>中之對應 的一或多者。如圖9中所示，將該等行選擇信號CSL<l:m> 116154.doc -27- 130941.8 應用至各別感測區塊22-1 <l:m>。 控制信號產生器32可對主動命令ACT作出回應以選擇性 地啟動一感測放大器啟用信號SEN及一回寫信號WB。詳 言之，在感測放大器啟用信號SEN被啟動之後的一預定時 間啟動回寫信號WB。如圖9中所示，將此等信號應用至感 測區塊 22 -1 < 1: m>。 亦在圖9中描繪了互補資料線D1及DIB連接至感測區塊 22-2< 1 :m>。 _ 緊接著將參看圖10A及圖10B來描述圖9之TRUE位元線 選擇器20-1'及BAR位元線選擇器20-2'之一實例。詳言之， 圖10A為一展示一 TRUE位元線選擇器20-Γ之一實例的電 路圖，且圖10B為一展示一 BAR位元線選擇器20-2'之一實 例的電路圖。 如圖10A中所示，此實例之TRUE位元線選擇器20-1包含 連接於各別TRUE位元線對31^<1±>與TRUE感測位元線 SBL之間的NMOS電晶體N19-<l:k>。NMOS電晶體N19-® <1:1〇分別被閘極連接至由位元線選擇信號產生器28'所產 生的位元線選擇信號BS<l:k>。TRUE位元線選擇器20-1可 對位元線選擇信號BS<l:k>作出回應以將TRUE位元線 BL<1 土>中之任一者選擇性地連接至TRUE感測位元線 SBL。 此實例之BAR位元線選擇器20-2包含連接於各別互補位 元線對BLB<l:k>與互補感測位元線SBLB之間的NMOS電 晶體N19-<l:k>。NMOS電晶體N19-<l:k>*別被閘極連接 116154.doc -28-
I30941S 至由位元線選擇信號產生器28’所產生的位元線選擇信號 BS<l:k>。BAR位元線選擇器20-21可對位元線選擇信號 BS<l:k>作出回應以將互補位元線BLB<l:k>中之任一者選 擇性地連接至互補感測位元線SBLB。 可以先前結合圖5及圖6所論述之相同方式來組態感測區 塊 22 -1 < 1 :m> 〇 現將描述圖9、圖10A及圖1 0B之記憶體裝置的操作。 在主動操作中，列解碼器24回應於主動命令ACT及第一 ® 列位址信號RA1而啟動字線WL中之一者（至HIGH)。再 者，位元線選擇信號產生器28回應於主動命令ACT及第二 列位址RA2而啟動位元線選擇信號BS<l:k>中之一者。結 果，TRUE位元線選擇器20-1將TRUE位元線BL中之一者連 接至一 TRUE感測位元線SBL，且BAR位元線選擇器20-2將 互補位元線BLB中之對應的一者連接至互補感測位元線 SBL。控制信號產生器30啟動感測啟用信號SEN及回寫信 號WB。回應於啟動之感測啟用信號SEN，啟用每一感測 • 區塊22-1中之感測放大器SA，藉此所選感測位元線對 SBL/SBLB之間的電流差異被放大且被表示為鎖存電路LA 之節點"a"及"b”上之互補電壓（見圖5)。回應於啟動之回寫 信號WB，感測區塊22-1恢復至所選感測位元線對 SBL/SBLB之互補電壓。以此方式，執行了 一刷新操作。 在一寫入操作中，命令解碼器32解碼一寫入命令WR， 且行解碼器26回應於寫入命令WR及一行位址C A而啟動行 選擇線CSL<l:m>中之一者。結果，對應之行選擇閘極 116154.doc -29- 130.941.8 CSG被開通（見圖5)，且資料線D1/D1B上之互補寫入資料 被轉移至連接至啟動之選擇線CSL的感測區塊22_i之鎖存 器LA之節點"a”及"b”。另外，啟用回寫信號WBw將互補 寫入資料自感測區塊22-1之鎖存器LA的"a"及”b”轉移至所 選感測位元線對SBL/SBLB。 在一讀取操作中，命令解碼器32解碼一讀取命令RD， 且行解碼器26回應於讀取命令RD&行位址CA而啟動行選 擇線CSL<l:m>中之一者。結果，對應之行選擇閘極cs(j 被開通，且互補讀取資料自連接至啟動之選擇線csl的感 測區塊22-1之鎖存器LA之節點"a"及"b"而被轉移至資料線 D1/D1B。 現將參看圖11之電路圖來描述本發明之另一實施例。圖 11之實施例為圖9之實施例之一修改，其方式與圖7之實施 例為圖3之實施例之一修改的方式相同。 亦即，圖11與圖9相同，除了以下三點之外：（幻圖 明了多個記憶體區塊對BLK<1 :丨>及與其相關聯之電路； (b)圖U說明了 一不同之資料線結構，即，讀取資料線 RD1/RD1B及一寫入資料線WD1 ;及（(；）圖n之行選擇器26, 包含獨立之凟取行選擇線RCSL<1 :m>及寫入行選擇線 WCSL< 1 :m>。 除了下文予以更詳細論述之内容以外，圖11之實施例類 似於圖9之實施例。在該等兩個圖中類似之元件由類似之 參考數字指示，且下文省略了兩個實施例之間的共同性之 詳細描述以避免重複。 116154.doc -30- 130941.8 參看圖11，記憶體裝置包含位於對應之TRUE位元線選 擇器20-l<l:m>'與BAR位元線選擇器20-2<l:m>'之間的感 測區塊。就圖9之實施例而言，感測區塊22-2<l:m>'連接至對應之TRUE感測位元線SBL及互補感測位 元線SBLB。再者，不同於圖9之實施例，感測區塊22-2<l:m>'連接至讀取資料線RD1及RD1B以及寫入資料線 WD1。 可以與先前結合圖8所描述之相同方式來建構圖11之感 癱 測區塊22-2< 1 :m>。 現將描述圖11之記憶體裝置的操作。 在主動操作中，列解碼器24回應於主動命令ACT及第一 列位址信號RA1而啟動字線WL中之一者（至HIGH)。再 者，位元線選擇信號產生器28'回應於主動命令ACT及第二 列位址RA2而啟動位元線選擇信號BS< 1 :k>中之一者。結 果，TRUE位元線選擇器20-Γ將TRUE位元線BL中之一者 連接至一 TRUE感測位元線SBL，且BAR位元線選擇器20-^ 2'將互補位元線BLB中之對應的一者連接至互補感測位元 線SBL。控制信號產生器30啟動感測啟用信號SEN及回寫 信號WB。回應於啟動之感測啟用信號SEN，啟用每一感 測區塊22-2中之感測放大器SA，藉此所選感測位元線對 SBL/SBLB之間的電流差異被放大且被表示為鎖存電路LA 之節點”a”及"b”上之互補電壓（見圖5)。回應於啟動之回寫 信號WB，感測區塊22-2恢復至所選感測位元線對 SBL/SBLB之互補電壓。以此方式，執行了一屌|J新操作。 116154.doc -31 - I3Q9418 在一寫入操作中，命令解碼器32解碼一寫入命令WR， 且行解碼器26回應於寫入命令WR及一行位址CA而啟動寫 入行選擇線WCSL<l:m>中之一者。結果，對應之寫入行 選擇閘極WCSG被開通（見圖8)，且寫入資料線WD1上之一 寫入資料被轉移至連接至啟動之寫入行選擇線CSL的感測 區塊22-2之鎖存電路LA之節點"b"。互補寫入資料藉由鎖 存電路LA之操作而被自動應用至節點"a”。另外，啟動回 寫信號WB以將互補寫入資料自感測區塊22-2之鎖存器LA ® 的”a”及"b"轉移至所選感測位元線對SBL/SBLB。 在一讀取操作中，命令解碼器32解碼一讀取命令RD， 且行解碼器26回應於讀取命令RD及行位址CA而啟動讀取 行選擇線RCSL<l:m>$之一者。結果，對應之讀取行選擇 閘極CSG被開通（見圖8)，且互補讀取資料自連接至啟動之 讀取行選擇線RCSL的感測區塊22-2之鎖存電路LA之節點 ”a"&nb"而被轉移至讀取資料線RD1/RD1B。 上文所描述之例示性實施例的特徵部分在於使用互補之 浮動本體電晶體無電容器記憶體單元以界定一記憶體裝置 (諸如一 DRAM裝置）之每一單位記憶體單元。因而，該等 實施例提供高密度無電容器記憶體單元結構而同時避免需 要參考（或虛設單元）、參考電流產生器及讀取電晶體單元 之邏輯值所需的其他習知電路的優勢。再者，由於避免提 供參考單元，所以不會將處理時間消耗用於刷新參考單 元。 以上内容可說明本發明且並不將被解釋為對其進行限 116154.doc -32- 130941.8 制。儘管已播述了本發明之一些實例性實施例，但熟習此 項技術者將不難瞭解，在不顯著背離本發明之新穎教示及 優勢的則提下’在該等實例性實施例中許多修改係可行 的。因此’所有此等修改皆意欲包含於如中請專利範圍中 所界定之本發明之料内。因此，將理解，以上内容可說 明本發明且並不將被解釋為受限於所揭示之特定實施例， 且對所揭示之實施例以及其他實施例的修改意欲包含於附 加之申明專利範圍的範疇内。本發明由以下申請專利範圍 (其中將包含申請專利範圍之均等物）所界定。 【圖式簡單說明】 圖1為一習知浮動本體電晶體無電容器記憶體單元之橫 截面圖； 圖2A至圖2C為展示習知浮動本體電晶體無電容器記憶 體單元之單元電流分佈的圖形； 圖3為根據本發明之一實施例之浮動本體電晶體無電容 器記憶體單元記憶體裝置的方塊圖； 圖4A及4B分別為根據本發明之實施例之偶數位元線選 擇器及奇數位元線選擇器的電路圖； 圖5為根據本發明之一實施例之感測區塊的電路圖； 圖6為根據本發明之一實施例之感測放大器的電路圖； 圖7為根據本發明之另一實施例之浮動本體電晶體無電 奋器S己憶體單元記憶體裝置的方塊圖； 圖8為根據本發明之另一實施例之感測區塊的電路圖； 圖9為根據本發明之一實施例之浮動本體電晶體無電容 116154.doc -33 - 1309418 器記憶體單元記憶體裝置的方塊圖； 圖10A及圖10B分別為根據本發明之其他實施例之TRUE 位元線選擇器及BAR位元線選擇器的電路圖；及 圖11為根據本發明之一實施例之浮動本體電晶體無電容 器記憶體單元記憶體裝置的方塊圖。 【主要元件符號說明】 13 反相器 14 反相器 ® 20-ll'-20-lm' TRUE位元線選擇器 20-21-20-2m 奇 數位元線選擇器 20-21'-20-2m' BAR位元線選擇器 21-11-21-lm 偶數位元線選擇器 22-11-22-lm 感測區塊 22-ll'-22-lm' 感測區塊 22-21-22-2m 感測區塊 22-21'-22-2m' 感測區塊 • 24 列解碼器 26 行解碼器 28 位元線選擇電路 30 控制信號產生器 32 命令及位址解碼器 100 矽基板 101 内埋氧化層 102 浮動通道本體區 116154.doc -34- 130.9418
103 源極區 104 >及極區 105 閘極介電 106 閘電極 107 絕緣層 201 ”0”狀態汲極電流分佈 202 "1”狀態汲極電流分佈 203 參考單元電流分佈 210 重疊狀態 211 重疊狀態 a 節點 ACT 主動命令 b 節點 bl 電壓轉換器CV1之節點 b2 電壓轉換器CV2之節點 BLl-BLk 位元線 BLBl-BLBk 互補位元線 BLK1 記憶體單元陣列區塊 BSl-BSk/2 位元線選擇信號 COM 命令信號 COM2 比較器 COM3 比較器 COM4 比較器 CSG 行選擇閘極 116154.doc -35- 1309418 CSLl-CSLm 行選擇信號 CV1 電壓轉換器 CV2 電壓轉換器 D1、DIB 第一互補資料線 D2 > D2B 第二互補資料線 Ic 電流 Icb 電流 LA 鎖存器 LM1 位準限制器 LM2 位準限制器 MC 浮動本體電晶體無電容器記憶體單 元 N10 NMOS電晶體 Nil NMOS電晶體 N12 NMOS電晶體 N13 NMOS電晶體 N14 NMOS電晶體 N15 NMOS電晶體 N16 NMOS電晶體 N18-1、N18-4、… 奇數NMOS電晶體對 、N18-(k-l) N18-2、N18-4、… 偶數NMOS電晶體對 、N18-k N19 NMOS電晶體 116154.doc -36- 130941.8 N19-l-N19-k NMOS電晶體 N20 NMOS電晶體 N21 NMOS電晶體 N22 NMOS電晶體 N23 NMOS電晶體 PI PMOS電晶體 P2 PMOS電晶體 P3 PMOS電晶體 RA1 第一列位址 RA2 第二列位址 RCSLl-RCSLm 讀取行選擇線 RD 讀取命令 RD1/RD1B 讀取資料線 RD2/RD2B 讀取資料線 SA 感測放大器 SBLKl-SBLKm 子陣列區塊 SEN 感測放大器啟用信號 Sn 輸入 SnB 輸入 VI 供應電壓 V2 供應電壓 VBLR 限制電壓 WB 回寫信號 WBG 回寫閘極 116154.doc -37- 130941.8
WCSG WCSLl-WCSLm
WD WD1 WD2 WL 寫入行選擇閘極 寫入行選擇線 寫入命令 寫入資料線 寫入資料線 字線
116154.doc 38-

Claims (1)

130941.8 十、申請專利範圍： 1. 一種半導體記憶體裝置，其包括一記憶體單元陣列，該 記憶體單元陣列包含複數個單位記憶體單元，其中該等 單位記憶體單元中之每一者包括互補之第一及第二浮動 本體電晶體無電容器記憶體單元。 2. 如請求項1之半導體記憶體裝置，其進—步包括連接至 該等單位記憶體單元之互補的該第一及該第二浮動本體 電晶體無電容器記憶體單元的複數個互補位元線對。 • 3.如請求項2之半導體記憶體裝置，其進一步包括： 至少一資料線； 一感測電路，其可操作地耦接至該至少一資料線丨及 一位元線選擇器，其將該複數個位元線對中之一所選 位元線對選擇性地耦接至該感測電路。 4.如請求項3之半導體記憶體裝置’其中該至少一 包含第一及第二互補資料線。 ’V
5·如請求項4之半導體記憶體裝置 括： 其中該感測電路包 第—鎖存節點，其 鎖存電路，該鎖存電路包含 可操作地㈣至該第-互補f料線；及—第二鎖存節 點，其可操作地相接至該第二互補資料線；及 -感測放大器，該感測放大器包含：第一輸入及第二 輸入’其分別可操作_接至該所選位元線對u 出’其可操作地耦接至該鎖存電路之該第―』 §亥第二鎖存節點中之一者。 ’ 116154.doc 1309418 6·如請求項2之半導體記憶體裝置，其進一步包括： 一資料寫入線以及互補之第一資料讀取線及第二資料 讀取線； 一感測電路’其可操作地耦接至該資料寫入線及互補 之該第一資料讀取線及該第二資料讀取線；及 一位元線選擇器，其將該複數個位元線對中之一所選 位元線對選擇性地耦接至該感測電路。 7.如請求項6之半導體記憶體裝置，其中該感測電路包 參 括： 一鎖存電路，該鎖存電路包含：一第一鎖存節點，其 可操作地耦接至該第一資料讀取線；及一第二鎖存節 點，其可操作地耦接至該第二資料讀取線及該資料寫入 線；及 一感測放大器，該感測放大器包含：第一輸入及第二 輸入，其分別可操作地耦接至該所選位元線對；及一輸 出，其可操作地耦接至該鎖存電路之該第一鎖存節點及 該第—鎖存節點中之一者。 8·:請求項i之半導體記憶體裝置，其中該等單位記憶體 早兀•之互補之該第一及該第二浮動本體電晶體無電容器 5己憶體單元交替排列於同-之記憶體區塊中。 9.如請求们之半導體記憶體裝置，其中該等單位記憶體 單元之互補之該第一及該第二浮動本體電晶體無電容器 記憶體單元排列於不同記憶體區塊中。 10·如明求項1之半導體記憶體裝置，其中每一單位記憶體 116154.doc 130.9418 :凡之—邏輯值係藉由互補之該第-及該第二浮動本體 f晶體無電容器記憶體單元之臨限電壓的一差異來界 定。 11. 一種半導體記憶體裝置，其包括： 己隐體單元^^列，該記憶體單元陣列包含以列及行 排=而成之複數個單位記憶體單元，其中該等單位記憶 體單元中之每一者包括互補之第一及第二浮動本體電晶 體無電容器記憶體單元； • 4接至該等單位記憶體單元之各別奇數列的複數個奇 數位元線對，其中每—奇數位元線對包含：一第一奇數 位兀線’其連接至每—各別奇數列之該第—浮動本體電 晶體無電容II記憶體單元；及—第二奇數位元線，其連 接至每-各別奇數列之料第：浮動本體電晶體無電容 器記憶體單元； 連接至該等單位記憶體單元之各别偶數列的複數個偶 φ 數位70線對，其中每一偶數位元線對包含：一第一偶數 位元線，其連接至每一各別偶數列之該等第一浮動本體 電晶體無電容H記憶體單元；H偶數位元線，其 連接至每—各別偶數列之該等第二浮動本體電晶體無電 容器記憶體單元； 奇數及偶數感測電路； 奇數及偶數感測位元線對，其分別可操作地搞接至該 奇數感測電路及該偶數感測電路； 一奇數位元線選擇器，其將該複數個奇數位元線對中 116154.doc 130,9418 之一所選奇數位元線對選擇性地耦接至該奇數感測位元 線對；及 一偶數位元線選擇器’其將該複數個偶數位元線對中 之一所選偶數位元線對選擇性地耦接至該偶數感測位元 線對。 12.如清求項11之半導體記憶體裝置，其進一步包括可操作 地麵接至該等奇數感測電路之第一互補資料線及可操作 地搞接至該等偶數感測電路之第二互補資料線。 13·如請求項12之半導體記憶體裝置，其中該奇數感測電路 包括（a) —第一鎖存電路，該第一鎖存電路包含：一第一 鎖存節點，其可操作地耦接至該等第一互補資料線中之 一者，及一第二鎖存節點，其可操作地耦接至該等第— 互補資料線中之另一者，及（b)—第一感測放大器，該第 一感測放大器包含：第一輸入及第二輸入，其分別可;操 作地耦接至該奇數感測位元線對；及一輸出，其可操作 地耦接至該第一鎖存電路之該第一鎖存節點及該第二鎖 存節點中之一者；及 其中該偶數感測電路包括（a) 一第二鎖存電路，該第二 鎖存電路包含第-鎖存節點，其可操作地_接至該 等第二互補資料線中之-者；及—第二鎖存節點，其可 操作地耦接至該等第二互補資料線中之另一者，及沙）一 第二感測放大器，該第二感測放大器包含：第一輸入及 第二輸入’其分別可操作地耗接至該偶數感測位、線 對；及一輸出，其可操作地輕接至該第 116154.doc 130941s 第—鎖存節點及該第二鎖存節點中之一者。 <如請求項13之半導體記憶體裝置，其進—步包括一行解 瑪器，該行解碼器回應於一行位址而產生一行選擇信 號。 ° .如請求項14之半導體記憶體裝置，纟中該奇數感測電路 包含-第-轉移開極’其受控於該行選擇信號，且其分 ㈣接於該第-鎖存電路之該第—鎖存節點及該第二鎖 存節點與該奇數感測位元線對之間，且 其中該偶數感測電路包含一第二轉移間極，其受控於 該行選擇信號，且其分別_於該第二鎖存電路之該第 —鎖存節點及該第二鎖存節點與該偶數感測位元線對之 間。 •如請求項11之半導體記憶體裝置，該半導體記憶體裝置 '步&括 帛冑料寫入線及第一互補資料讀取 線，其可操作地耦接至該等第一感測電路中之每一者； • 及一第二資料寫入線及第二互補資料讀取線，其可操作 地耦接至該等第二感測電路中之每一者。 17_如請求項16之半導體記憶體裝置，其中該奇數感測電路 包括（a) —第一鎖存電路，該第一鎖存電路包含：一第一 鎖存節點，其可操作地耦接至該等第一互補資料讀取線 中之一者；及一第二鎖存節點，其可操作地耦接至該等 第一互補資料讀取線中之另一者及該第一資料寫入線， 及（b)第感測放大器，該第一感測放大器包含：第— 輸入及第二輸入，其分別可操作地耦接至該奇數感測位 116154.doc 1309418 元線對；及一輪出，其可操作地搞接至該第一鎖存電路 之該第一鎖存節點及該第二鎖存節點中之一者；及 其中該偶數感測電路包括（a)一第二鎖存電路，該第二 鎖存電路包3 .-第-鎖存節點，其可操作地輕接至該 等第二互補資料讀取線中之—者；及—第二鎖存節點， 其可操作地耦接至該等第二互補資料讀取線中之另一者 及該第一資料寫入線，及⑻一第二感測放大器，該第二 感測放大II包含：第—輸人及第二輸人，其分別可操作 地耦接至該偶數感測位元線對；及一輸出，其可操作地 耦接至該第二鎖存電路之該第一鎖存節點及該第二鎖存 節點中之一者。 18·如請求項17之半導體記憶體裝置，其進一步包括一行解 碼器’該行解碼器回應於—行位址及—讀取/寫入命令而 產生一讀取行選擇信號及一寫入行選擇信號。 19. 如請求項18之半導體記憶體裝置，其中該奇數感測電路 進一步包含一第一轉移閘極，其受控於該讀取行選擇信 號，且其分別可操作地耦接於該第一鎖存電路之該第一 鎖存節點及該第二鎖存節點與該奇數感測位元線對之 間，且 其中該偶數感冑電路進一#包含一第二轉移閑極，其 受控於該讀取行選擇信號，且其分別可操作地輕接於該 第二鎖存電路之該[鎖存節點及該第二鎖存節點與該 偶數感測位元線對之間。 20. 如請求項18之半導體記憶體跋置，其中該奇數感測電路 116154.doc -6 - 130941^8 進_步包含_第__轉移閘極’其受控於該寫人行選擇作 號且其可操作地純於該第—鎖存電路之該第二鎖存^ 點與該第一資料寫入線之間，且 其中该偶數感測電路進一步包含一第二轉移間極，其 受控於該寫入行選擇信號’且其可操作地耦接於該第二
鎖存電路之該第二鎖存節點與該第二寫人資料線之間。 :請求項u之半導體記憶體裝置，其中每一單位記憶體 單7L之一邏輯值係藉由互補之該第一及該第二浮動本體 電Ba體無電容器記憶體單元之臨限電壓的一差異來界 定。 / 22. —種半導體記憶體裝置，其包括： 一記憶體單元陣列，該記憶體單元陣列包含複數個單 位記憶體單元’其中該等單位記憶體單元中之每一者包 括一位於_第一記憶體區塊陣列中之第一浮動本體電晶 體無電容器記憶體單元及一位於一第二記憶體區塊陣列 中之互補之第二浮動本體電晶體無電容器記憶體單元； 複數個第一位元線，其可操作地耦接至位於該第一記 憶體區塊陣列中之對應的第一浮動本體電晶體無電容器 記憶體單元； 複數個第二位元線，其可操作地連接至位於該第二記 憶體區塊陣列中之對應的第二浮動本體電晶體無電容器 記憶體單元； 一感測電路，其可操作地位於該第一記憶體區塊陣列 與該第二記憶體區塊陣列之間； 116154.doc I3Q9418 -感測位s線對，其可操作地麵接至該感測電路； -第-位元線選擇器，其將該複數個第一位元線中之 -第-位元線選擇性地輕接至該感測<立元線對中之_ 者；及 一第二位元線選擇器，其將該複數個第二位元線中之 一第二位兀線選擇性地耦接至該感測位元線對中之另一 者。 23. 如請求項22之半導體記憶體裝置，其進一步包括可操作 地耦接至該感測電路之互補資料線。 24. 如請求項23之半導體記憶體裝置，其中該感測電路包 括： 一鎖存電路，該鎖存電路包含：一第一鎖存節點，其 可操作地耦接至該等互補資料線中之一者；及一第二鎖 存節點’其可操作地耦接至該等互補資料線中之另一 者；及 一感測放大器’該感測放大器包含：第一輸入及第二 輪入’其分別被可操作地耦接至該感測位元線對；及一 輸出’其可操作地耦接至該鎖存電路之該第一鎖存節點 及該第二鎖存節點中之一者。 25. 如請求項24之半導體記憶體裝置，其進—步包括一行解 碼器，該行解碼器回應於一行位址而產生一行選擇作 號。 ° 26. 如請求項25之半導體記憶體裝置，其中該感測電路包含 一轉移閘極，其受控於該行選擇信號，且其耦接於該鎖 116154.doc 130941,8 點與該感測位 步包括可操作 互補資料讀取 存電路之該第一鎖存節點及該第二鎖存節 元線對之間。 27. 如請求項22之半導體記憶體裝置，其進一 地麵接至該感測電路之一資料寫入線及 線0 其中該感測電路包 28,如請求項27之半導體記憶體裝置 括： 點
一鎖存電路，該鎖存電路包含：一第—鎖存節 可操作地耦接至該等互補資料讀取線中之一者；及一第 二鎖存節點’其可操作地_接至該等互補f料讀取線中 之另一者及該資料寫入線，·及 一感測放大器，該感測放大器包含·第一輸入及第二 輸入，其分別可操作地麵接至該感測位元線對；及一輸 出’其可操作地耗接至該鎖存電路之該第—鎖存節點二 該第二鎖存節點中之一者。 • 29.如請求項28之半導體記憶體裝置，其進—步包括一行解 碼器，該行解碼器回應於一行位址及一讀取/寫入命令而 產生一讀取行選擇信號及一寫入行選擇信號。 3〇·如請求項29之半導體記憶體裝置，其中該感測電路進一 步包含一轉移閘極，其受控於該讀取行選擇信號，且其 可操作地福接於該鎖存電路之該第-鎖存節點及該第二 鎖存節點與該感測位元線對之間。 π求項29之半導體記憶體裝置，其中該感測電路進一 步包含一轉移閘極，其受控於該寫入行選擇信號，且其 116154.doc 1309418 可操作地耦接於該鎖存電路之該第二鎖存節點與該資料 寫入線之間。 3?.如清求項22之半導體記憶體裝置，其中每一單位記憶體 單兀之一邏輯值係藉由互補之該第一及該第二浮動本體 電晶體無電容器記憶體單元之臨限電麈的一差異來界 定。 33. 一種將資料寫入至包含浮動本體電晶體無電容器記憶體 單元之半導體記憶體裝置中之方法，該方法包括： 籲 將一第一浮動本體電晶體無電容器記憶體單元之一臨 限電壓狀態設定至一第一臨限電壓狀態；及 將一第二浮動本體電晶體無電容器記憶體單元之一臨 限電壓狀態設定至一不同於該第一臨限電壓狀態的第二 臨限電壓狀態； 其中該第一及該第二浮動本體電晶體無電容器記憶體 單元構成一單位記憶體單元，且其中藉由該第一及該第 二浮動本體電晶體無電容器記憶體單元之該第一臨限電 籲 壓狀態及該第二臨限電壓狀態的一差異來界定一被寫入 至每一單位記憶體單元中的邏輯值。 34· —種讀取一包含浮動本體電晶體無電容器記憶體單元之 半導體記憶體裝置的資料之方法’該方法包括： 判定一第一浮動本體電晶體無電容器記憶體單元之一 臨限電壓狀態；及 判定一第二浮動本體電晶體無電容器記憶體單元之一 臨限電壓狀態； 116154.doc -10, 1309418 其中該第一及該第二浮動本體電晶體無電 單元構成一單位記憶體單元，且其中該方法 根據該第一及該第二浮動本體電晶體無電容 元之該第一臨限電壓狀態及該第二臨限電壓 異來判定每一單位記憶體單元之一邏輯值。 容器記憶體 進一步包括 器記憶體單 狀態的一差
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