KR100648510B1 - 마킹된 등록점을 갖는 반도체 패키지 및 그 등록점을이용한 마킹 검사 방법 - Google Patents

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Abstract

본 발명은 마킹된 등록점을 갖는 반도체 패키지 및 그 등록점을 이용한 마킹 검사 방법에 관한 것으로, 패키지 몸체의 상부면에 형성된 등록점의 오인식으로 인한 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지할 수 있는 마킹된 등록점을 갖는 반도체 패키지를 제공한다. 즉, 본 발명은, 반도체 칩을 내장한 패키지 몸체와; 상기 패키지 몸체의 외측으로 노출되어 있으며, 상기 반도체 칩과 전기적으로 연결된 외부 리드; 및 상기 패키지 몸체의 일면에 레이져로 마킹된 패키지 정보;를 포함하며, 상기 패키지 정보가 마킹된 상기 패키지 몸체의 일면 영역의 외측에 레이져로 마킹된 등록점을 갖는 특징으로 하는 마킹된 등록점을 갖는 반도체 패키지 및 그 마킹된 등록점을 이용한 마킹 검사 방법을 제공한다.
등록점, 레이져, 마킹, 검사, 반도체

Description

마킹된 등록점을 갖는 반도체 패키지 및 그 등록점을 이용한 마킹 검사 방법{Semiconductor package having marked registration point and method for inspecting mark using the marked registration point}
도 1은 종래기술에 따른 반도체 패키지의 마킹 검사 방법에 따른 불량 예를 보여주는 도면,
도 2는 종래기술에 따른 반도체 패키지의 마킹 검사 방법에 따른 다른 불량 예를 보여주는 도면,
도 3은 본 발명에 따른 마킹된 등록점을 갖는 반도체 패키지를 보여주는 평면도,
도 4는 본 발명에 따른 반도체 패키지의 등록점, 패키지 몸체 상부면 및 마킹된 등록점의 그레이 레벨값을 비교한 도면,
도 5는 도 3의 마킹된 등록점을 이용한 반도체 패키지의 마킹 검사 방법을 보여주는 도면이다.
* 도면의 주요 부분에 대한 설명 *
30 : 반도체 패키지 31 : 패키지 몸체
32 : 외부 리드 33 : 등록점
34 : 패키지 정보 35 : 랏 번호
36 : 주 패키지 정보 37 : 마킹된 등록점
42 : 등록점 검사 영역 44 : 마킹 영역
46 : 등록점 영역
본 발명은 반도체 패키지 및 그 반도체 패키지의 마킹 검사 방법에 관한 것으로, 더욱 상세하게는 반도체 패키지에 형성된 등록점의 오인식으로 인한 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지할 수 있는 마킹된 등록점을 갖는 반도체 패키지 및 그 등록점을 이용한 마킹 검사 방법에 관한 것이다.
마킹 공정은 반도체 패키지의 조립 및 테스트 공정 중 반도체 패키지의 상부면 또는 하부면에 그 반도체 패키지의 랏 번호(lot number), 기능, 특성, 타입, 입출력(I/O) 수, 스피드(speed), 제조일, 제조사 등의 각종 정보를 인쇄하는 공정을 말한다. 마킹 방법으로는 잉크 마킹(ink marking)과 레이져 마킹(laser marking) 방법이 있는데, 잉크 마킹보다 선명한 마킹을 제공하고, 각종 편의성 및 유지 관리의 용이성으로 인하여 현재는 레이져 마킹이 보편화되어 있다.
그리고, 도 1에 도시된 바와 같이, 마킹 공정 이후에 패키지 오토 비젼 시스템(package auto vision system)과 같은 마킹 검사 장비를 이용하여 반도체 패키지(10)의 마킹 상태를 검사하는 공정이 진행된다. 이때, 반도체 패키지(10)를 살펴보면, 패키지 몸체(11) 상부면의 일측 모서리에 등록점(13)이 형성되어 있고, 중심 부분에 패키지 정보(14)가 마킹되어 있다. 이때, 패키지 정보(14)는 패키지 몸체(11)의 상부면의 하단부에 마킹된 랏 번호(15)와, 랏 번호(15)의 상부에 마킹되는 랏 번호(15)를 제외한 패키지 정보(16; 이하, "주 패키지 정보"라 한다)를 포함한다. 등록점(13)은 성형 공정이 완료된 이후에 성형 금형에서 반도체 패키지(10)를 분리하는 이형핀(eject pin)에 의해 패키지 몸체(11)의 상부면에서 안쪽으로 소정의 깊이만큼 들어가게 형성되며, 등록점(13)은 다른 패키지 몸체의 상부면에 비하여 상대적으로 밝게 형성된다.
이와 같은 반도체 패키지(10)의 마킹 검사 공정은 먼저 카메라와 같은 인식 수단으로 등록점(13)을 포함하는 등록점 검사 영역(22)안의 등록점(13)을 인식한 이후에, 인식된 등록점 영역(26)을 기준으로 소정의 거리만큼 떨어져 인식되는 마킹 영역(24) 안에 주 패키지 정보(16)가 올바르게 마킹되었지를 검사하게 된다. 이때, 패키지 몸체(11)의 상부면에 주 패키지 정보(16)가 거꾸로 마킹되지 않았는지, 깨끗하게 마킹되었는지, 주 패키지 정보(16)가 빠짐없이 마킹되었는지를 검사하여 양불량을 판별하게 된다. 이때, 반도체 패키지 오른쪽의 그래프는 카메라가 인식한 등록점 영역(26)의 그레이 레벨값(gray level value)을 나타낸다.
등록점 검사 영역(22)안의 등록점(13)을 인식하는 방법에 대하여 좀더 상세히 설명하면, 마킹 검사 장치는 최초로 공급된 반도체 패키지(10)에 형성된 등록점(13)을 포함하는 등록점 영역(26)의 그레이 레벨값을 대조값(reference data)으로 설정한 다음, 그 등록점 영역(25)을 기준으로 소정의 거리만큼 떨어져 있는 주 패키지 정보(16)를 포함하는 영역을 마킹 영역(24)으로 설정하여 이후에 공급되는 반도체 패키지(10a)에 대한 마킹 검사를 진행한다. 한편, 등록점 영역(26)을 기준으로 설정되는 마킹 영역(24)은 반도체 패키지(10)에 마킹되는 주 패키지 정보(16)가 차지하는 위치 및 면적에 따라서 조정이 가능하며, 상기한 기술은 본 발명이 속하는 기술분야에서 널리 알려진 기술이기 때문에, 상세한 설명은 생략한다.
따라서, 다음부터 공급된 반도체 패키지(10a)에 형성된 등록점 검사 영역(22a)의 그레이 레벨값과 대조값을 비교하여 가장 유사한 그레이 레벨 특성을 가지는 부분을 등록점 영역으로 인식하게 된다.
그런데, 도 1에 도시된 바와 같이 반도체 패키지의 등록점 검사 영역(22a)에서 대조값과 유사한 그레이 레벨을 갖는 영역을 찾지 못하는 경우, 마킹 불량은 없지만 등록점 인식 오류로 반도체 패키지(10a)는 마킹 불량으로 처리되는 문제점을 안고 있다. 즉, 오른쪽의 그레이 레벨값을 도시된 그래프를 보면, 기준이되는 반도체 패키지(10)와 대조되는 반도체 패키지(10a)의 등록점 영역(26, 26a)의 그레이 레벨값의 편차가 크기 때문에, 대조되는 반도체 패키지(10a)에서 등록점 영역을 찾지 못하는 것이다.
이와 같은 불량은 반도체 패키지를 성형 금형에서 밀어내는 이형핀의 끝단이 깨끗하게 관리되지 않기 때문에 발생되는 문제이다. 따라서, 이형핀을 깨끗하게 관리함으로 위와 같은 문제를 어느 정도 해결할 수는 있지만, 어느 시점에서 이형핀이 오염될지를 판단하여 깨끗하게 청소해 주어야 할 지를 판단하는 것이 쉽지 않 고, 이형핀의 반복적인 사용으로 처음에 비하여 뒤로 갈수록 등록점의 그레이 레벨값은 떨어질 수 밖에 없기 때문에, 근복적인 해결 방법이 아님을 알 수 있다.
다음으로 도 2에 도시된 바와 같이, 대조 패키지의 등록점 검사 영역(22a)에서 대조값과 유사한 그레이 레벨을 갖는 등록점 영역(26a)은 찾았지만, 그 지점이 대조 패키지의 등록점(13)이 아닌 패키지 몸체(11)의 상부면의 일부분일 경우, 주 패키지 정보(16)가 마킹된 영역을 벗어난 영역을 마킹 영역(24a)으로 인식하여 검사하기 때문에, 마킹 불량은 없지만 등록점 인식 오류로 반도체 패키지(10a)를 마킹 불량으로 처리하게 된다. 즉, 카메라는 인식한 등록점 영역(26a)을 기준으로 소정의 거리만큼 떨어진 패키지 몸체(11) 상부면의 영역을 마킹 영역(22a)으로 인식하기 때문에, 등록점(13)을 포함하지 않는 영역을 등록점 영역(26a)으로 설정하게 되면, 마킹 영역(24a) 또한 올바르게 설정되지 못하여 대조되는 반도체 패키지(10a)를 마킹 불량으로 처리한다.
따라서, 본 발명의 목적은 등록점의 오인식으로 인하여 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 패키지 몸체의 상부면의 그레이 레벨과 분명하게 구분이 되는 등록점을 별도로 형성함으로써, 등록점의 오인식으로 인한 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지할 수 있는 반도체 패키지 및 그를 이용한 마킹 검사 방법을 제공한다. 즉, 본 발명은 반도체 칩을 내장한 패키지 몸체와; 상기 패키지 몸체의 외측으로 노출되어 있으며, 상기 반도체 칩과 전기적으로 연결된 외부 리드; 및 상기 패키지 몸체의 일면에 레이져로 마킹된 패키지 정보;를 포함하며,
상기 패키지 정보가 마킹된 상기 패키지 몸체의 일면 영역의 외측에 레이져로 마킹된 등록점을 갖는 특징으로 하는 마킹된 등록점을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 패키지 정보는, 패키지 몸체의 일면 하단부에 마킹된 랏 번호와; 랏 번호의 상부의 패키지 몸체의 일면 중심 부분에 마킹된 주 패키지 정보;를 포함하며, 마킹된 등록점은 랏 번호와 소정의 간격을 두고 랏 번호 옆에 형성하는 것이 바람직하다.
본 발명은 상기한 마킹된 등록점을 이용한 반도체 패키지의 마킹 검사 방법을 제공한다. 즉, 인식 수단으로 최초로 공급된 상기 반도체 패키지에 마킹된 등록점의 그레이 레벨값을 대조값으로 설정한 다음, 상기 등록점 영역을 기준으로 소정의 거리만큼 떨어져 있는 상기 주 패키지 정보를 포함하는 영역을 마킹 영역으로 설정하는 단계와; 다음부터 공급된 반도체 패키지의 마킹된 등록점을 포함하는 등록점 검사 영역의 그레이 레벨값과 대조값을 비교하여 가장 유사한 그레이 레벨 특성을 가지는 부분을 등록점 영역으로 인식하는 단계와; 인식된 상기 등록점 영역을 기준으로 소정의 거리만큼 떨어진 마킹 영역 안에 주 패키지 정보가 올바르게 마킹되었는지를 검사하는 단계;를 포함하며,
상기 등록점 검사 영역 안에서 상기 마킹된 등록점과 그 외의 부분은 그레이 레벨이 명확하게 구분이 가 상기 마킹된 등록점을 포함하는 영역을 상기 대조값과 가장 유사한 그레이 레벨 특성을 가지는 등록점 영역으로 인식하는 것을 특징으로 하는 마킹된 등록점을 갖는 반도체 패키지의 마킹 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 마킹된 등록점(37)을 갖는 반도체 패키지(30)를 보여주는 평면도이다. 도 3을 참조하면, 반도체 패키지(30)는 반도체 칩을 내장한 패키지 몸체(31)와, 패키지 몸체(31)의 외측으로 노출되어 있으며, 반도체 칩과 전기적으로 연결된 외부 리드(32) 및 패키지 몸체(31)의 상부면에 레이져로 마킹된 패키지 정보(34)를 포함한다. 패키지 몸체(31) 상부면의 일측 상부에 성형 공정에 의해 등록점(33)이 형성되어 있다.
패키지 정보(34)는 패키지 몸체(31)의 상부면의 하단부에 마킹된 랏 번호(35)와, 랏 번호(35) 상부의 패키지 몸체(31)의 중심 부분에 마킹된 주 패키지 정보(36)로 구성된다.
그 외 본 발명에 따른 반도체 패키지(30)는 패키지 정보(34)가 마킹된 패키지 몸체(31)의 상부면 영역의 외측에 레이져로 마킹된 등록점(37)을 더 포함한다. 좀더 상세히 설명하면, 마킹된 등록점(37)은 랏 번호(35)와 소정의 간격을 두고 랏 번호(35)의 함께 형성된다. 성형공정에서 이형핀으로 형성되는 등록점(33) 이외에 마킹된 등록점(37)을 별도로 형성한 이유는, 성형공정에서 이형핀으로 형성된 등록점(33)은 패키지 몸체(31)의 상부면의 그레이 레벨과 분명하게 구분이 되지 않음으 로써 발생되는 등록점 오인식으로 인하여, 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지하기 위해서이다. 특히, 레이져 마킹으로 형성된 부분은 패키지 몸체(31)의 상부면과 그레이 레벨이 명확하게 구분되기 때문에, 등록점(37)을 레이져 마킹으로 별도로 형성함으로써, 등록점의 오인식을 줄일 수 있다.
즉, 도 4에 도시된 바와 같이, 반도체 패키지의 등록점(33)과 패키지 몸체(31) 상부면의 그레이 레벨값은 큰 편차를 보이지 않는데 반하여, 마킹된 등록점(37)은 반도체 패키지의 등록점(33)과 패키지 몸체(31) 상부면의 그레이 레벨값이 명확하게 구분됨을 알 수 있다. 여기서, 도면부호 41은 카메라가 인식한 등록점(33)의 영역을 가리키고, 도면부호 43은 카메라가 인식한 패키지 몸체(31) 상부면의 영역을 가리키고, 도면부호 45는 카메라가 인식한 마킹된 등록점(37)의 영역을 가리킨다.
또한, 마킹된 등록점(37)은 주 패키지 정보(36)가 거꾸로 인쇄된 것을 식별하기 위해서, 랏 번호(35)와 함께 형성하는 것이 바람직하다. 마킹 공정은 랏 번호(35)를 마킹하는 공정과, 주 패키지 정보(36)를 마킹하는 공정이 별도로 진행된다. 즉, 랏 번호(35)는 반도체 패키지(30)를 구분하기 위한 것으로, 반도체 패키지(30)에 대한 테스트 공정 이전에 실시되고, 반도체 패키지(30)에 대한 테스트 공정 이후에 주 패키지 정보(36)를 패키지 몸체(31)에 마킹하는 공정이 진행된다. 따라서, 주 패키지 정보(36)는 랏 번호(35)와는 별도로 인쇄되기 때문에, 랏 번호(35)에 대해서 거꾸로 마킹될 수 있다. 그런데, 등록점(37)을 주 패키지 정보(35)와 함께 마킹할 경우, 랏 번호(35)에 대해서 주 패키지 정보(36)가 거꾸로 마킹되더라도 등록점(37)과 주 패키지 정보(35)가 함께 마킹되었기 때문에, 거꾸로 마킹된 사실을 발견할 수 없게된다.
그리고, 본 발명의 실시예에서는 랏 번호(35) 옆에 등록점(37)을 마킹하였지만, 랏 번호(35)와 주 패키지 정보(36)가 인쇄되는 영역 이외의 패키지 몸체(31)의 상부면에 등록점을 마킹하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다. 물론 등록점(37)은 랏 번호(35)를 마킹할 때, 함께 마킹하는 것이 바람직하다.
도 5를 참조하여 마킹된 등록점(37)을 갖는 반도체 패키지(30)의 마킹 검사 방법을 설명하겠다. 먼저, 카메라와 같은 인식 수단으로 마킹된 등록점(37)을 포함하는 등록점 검사 영역(42)안의 등록점 영역(46)을 인식한 이후에, 등록점 영역(46)을 기준으로 소정의 거리만큼 떨어진 마킹 영역(44) 안에 주 패키지 정보(36)가 올바르게 마킹되었지를 검사하게 된다. 이때, 패키지 몸체(31)의 상부면에 주 패키지 정보(36)가 거꾸로 마킹되지 않았는지, 깨끗하게 마킹되었는지, 주 패키지 정보(36)가 빠짐없이 마킹되었는지를 검사한다. 즉, 종래의 이형핀으로 형성된 등록점(33) 대신에 마킹된 등록점(37)을 이용하는 것을 제외하면 반도체 패키지(30)의 마킹 검사 공정은 종래와 동일하게 진행된다.
등록점 검사 영역(42)안의 등록점 영역(46)을 인식하는 방법에 좀더 상세히 설명하면, 마킹 검사 장치는 최초로 공급된 반도체 패키지(30)에 마킹된 등록점(37)을 포함하는 등록점 영역(46)의 그레이 레벨값을 대조값으로 설정한 다음, 그 등록점 영역(46)을 기준으로 소정의 거리만큼 떨어져 있는 주 패키지 정보(36)를 포함하는 영역을 마킹 영역(44)으로 설정하여 이후에 공급되는 반도체 패키지(30a)에 대한 마킹 검사를 진행한다.
즉, 다음부터 공급된 반도체 패키지(30a)에 형성된 등록점 검사 영역(42a)의 그레이 레벨값과 대조값을 비교하여 가장 유사한 그레이 레벨 특성을 가지는 부분을 등록점 영역(46a)으로 인식한다. 다음으로, 인식된 등록점 영역(46a)을 기준으로 소정의 거리만큼 떨어진 마킹 영역(44a)안에 주 패키지 정보(36)가 올바르게 마킹되었는지를 검사하여 마킹의 양불량을 판별하게 된다.
이때, 본 발명에서와 같이 등록점(37)을 레이져 마킹으로 형성할 경우, 등록점들(37) 사이의 그레이 레벨 편차가 크지 않고, 등록점 검사 영역(42) 안에서 마킹된 등록점(37)을 포함하는 등록점 영역(46)과 그외의 부분은 그레이 레벨이 명확하게 구분가기 때문에, 등록점 영역(46)을 대조값과 가장 유사한 그레이 레벨 특성을 가지는 부분으로 인식할 확률이 높다. 따라서, 등록점 영역(46)의 오인식으로 인한 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 패키지 몸체의 상부면의 그레이 레벨과 분명하게 구분이 되는 등록점을 레이져 마킹 방법으로 별도로 형성함으로써, 등록점 영역의 오인식으로 인한 마킹 불량이 아닌 반도체 패키지가 마킹 불량으로 처리되는 것을 방지할 수 있다.

Claims (3)

  1. 반도체 칩을 내장한 패키지 몸체와;
    상기 패키지 몸체의 외측으로 노출되어 있으며, 상기 반도체 칩과 전기적으로 연결된 외부 리드; 및
    상기 패키지 몸체의 일면에 레이져로 마킹된 패키지 정보;를 포함하며,
    상기 패키지 정보가 마킹된 상기 패키지 몸체의 일면 영역의 외측에 레이져로 마킹된 등록점을 갖는 특징으로 하는 마킹된 등록점을 갖는 반도체 패키지.
  2. 제 1항에 있어서, 상기 패키지 정보는,
    상기 패키지 몸체의 일면 하단부에 마킹된 랏 번호와;
    상기 랏 번호의 상부의 상기 패키지 몸체의 일면 중심 부분에 마킹된 주 패키지 정보;를 포함하며,
    상기 마킹된 등록점은 상기 랏 번호와 소정의 간격을 두고 상기 랏 번호 옆에 형성된 것을 특징으로 하는 마킹된 등록점을 갖는 반도체 패키지.
  3. 제 2항에 따른 반도체 패키지의 마킹 검사 방법으로,
    인식 수단으로 최초로 공급된 상기 반도체 패키지에 마킹된 등록점의 그레이 레벨값을 대조값으로 설정한 다음, 상기 등록점 영역을 기준으로 소정의 거리만큼 떨어져 있는 상기 주 패키지 정보를 포함하는 영역을 마킹 영역으로 설정하는 단계 와;
    다음부터 공급된 반도체 패키지의 마킹된 등록점을 포함하는 등록점 검사 영역의 그레이 레벨값과 대조값을 비교하여 가장 유사한 그레이 레벨 특성을 가지는 부분을 등록점 영역으로 인식하는 단계와;
    인식된 상기 등록점 영역을 기준으로 소정의 거리만큼 떨어진 마킹 영역 안에 주 패키지 정보가 올바르게 마킹되었는지를 검사하는 단계;를 포함하며,
    상기 등록점 검사 영역 안에서 상기 마킹된 등록점과 그외의 부분은 그레이 레벨이 명확하게 구분이 가 상기 마킹된 등록점을 포함하는 영역을 상기 대조값과 가장 유사한 그레이 레벨 특성을 가지는 등록점 영역으로 인식하는 것을 특징으로 하는 마킹된 등록점을 갖는 반도체 패키지의 마킹 검사 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818324B1 (ko) * 2006-10-02 2008-03-31 (주)테크윙 테스트핸들러의 테스트 지원방법 및 테스트핸들러
KR102521372B1 (ko) 2016-02-12 2023-04-14 삼성전자주식회사 마크 위치 예측 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267482A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置
JPH06326203A (ja) * 1993-05-11 1994-11-25 Nec Yamaguchi Ltd 集積回路装置のレーザマーキング装置
KR19990033659A (ko) * 1997-10-25 1999-05-15 윤종용 타이틀러를 이용한 웨이퍼의 코드마킹방법
JP2000183238A (ja) * 1998-12-16 2000-06-30 Nec Corp 半導体装置及びその捺印方法
JP2002043197A (ja) * 2000-07-28 2002-02-08 Daido Steel Co Ltd 薄膜積層素子及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267482A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置
JPH06326203A (ja) * 1993-05-11 1994-11-25 Nec Yamaguchi Ltd 集積回路装置のレーザマーキング装置
KR19990033659A (ko) * 1997-10-25 1999-05-15 윤종용 타이틀러를 이용한 웨이퍼의 코드마킹방법
JP2000183238A (ja) * 1998-12-16 2000-06-30 Nec Corp 半導体装置及びその捺印方法
JP2002043197A (ja) * 2000-07-28 2002-02-08 Daido Steel Co Ltd 薄膜積層素子及びその製造方法

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