JP4913190B2 - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置 Download PDF

Info

Publication number
JP4913190B2
JP4913190B2 JP2009219625A JP2009219625A JP4913190B2 JP 4913190 B2 JP4913190 B2 JP 4913190B2 JP 2009219625 A JP2009219625 A JP 2009219625A JP 2009219625 A JP2009219625 A JP 2009219625A JP 4913190 B2 JP4913190 B2 JP 4913190B2
Authority
JP
Japan
Prior art keywords
film
memory cell
layer
resistance change
cnt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009219625A
Other languages
English (en)
Other versions
JP2011071229A (ja
Inventor
裕之 福水
康弘 野尻
司 中居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009219625A priority Critical patent/JP4913190B2/ja
Priority to US12/881,658 priority patent/US8264866B2/en
Priority to KR1020100091874A priority patent/KR101162447B1/ko
Publication of JP2011071229A publication Critical patent/JP2011071229A/ja
Application granted granted Critical
Publication of JP4913190B2 publication Critical patent/JP4913190B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/81—Array wherein the array conductors, e.g. word lines, bit lines, are made of nanowires
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Description

本発明は、不揮発性記憶装置に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられている。また、新規のアプリケーションも急速に立ち上がってきており、その微細化および製造コスト低減が要求されている。特に、ＮＡＮＤ型フラッシュメモリにおいては、複数のアクティブエリア（「ＡＡ」）がゲートコンダクタ（「ＧＣ」）を共有している。これにより、実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化および製造コスト低減が進行している。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、さらなる特性の高均一化、高信頼性化、高速動作化、高集積化には限界があると言われている。
これに対して、例えば、相変化型メモリ素子や抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用するために、書き込み／消去動作においてトランジスタ動作が不要になる（例えば、特許文献１参照）。これにより、さらなる特性の高均一化、高信頼性化、高速動作化、高集積化が期待される。
特開２００８−２３５６３７号公報
本発明の課題は、不揮発性記憶装置の消費電力を抑制する等して、その特性をさらに向上させることにある。
本発明の一態様によれば、第１の配線と第２の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、記憶層と、前記記憶層に接し複数のカーボンナノチューブを含むカーボンナノチューブ含有層と、を有し、前記複数のカーボンナノチューブのうちの少なくとも１つのカーボンナノチューブの端は、前記記憶層に接触し、前記カーボンナノチューブ含有層は、前記記憶層とのあいだに設けられた間隙を有する不揮発性記憶装置が提供される。
本発明によれば、不揮発性記憶装置の消費電力を抑制することができる。
不揮発性記憶装置の記憶セル部の要部模式図である。 不揮発性記憶装置の記憶セル部の要部模式図である。 記憶セルの動作を説明する要部図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。 記憶セルの比較例を説明する図である。 不揮発性記憶装置の記憶セル部の要部模式図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。 記憶セルの製造工程を説明する図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、不揮発性記憶装置の記憶セル部の要部模式図である。図１（ａ）には、記憶セル部の要部立体模式図が示され、図１（ｂ）には、図１（ａ）の下部配線（ビットライン：ＢＬ）１０と、上部配線（ワードライン：ＷＬ）１１とがクロスする位置に設けられた記憶セル（記憶用単位要素）８０ａの断面図が示されている。
図１（ａ）に示すように、不揮発性記憶装置の記憶部８０Ｍには、記憶セル８０ａを挟み込む、下部配線１０および上部配線１１が設けられている。ここで、上部配線１１は、第１の方向（図中のＸ軸方向）に延在し、第２の方向（図中のＹ軸方向）に周期的に配列している。下部配線１０は、第１の方向に対して非平行な第２の方向（図中のＹ軸方向）に延在し、第１の方向に周期的に配列している。すなわち、記憶セル８０ａは、互いにクロスする下部配線１０と上部配線１１との間（クロスポイント位置）に存在している。下部配線１０、上部配線１１および記憶セル８０ａは、図中のＺ軸方向に積層することにより、不揮発性記憶装置の記憶密度の増加を図ることができる。
また、図１（ｂ）に示すように、記憶セル８０ａにおいては、下部配線１０を下地とし、下層から上層に向かって、メタル膜２０、ダイオード層２１、メタル膜２２、カーボンナノチューブを含む層（カーボンナノチューブ含有層：以下、ＣＮＴ含有層）２３、記憶層である抵抗変化膜２４、メタル膜２５が設けられている。ここで、ＣＮＴ含有層２３に関しては、導電性のあるカーボンナノチューブを有している。カーボンナノチューブが抵抗変化膜２４に接しているので、抵抗変化膜２４の電極として機能する。抵抗変化膜２４は、記憶層として機能する。
また、メタル膜２５上には、ＣＭＰ（Chemical Mechanical Polishing）用のストッパ配線膜２６を配置している。そして、各記憶セル８０ａにおけるストッパ配線膜２６同士を上部配線１１で接続している。各記憶セル８０ａにおいては、ダイオード層２１、ＣＮＴ含有層２３、抵抗変化膜２４が直列に接続されて、記憶セル８０ａの一方向に電流が流れる構成となる。
さらに、上部配線１１上には、層間絶縁膜３０が設けられている。この層間絶縁膜３０上には、上述した下部配線１０、記憶セル８０ａおよび上部配線１１が繰り返し積層している。
このように、記憶部８０Ｍは、下部配線１０、記憶セル８０ａおよび上部配線１１の組が複数段に積層した構造を有している。隣接する記憶セル８０ａ間には、素子分離層４０が設けられ、各記憶セル８０ａ間の絶縁が確保されている。記憶セル８０ａの幅は、１００ｎｍ以下である。なお、本実施の形態で「幅」というときは、特に断らない限り、Ｚ軸方向に略垂直に部材を切断した場合の部材の切断面の径をいう。
このような記憶部８０Ｍの下部配線１０と上部配線１１とを介して、所望の抵抗変化膜２４に電圧を印加し、抵抗変化膜２４内に電流が流れると、抵抗変化膜２４は、第１の状態と第２の状態との間を可逆的に遷移する。例えば、下部配線１０と上部配線１１とに与える電位の組み合わせによって、抵抗変化膜２４の主面間に印加される電圧が変化し、抵抗変化膜２４の抵抗値が第１の状態あるいは第２の状態に可逆的に遷移する。これにより、デジタル情報（「０」または「１」等）を記憶セル８０ａに記憶したり、デジタル情報を記憶セル８０ａから消去したりすることができる。例えば、高抵抗状態を「０」とし、低抵抗状態を「１」とするデータを書き込むことができる。この場合、「０」→「１」の書き込みを「セット動作」といい、「１」→「０」の書き込みを「リセット動作」と言う。
抵抗変化膜２４の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗材料、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化材料などが挙げられる。
例えば、その材質として、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＨｆＡｌＯｘ、ＣＶＤ−Ｃ（炭素）、ＣＮ（窒化炭素）、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等から選択された少なくとも１つを含む材料が適用される。
また、ＣＮＴ含有層２３は、絶縁膜２３ａ中にＣＮＴ２３ｃが分散した層が適用される。絶縁膜２３ａは、酸化ケイ素（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、炭化酸化ケイ素（ＳｉＯＣ）、酸化マグネシウム（ＭｇＯ）等の酸化膜や、有機絶縁膜が該当する。絶縁膜２３ａは、ｈｉｇｈ−ｋ材でもよく、ｌｏｗ−ｋ材でもよい。ここで、ＣＮＴ２３ｃは、単層のシングルウォールナノチューブ（ＳＷＮＴ）であってもよく、複層のマルチウォールナノチューブ（ＭＷＮＴ）であってもよい。ＳＷＮＴの場合は、ＣＮＴ２３ｃの径は、２ｎｍ程度である。
なお、下部配線１０、上部配線１１、ストッパ配線膜２６の材質は、例えば、高温熱耐性に優れ、抵抗率の低いタングステン（Ｗ）が適用される。あるいは、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いてもよい。
また、メタル膜２０、２２、２５の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、白金（Ｐｔ）等が適用される。
ダイオード層２１は、例えば、ポリシリコン（poly-Ｓｉ）を主成分とした整流素子であり、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が該当する。なお、ダイオード層２１の材質としては、シリコンの他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。
また、メタル膜２０、２２とダイオード層２１との安定したオーミックコンタクトを確保するために、メタル膜２０、２２とダイオード層２１との界面にメタル膜２０、２２とは成分の異なる層を設けてもよい。この層としては、例えば、金属シリサイド膜が挙げられる。金属シリサイド膜は、メタル膜２０、２２およびダイオード層２１にアニール処理を施すことにより形成される。
また、リセット動作において抵抗変化膜２４の加熱を効率よく行うために、抵抗変化膜２４の近傍にヒートシンク層を設けてもよい（図示しない）。
このように、不揮発性記憶装置の記憶部８０Ｍは、クロスポイント型のＲｅＲＡＭ（Resistance Random Access Memory）セルアレイ構造を有している。
なお、記憶部８０Ｍは、図１（ａ）に示すＲｅＲＡＭセルアレイ構造のほか、図２に示す構造としてもよい。
図２は、不揮発性記憶装置の記憶セル部の要部模式図である。
図２に示すＲｅＲＡＭメモリセルアレイにおいては、ワードラインである上部配線１１を各段毎に設けるのではなく、上部配線１１を共通化して、この上部配線１１の上下に記憶セル８０ａを配置している。
例えば、図示する上部配線１１を対称軸として、上部配線１１の下方の記憶セル８０ａと、上部配線１１の上方の記憶セル８０ａとが線対称に配置している。
このような構造によれば、記憶密度の向上のほか、上部配線１１の共通化により、上部配線１１への印加電圧遅延の抑制、書き込み動作および消去動作の迅速化、素子面積の低減等がなされる。
このように、本実施の形態の不揮発性記憶装置は、Ｘ軸方向に延在する上部配線１１と、Ｘ軸方向に対して非平行なＹ軸方向に延在する下部配線１０と、上部配線１１と下部配線１０とが交差する位置に、記憶セル８０ａを設け、記憶セル８０ａは、複数の積層膜からなり、積層膜は、記憶層と、記憶層に接するＣＮＴを含む層（実施例１では、ＣＮＴ含有層２３）とを有する。
また、ＣＮＴ含有層は、複数のＣＮＴ２３ｃが絶縁膜２３ａ中に分散した層であり、複数のカーボンナノチューブ２３ｃの中の少なくとも１つのカーボンナノチューブ２３ｃの一方の端は、記憶層に接触し、他方の端が下部配線１０に電気的に接続している。
次に、記憶セル８０ａの動作について説明する。
図３は、記憶セルの動作を説明する要部図である。
まず、図３（ａ）には、記憶セル８０ａの初期状態が示されている。例えば、上述した下部配線１０と上部配線１１との間に設けられた、メタル膜２２／ＣＮＴ含有層２３／抵抗変化膜２４／メタル膜２５の順の積層膜が表示されている。従って、下部配線１０と上部配線１１との間に電圧を印加すると、下部配線１０の電位は、メタル膜２２を介してＣＮＴ含有層２３に伝導し、上部配線１１の電位は、メタル膜２５を介して抵抗変化膜２４に伝導する。また、ＣＮＴ含有層２３中のＣＮＴ２３ｃの少なくとも１つは、抵抗変化膜２４並びにメタル膜２２と接触している。これにより、抵抗変化膜２４とメタル膜２２とが接触したＣＮＴ２３ｃを通じて導通する。
図３では、一例として、ＣＮＴ２３ｃの端が抵抗変化膜２４と接触している箇所を「部分Ａ」とし、ＣＮＴ２３ｃの端がメタル膜２２と接触している箇所を「部分Ｂ」としている。
次に、メタル膜２２とメタル膜２５との間に、フォーミングを行うための電圧を印加する。これにより、ＣＮＴ２３ｃと抵抗変化膜２４とが接触している部分Ａを起点に、抵抗変化膜２４内に低抵抗状態のフィラメント２４ｆが形成する。
この状態を、図３（ｂ）に示す。
例えば、図３（ｂ）では、部分Ａが複数ある場合を例示し、それぞれの部分Ａから抵抗変化膜２４内の垂直方向にフィラメント２４ｆが伸びた形態が表示されている。また、低抵抗状態のフィラメント２４ｆが抵抗変化膜２４内に形成したので、例えば、記憶セル８０ａに、情報「１」が書き込まれたことになる。
次に、記憶セル８０ａに対しリセット動作を行う。ここで、図３（ｂ）に示すように、リセット動作前の部分Ａにおけるフィラメント２４ｆは、部分Ａ以外の抵抗変化膜２４よりも低抵抗状態にあるため、それぞれのフィラメント２４ｆに優先的に電流が流れる。このリセット動作により、部分Ａにおけるフィラメント２４ｆは、低抵抗状態から高抵抗状態「０」に変化する。すなわち、記憶セル８０ａ内の情報「１」は、情報「０」になり、記憶セル８０ａから情報が消去されたことになる。
この状態を、図３（ｃ）に示す。
次に、記憶セル８０ａに対しセット動作を行うと、それぞれの部分Ａにおけるフィラメント２４ｆは、優先的に高抵抗状態「０」から低抵抗状態「１」へ変化する。
ここで、セット動作前においては、部分Ａにおけるフィラメント２４ｆは、図３（ｃ）に示すように、高抵抗状態「０」にある。
フィラメント２４ｆの抵抗が部分Ａ以外の抵抗変化膜２４の抵抗よりも小さい場合には、フィラメント２４ｆの抵抗は、部分Ａ以外の抵抗変化膜２４の抵抗よりも相対的に小さい。このため、セット動作により、それぞれの部分Ａにおけるフィラメント２４ｆに優先的に電流が流れる。
一方、セット動作前のフィラメント２４ｆの抵抗が最初の高抵抗状態より高くなったとしても、それぞれの部分Ａにおけるフィラメント２４ｆに優先的に電流が流れる。その理由は、ＣＮＴ２３ｃとフィラメント２４ｆとは直接接しているので、フィラメント２４ｆ部分における電界は、部分Ａ以外の抵抗変化膜２４の電界よりも強くなるからである。なお、セット動作後の状態は、図３（ｂ）と同じである。
このように、それぞれの部分Ａにおけるフィラメント２４ｆがセット動作によって優先的に高抵抗状態「０」から低抵抗状態「１」へ変化する。また、それぞれの部分Ａにおけるフィラメント２４ｆがリセット動作によって優先的に低抵抗状態「１」から高抵抗状態「０」へ変化する。換言すれば、記憶セル８０ａでは、部分Ａにおけるフィラメント２４ｆが記憶のスイッチング（情報の書き込み、消去）に優先的に寄与する。
このような記憶セル８０ａによれば、その消費電力は、抵抗変化膜２４に直接、メタル膜２２を接触させた場合に比べより低減する。
例えば、ユニポーラ動作での評価では、以下のような結果を得ている。
評価用試料として、本実施の形態に係わる評価用試料ａと、比較例に係わる評価用試料ｂを作製した。
評価用試料ａは、図３（ａ）に示すような構造をなし、メタル膜２２／ＣＮＴ含有層２３／抵抗変化膜２４／メタル膜２５の順で積層膜が構成されている。これに対し、評価用試料ｂは、図３（ｄ）に示すような構造をなし、ＣＮＴ含有層２３が介在せず、メタル膜２２／抵抗変化膜２４／メタル膜２５の順で積層膜が構成されている。なお、メタル膜２２、２５の材質は、窒化チタン（ＴｉＮ）である。メタル膜２２、２５の厚みは、５０ｎｍである。抵抗変化膜２４の材質は、マンガン酸化物を主成分としている。記憶セル８０ａの径（幅）は、５０μｍφ程度である。
ここで、下部電極であるメタル膜２２を接地し、上部電極であるメタル膜２５に正電圧を印加して、上述したスイッチング動作を評価用試料ａ、ｂに施した。結果は、評価用試料ａのリセット電流は、評価用試料ｂのリセット電流の約１／１０になった。
リセット電流が低下する理由は、ＣＮＴ含有層２３がメタル膜２２と抵抗変化膜２４との間に介在することで、抵抗変化膜２４の実質的な面積がより小さくなったためと考察している。例えば、その実質的な面積は、１／３以下にまで低減する。
すなわち、評価用試料ａでは、抵抗変化膜２４に接触したフィラメント２４ｆを介して、抵抗変化膜２４とメタル膜２２とが導通している。これにより、評価用試料ａでは、ＣＮＴ２３ｃが接触した部分Ａを起点に、抵抗変化膜２４内にフィラメント２４ｆが選択的に形成する。ここで、ＣＮＴ２３ｃの径は、ＳＷＮＴの場合、２ｎｍ程度である。従って、評価用試料ａでは、ＣＮＴ２３ｃの径に応じた極細のフィラメント２４ｆが抵抗変化膜２４内に形成する。
これに対し、評価用試料ｂでは、抵抗変化膜２４の主面全域とメタル膜２２の主面全域とが接触している。従って、評価用試料ｂでは、抵抗変化膜２４とメタル膜２２との接地面積が圧倒的に評価用試料ａよりも大きい。このような状態では、抵抗変化膜２４内に極細のフィラメントが選択的に形成し難い。また、評価用試料ｂでは、フィラメントの本数も評価用試料ａよりも増える可能性がある。
このように、本実施の形態に係わる評価用試料ａでは、フィラメント２４ｆの幅、もしくはフィラメント２４ｆの本数を、比較例の評価用試料ｂに比べ、より低減させることができる。
また、リセット電流が約１／１０にまで低減するので、ダイオード層２１に流れる順方向電流もより小さくなる。これにより、高性能のダイオード層を記憶セル８０ａ内に組み込む必要がなくなる。その結果、不揮発性メモリのプロセスマージンが向上する。また、不揮発性メモリの低コスト化がなされる。
次に、記憶セル８０ａの製造方法について説明する。
図４〜図８は、記憶セルの製造工程を説明する図である。
先ず、図４（ａ）に示すように、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）等を主成分とする半導体基板（図示しない）の上層に、平面状（べた状）の下部配線層１０Ａを形成する。続いて、下部配線層１０Ａ上に、メタル膜２０／ダイオード層２１／メタル膜２２の順で積層膜を形成する。下部配線層１０Ａ／メタル膜２０／ダイオード層２１／メタル膜２２は、例えば、スパッタリング法またはＣＶＤ法により形成する。
次に、単層のＣＮＴ２３ｃが分散した溶液をメタル膜２２上に塗布する。溶媒としては、有機溶剤（例えば、エタノール（Ｃ２Ｈ５ＯＨ）等）が該当する。これにより、メタル膜２２上に、ＣＮＴ２３ｃおよび有機溶剤を含む塗布膜２３Ｍが形成する。この際、塗布膜２３Ｍとメタル膜２２との界面には、いずれかのＣＮＴ２３ｃの一方の端がメタル膜２２と接触する部分Ｂが発生する。
次に、図４（ｂ）に示すように、塗布膜２３Ｍを加熱して有機溶剤を蒸発（気化）させる。これにより、塗布膜２３Ｍから有機溶剤が除去され、メタル膜２２上に複数のＣＮＴ２３ｃのみが分散した層２３ｃａが形成する。それぞれのＣＮＴ２３ｃは、メタル膜２２上で所定の間隔で離れている。
次に、図５（ａ）に示すように、プラズマＣＶＤを用いて、ＣＮＴ２３ｃ間に絶縁膜２３ａを埋め込み、ＣＮＴ含有層２３を形成する。絶縁膜２３ａは、ＣＮＴ２３ｃが絶縁膜２３ａにより被覆される程度にまで形成する。
次に、図５（ｂ）に示すように、絶縁膜２３ａの上面側に低温条件下で、希フッ酸溶液またはフッ酸蒸気を晒して、絶縁膜２３ａの上面側をエッチバックする。このエッチバックにより、絶縁膜２３ａの表面から少なくとも１つのＣＮＴ２３ｃの他方の端が表出する。
次に、図６（ａ）に示すように、ＣＮＴ含有層２３上に、抵抗変化膜２４を成膜する。これにより、部分Ａにおいて抵抗変化膜２４と接触し、部分Ｂにおいてメタル膜２２と接触するＣＮＴ２３ｃがＣＮＴ含有層２３内に複数形成する。
続いて、抵抗変化膜２４上に、メタル膜２５／ストッパ配線膜２６の順で積層膜を形成する。抵抗変化膜２４／メタル膜２５／ストッパ配線膜２６は、例えば、スパッタリング法またはＣＶＤ法により形成する。
ここまでの工程で形成した積層構造８１を、立体模式図で表すと、図６（ｂ）のようになる。
次に、図６（ｂ）に示す積層構造８１に、選択的なエッチング処理を施す（図示しない）。さらに、エッチングした部分に絶縁膜（素子分離層）を埋設して、図７（ａ）に示すように、積層構造８１内に素子分離層４０を形成する。素子分離層４０は、Ｙ軸方向に延在している。この際、積層構造８１の最下層には、Ｙ軸方向に延在する下部配線１０が形成する。
次に、図７（ｂ）に示すように、積層構造８１に、平面状（べた状）の上部配線層１１Ａを形成する。上部配線層１１Ａは、例えば、スパッタリング法またはＣＶＤ法により形成する。続いて、上部配線層１１Ａ上に、マスク部材（酸化膜）９０をパターニングする。
このマスク部材９０の間には、Ｘ軸方向に延在する溝部９０ｔｒが形成されている。すなわち、溝部９０ｔｒが延在する方向と、下部配線１０が延在する方向とは、略垂直の関係にある。また、溝部９０ｔｒの底からは、上部配線層１１Ａが表出している。
続いて、溝部９０ｔｒの下方に位置する積層構造８１を選択的にエッチングにより除去する。例えば、溝部９０ｔｒから表出した部分の上部配線層１１Ａからメタル膜２０までをエッチングにより除去する。これにより、点線９１で示す部分の積層構造８１が除去される。そして、この後においては、この除去した部分に、素子分離層４０を埋設する。マスク部材９０については、ＣＭＰで除去する。
このような製造工程により、図８に示す実施例１の記憶部８０Ｍが形成する。図示するように、下部配線１０と上部配線１１とがクロスする位置に、記憶セル８０ａが設けられている。この図８に示される記憶セル８０ａは、図１に示す記憶セル８０ａに対応している。
なお、抵抗変化膜２４内に、極細のフィラメントを形成するには、図９に示す比較例１００のように、メタル膜２２自体を極細にしたメタル層２２ａを抵抗変化膜２４の直下に設ければ良いようにも思える。このような比較例１００によれば、メタル層２２ａ自体が極細なので、メタル層２２ａの幅（細さ）に応じた極細のフィラメントが抵抗変化膜２４内に形成するとも思える。
しかしながら、通常のウェハプロセス（成膜技術、光リソグラフィ技術等）によって、メタル層２２ａの幅をナノオーダーに近似させることは難しい。特に、メタル層２２ａの幅が微細になるほど、その幅の制御が困難になる。また、メタル層２２ａの幅が微細になるほど、各記憶セルにおけるメタル層２２ａの幅にばらつきが生じる。さらに、ウェハプロセス中に、極細のメタル層２２ａを形成すると、メタル層２２ａ自体の機械強度が弱くなって、メタル層２２ａ自体が破損する場合もある。これにより、比較例１００では、安定して記憶セルを駆動させることが難しくなる。
これに対し、本実施の形態では、簡便な方法で、メタル膜２２／ＣＮＴ含有層２３／抵抗変化膜２４／メタル膜２５の積層構造を形成している。これにより、消費電力が低く、生産性が高い記憶セル８０ａが形成する。
なお、実際には、絶縁膜２３ａ中に分散しているＣＮＴ２３ｃ同士が互いに接触している場合もある。従って、メタル膜２２と抵抗変化膜２４との電流経路は、部分Ａ（図３参照）で抵抗変化膜２４と接触したＣＮＴ２３ｃおよびこのＣＮＴ２３ｃに接触した他のＣＮＴを経由して形成されている場合もある。
しかし、このような場合であっても、部分Ａというピンポイントで、ＣＮＴ２３ｃと抵抗変化膜２４とが接触していることには変わりがない。これにより、消費電力が大きく減少する。これは、後述する実施例２でも同様である。
次に、実施例１の形態を変形した例について説明する。なお、以下の図では、実施例１と同一の部材には同一の符号を付し、必要に応じて、その詳細な説明は省略する。
第２の実施の形態について説明する。
図１０は、不揮発性記憶装置の記憶セル部の要部模式図である。図１０では、記憶セル８０ｂの要部構造のほか、記憶セル８０ｂの動作を説明する図も表示されている。
図１０（ａ）に示すように、記憶セル８０ｂには、メタル膜２２、ＣＮＴ含有層２３、抵抗変化膜２４、メタル膜２５を有している。ＣＮＴ含有層２３は、抵抗変化膜２４とのあいだにギャップ（間隙）２７を有している。メタル膜２２／ＣＮＴ層２３／抵抗変化膜２４／メタル膜２５からなる積層構造は、上述した下部配線１０と上部配線１１とのクロスする位置に設けられている。
ここで、ＣＮＴ含有層２３に関しては、導電性のあるＣＮＴ２３ｃを有し、ＣＮＴ２３ｃがギャップ２７中に伸びて抵抗変化膜２４に接するので、抵抗変化膜２４の電極として機能する。ギャップ２７は、厚みが５０ｎｍ以下の空間である。記憶セル８０ｂにおいて、メタル膜２２／ＣＮＴ含有層２３／抵抗変化膜２４／メタル膜２５からなる積層構造以外は、記憶セル８０ａと同じである。なお、図１０（ａ）には、記憶セル８０ｂの初期状態が示されている。
次に、記憶セル８０ｂの動作について説明する。
まず、メタル膜２２とメタル膜２５との間に、フォーミングを行うための電圧を印加する。このとき、静電力あるいはファンデルワールス力よりＣＮＴ２３ｃの先端が抵抗変化膜２４側に引き寄せられて、ＣＮＴ２３ｃの少なくともいずれか１つと抵抗変化膜２４とが接触する。この接触した部分を部分Ａとする。
この状態を、図１０（ｂ）に示す。
ＣＮＴ２３ｃと抵抗変化膜２４が接触した瞬間には、下部配線１０と上部配線１１とが導通するので、抵抗変化膜２４は、見かけ上、高抵抗状態から低抵抗状態へと変化する。また、ＣＮＴ２３ｃの先端が抵抗変化膜２４に、一旦接触してしまうと、ファンデルワールス力より、この接触した状態を維持する。
続いて、メタル膜２２とメタル膜２５との間に電圧が印加されると、ＣＮＴ２３ｃと抵抗変化膜２４とが接触している部分Ａを起点に、抵抗変化膜２４内に低抵抗状態のフィラメント２４ｆが形成する。例えば、図１０（ｂ）のように、部分Ａから抵抗変化膜２４内の垂直方向に伸びるフィラメント２４ｆが形成する。
図１０（ｂ）では、部分Ａが１箇所ある場合を例示し、この部分Ａから抵抗変化膜２４内の垂直方向にフィラメント２４ｆが伸びた形態が表示されている。また、低抵抗状態のフィラメント２４ｆが抵抗変化膜２４内に形成したので、例えば、記憶セル８０ｂに、情報「１」が書き込まれたことになる。
なお、一旦接触したＣＮＴ２３ｃ以外のＣＮＴ２３ｃにおいては、抵抗変化膜２４に接触し難い。その理由は、例えば、部分Ａにおいて一旦、選択的にフィラメント２４ｆと抵抗変化膜２４とが接触してしまうと、部分Ａ以外の電界は、部分Ａよりもその強さが緩和する（弱い）ためである。
次に、記憶セル８０ｂに対しリセット動作を行う。ここで、図１０（ｂ）に示すように、リセット動作前の部分Ａにおけるフィラメント２４ｆは、部分Ａ以外の抵抗変化膜２４よりも低抵抗状態にあるため、それぞれのフィラメント２４ｆに優先的に電流が流れる。このリセット動作により、部分Ａにおけるフィラメント２４ｆは、低抵抗状態から高抵抗状態「０」に変化する。すなわち、記憶セル８０ｂ内の情報「１」は、情報「０」になり、記憶セル８０ｂから情報が消去されたことになる。
この状態を、図１０（ｃ）に示す。
続いて、記憶セル８０ｂに対しセット動作を行うと、それぞれの部分Ａにおけるフィラメント２４ｆは、優先的に高抵抗状態「０」から低抵抗状態「１」へ変化する。
ここで、セット動作前においては、部分Ａにおけるフィラメント２４ｆは、図１０（ｃ）に示すように、高抵抗状態「０」にある。
フィラメント２４ｆの抵抗が部分Ａ以外の抵抗変化膜２４の抵抗よりも小さい場合には、フィラメント２４ｆの抵抗は、部分Ａ以外の抵抗変化膜２４よりも相対的に小さい。このため、セット動作により、それぞれの部分Ａにおけるフィラメント２４ｆに優先的に電流が流れる。
一方、セット動作前のフィラメント２４ｆの抵抗が最初の高抵抗状態より高くなったとしても、それぞれの部分Ａにおけるフィラメント２４ｆに優先的に電流が流れる。その理由は、ＣＮＴ２３ｃとフィラメント２４ｆとは直接接しているので、フィラメント２４ｆ部分の電界は、部分Ａ以外の抵抗変化膜２４の電界よりも強くなるからである。なお、セット動作後の状態は、図１０（ｂ）と同じである。
このように、それぞれの部分Ａにおけるフィラメント２４ｆがセット動作によって優先的に高抵抗状態「０」から低抵抗状態「１」へ変化する。また、それぞれの部分Ａにおけるフィラメント２４ｆがリセット動作によって優先的に低抵抗状態「１」から高抵抗状態「０」へ変化する。記憶セル８０ｂでは、部分Ａにおけるフィラメント２４ｆが記憶のスイッチング（情報の書き込み、消去）に優先的に寄与する。
このような記憶セル８０ｂによれば、その消費電力は、抵抗変化膜２４に直接、メタル膜２２を接触させた場合に比べより低減する。特に、記憶セル８０ｂでは、フォーミング動作によって、少なくとも１つのＣＮＴ２３ｃの先端を抵抗変化膜２４側に引き寄せて、ＣＮＴ２３ｃの先端と抵抗変化膜２４とを接触させている。このため、記憶セル８０ｂの部分Ａの数は、記憶セル８０ａの部分Ａのより少なくなる。従って、記憶セル８０ｂにおいては、記憶セル８０ａよりも、抵抗変化膜２４の実質的な面積がより小さくなる。これにより、記憶セル８０ｂのセット電流およびリセット電流は、記憶セル８０ａのセット電流およびリセット電流より低減する。
なお、記憶セル８０ｂのセット電流またはリセット電流を最も低くするには、部分Ａを１箇所のみとし、１本のＣＮＴ２３ｃのみが抵抗変化膜２４に接する構造が好ましい。
次に、記憶セル８０ｂの製造方法を説明する。
図１１〜図１４は、記憶セルの製造工程を説明する図である。
実施例２の製造工程は、上述した図４、図５の製造工程までは同じとしている。従って、実施例２では、この次の製造工程から説明する。なお、実施例２では、図５（ｂ）に示すエッチバック工程で、絶縁膜２３ａの上面側を実施例１の場合よりも深く除去する。例えば、エッチバックする深さを１５ｎｍ以下とする。このようなエッチバックによって、絶縁膜２３ａの上面側からは、少なくとも１つのＣＮＴ２３ｃの端が表出する。
次に、図１１（ａ）に示すように、レジスト等の有機被膜２８を塗布法によりＣＮＴ含有層２３上に形成する。有機被膜２８の厚みは、５０ｎｍ以下である。この際、ＣＮＴ含有層２３の表面から表出したＣＮＴ２３ｃは、有機被膜２８中に埋設される。
続いて、有機被膜２８上に、抵抗変化膜２４をスパッタリング法またはＣＶＤ法で形成する。
続いて、抵抗変化膜２４上に、メタル膜２５／ストッパ配線膜２６の順で積層膜を形成する。抵抗変化膜２４／メタル膜２５／ストッパ配線膜２６は、例えば、スパッタリング法またはＣＶＤ法により形成する。
ここまでの工程で形成した積層構造８２を、立体模式図で表すと、図１１（ｂ）のようになる。
次に、図１１（ｂ）に示す積層構造８２に、選択的なエッチング処理を施す（図示しない）。さらに、エッチングした部分に絶縁膜（素子分離層）を埋設して、図１２（ａ）に示すように、積層構造８２内に素子分離層４０を形成する。素子分離層４０は、Ｙ軸方向に延在している。この際、積層構造８２の最下層には、Ｙ軸方向に延在する下部配線１０が形成する。
次に、図１２（ｂ）に示すように、積層構造８２に、平面状（べた状）の上部配線層１１Ａを形成する。上部配線層１１Ａは、例えば、スパッタリング法またはＣＶＤ法により形成する。続いて、上部配線層１１Ａ上に、マスク部材９０をパターニングする。
このマスク部材９０の間には、Ｘ軸方向に延在する溝部９０ｔｒが形成されている。また、溝部９０ｔｒの底からは、上部配線層１１Ａが表出している。
続いて、溝部９０ｔｒの下方に位置する積層構造８２を選択的にエッチングにより除去する。例えば、溝部９０ｔｒから表出した部分の上部配線層１１Ａからメタル膜２０までをエッチングにより除去する。この状態を、図１３（ａ）に示す。
これにより、上述した点線９１で示す部分がエッチングされて、積層構造８２内に、トレンチ４０ｔｒが形成する。トレンチ４０ｔｒは、Ｘ軸方向に延在している。すなわち、トレンチ４０ｔｒが延在する方向と、下部配線１０が延在する方向とは、略垂直の関係にある。
続いて、トレンチ４０ｔｒ内に活性化した酸素（Ｏ２）プラズマを晒し、有機被膜２８を除去する。これにより、有機被膜２８が存在していた部分がギャップ２７になる。この状態を、図１３（ｂ）に示す。
そして、この後においては、この除去した部分に、素子分離層４０を埋設する。マスク部材９０については、ＣＭＰで除去する。
このような製造工程により、図１４に示す記憶部８０Ｍが形成する。図示するように、下部配線１０と上部配線１１とがクロスする位置に、記憶セル８０ｂが設けられている。
なお、記憶セル８０ｂでは、フォーミングの際のＣＮＴ２３ｃの動きの自由度を向上させるには、絶縁膜２３ａとしては、ｈｉｇｈ−ｋ材よりも密度が低いｌｏｗ−ｋ材を使用する方が好ましい。
このように、実施例２のＣＮＴ含有層２３は、ＣＮＴ２３ｃと、絶縁膜２３ａと、ギャップ２７とを有する。そして、複数のＣＮＴ２３ｃの中の少なくとも１つのＣＮＴ２３ｃが絶縁膜２３ａからギャップ２７内に延在し、ギャップ２７内に延在したＣＮＴ２３ｃの一方の端が記憶層に接触し、ギャップ２７の他方の端が下部配線１０に電気的に接続している。また、簡便な方法で、メタル膜２２／ＣＮＴ含有層２３／抵抗変化膜２４／メタル膜２５の積層構造を形成している。これにより、消費電力が低く、生産性が高い記憶セル８０ｂが形成する。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
例えば、本実施形態の不揮発性記憶装置は、ふたつの配線の交差する箇所に記憶セルを接続した、いわゆるクロスポイント型には限定されない。この他にも、例えば、複数の記憶セルのそれぞれに対してプローブを接触させて書き込みや読み出しを実行する、いわゆるプローブメモリ型や、トランジスタなどのスイッチング素子により記憶セルを選択して書き込みや読み出しを実行する形式のメモリも、本発明の範囲に包含される。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
たとえば、本実施の形態のエッチバック工程においては、ＭＲＡＭ（Magnetoresistive Random Access Memory）のクロスポイント形成にも転用できる。また、必要に応じて、ダイオード層２１を記憶セル８０ａ、８０ｂ、８０ｃから取り除いた形態も本実施の形態に含まれる。また、必要に応じて、メタル膜２０、２２、２５、ストッパ配線膜２６を記憶セル８０ａ、８０ｂ、８０ｃから取り除いた形態も本実施の形態に含まれる。
１０ 下部配線
１０Ａ 下部配線層
１１ 上部配線
１１Ａ 上部配線層
２０、２２、２５ メタル膜
２１ ダイオード層
２２ａ メタル層
２３ ＣＮＴ含有層
２３ａ 絶縁膜
２３ｃ ＣＮＴ（カーボンナノチューブ）
２３ｃａ ＣＮＴが分散した層
２３Ｍ 塗布膜
２４ 抵抗変化膜
２４ｆ フィラメント
２６ ストッパ配線膜
２７ ギャップ
２８ 有機被膜
３０ 層間絶縁膜
４０ 素子分離層
４０ｔｒ トレンチ
８０Ｍ 記憶部
８０ａ、８０ｂ 記憶セル
８１、８２ 積層構造
９０ マスク部材
９０ｔｒ 溝部
９１ 点線
１００ 比較例
Ａ、Ｂ 部分
ａ、ｂ 評価用試料

Claims (2)

  1. 第１の配線と第２の配線とに接続された記憶セルを備え、
    前記記憶セルは、複数の層を有し、
    前記複数の層は、
    記憶層と、
    前記記憶層に接し複数のカーボンナノチューブを含むカーボンナノチューブ含有層と、
    を有し、
    前記複数のカーボンナノチューブのうちの少なくとも１つのカーボンナノチューブの端は、前記記憶層に接触し、
    前記カーボンナノチューブ含有層は、前記記憶層とのあいだに設けられた間隙を有する不揮発性記憶装置。
  2. 前記複数のカーボンナノチューブのうちの少なくとも１つのカーボンナノチューブは、前記間隙中に延在しその端が前記記憶層に接触していることを特徴とする請求項１記載の不揮発性記憶装置。
JP2009219625A 2009-09-24 2009-09-24 不揮発性記憶装置 Expired - Fee Related JP4913190B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009219625A JP4913190B2 (ja) 2009-09-24 2009-09-24 不揮発性記憶装置
US12/881,658 US8264866B2 (en) 2009-09-24 2010-09-14 Nonvolatile memory device and method for manufacturing same
KR1020100091874A KR101162447B1 (ko) 2009-09-24 2010-09-17 불휘발성 기억 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009219625A JP4913190B2 (ja) 2009-09-24 2009-09-24 不揮発性記憶装置

Publications (2)

Publication Number Publication Date
JP2011071229A JP2011071229A (ja) 2011-04-07
JP4913190B2 true JP4913190B2 (ja) 2012-04-11

Family

ID=43756490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009219625A Expired - Fee Related JP4913190B2 (ja) 2009-09-24 2009-09-24 不揮発性記憶装置

Country Status (3)

Country Link
US (1) US8264866B2 (ja)
JP (1) JP4913190B2 (ja)
KR (1) KR101162447B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
JP2012019191A (ja) * 2010-06-10 2012-01-26 Toshiba Corp 不揮発性記憶装置の製造方法
JP5555136B2 (ja) * 2010-11-02 2014-07-23 株式会社東芝 記憶装置及びその製造方法
JP5606478B2 (ja) 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US8558209B1 (en) 2012-05-04 2013-10-15 Micron Technology, Inc. Memory cells having-multi-portion data storage region
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
FR3011067B1 (fr) * 2013-09-23 2016-06-24 Commissariat Energie Atomique Appareil comportant un composant fonctionnel susceptible d'etre en surcharge thermique lors de son fonctionnement et un systeme de refroidissement du composant
US20150171321A1 (en) * 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
US10256271B1 (en) * 2017-11-30 2019-04-09 International Business Machines Corporation Phase change memory array with integrated polycrystalline diodes
US20190326403A1 (en) * 2018-04-18 2019-10-24 Intel Corporation Thin film diode based back-end temperature sensors
CN112086556B (zh) * 2019-06-13 2024-03-15 联华电子股份有限公司 存储器单元及其形成方法
KR20210111515A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102658214B1 (ko) * 2022-03-03 2024-04-17 연세대학교 산학협력단 3D Xpoint에서 셀 간의 열적 간섭 해소가 가능한 비휘발성 메모리 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3868934B2 (ja) 2003-08-01 2007-01-17 株式会社東芝 電極製造方法
US6955937B1 (en) 2004-08-12 2005-10-18 Lsi Logic Corporation Carbon nanotube memory cell for integrated circuit structure with removable side spacers to permit access to memory cell and process for forming such memory cell
KR100657944B1 (ko) * 2005-01-12 2006-12-14 삼성전자주식회사 상전이 램 동작 방법
KR100719346B1 (ko) 2005-04-19 2007-05-17 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
KR100645064B1 (ko) * 2005-05-23 2006-11-10 삼성전자주식회사 금속 산화물 저항 기억소자 및 그 제조방법
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
JP4475186B2 (ja) 2005-06-30 2010-06-09 富士ゼロックス株式会社 情報記録媒体の製造方法
US7352607B2 (en) * 2005-07-26 2008-04-01 International Business Machines Corporation Non-volatile switching and memory devices using vertical nanotubes
KR100674144B1 (ko) * 2006-01-05 2007-01-29 한국과학기술원 탄소 나노 튜브를 이용한 상변화 메모리 및 이의 제조 방법
WO2007083362A1 (ja) * 2006-01-18 2007-07-26 Fujitsu Limited 抵抗記憶素子及びその製造方法
US7626190B2 (en) 2006-06-02 2009-12-01 Infineon Technologies Ag Memory device, in particular phase change random access memory device with transistor, and method for fabricating a memory device
US8030637B2 (en) 2006-08-25 2011-10-04 Qimonda Ag Memory element using reversible switching between SP2 and SP3 hybridized carbon
JP5056096B2 (ja) 2007-03-22 2012-10-24 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
US7859036B2 (en) * 2007-04-05 2010-12-28 Micron Technology, Inc. Memory devices having electrodes comprising nanowires, systems including same and methods of forming same
JP5159270B2 (ja) * 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8558220B2 (en) * 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
KR20090083094A (ko) 2008-01-29 2009-08-03 삼성전자주식회사 나노입자를 이용한 저항성 메모리 및 그 제조 방법

Also Published As

Publication number Publication date
KR101162447B1 (ko) 2012-07-04
KR20110033061A (ko) 2011-03-30
JP2011071229A (ja) 2011-04-07
US8264866B2 (en) 2012-09-11
US20110069525A1 (en) 2011-03-24

Similar Documents

Publication Publication Date Title
JP4913190B2 (ja) 不揮発性記憶装置
US9437658B2 (en) Fully isolated selector for memory device
JP6151650B2 (ja) 記憶装置
US8558212B2 (en) Conductive path in switching material in a resistive random access memory device and control
US8947908B2 (en) Hetero-switching layer in a RRAM device and method
JP6750507B2 (ja) 選択素子およびメモリセルならびに記憶装置
US9312479B2 (en) Variable resistance memory device
JP5783961B2 (ja) 不揮発性記憶装置
JPWO2012114744A1 (ja) 不揮発性記憶素子及びその製造方法
JP2013534723A (ja) 抵抗スイッチング層を備えるメモリセルの組成
US9978941B2 (en) Self-rectifying resistive random access memory cell structure
TW201314982A (zh) 電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法
US9865809B2 (en) Nonvolatile resistance change element
JP2012018964A (ja) 記憶素子およびその駆動方法、並びに記憶装置
JP2012019191A (ja) 不揮発性記憶装置の製造方法
JP2012004242A (ja) 不揮発性記憶装置
JPWO2010140296A1 (ja) 不揮発性記憶素子およびこれを備えた半導体記憶装置
JP2011171322A (ja) 不揮発性半導体記憶装置、及びその製造方法
US8765565B2 (en) Nonvolatile memory device and method for manufacturing same
KR20120007438A (ko) 불휘발성 기억 장치 및 그 제조 방법
US8895952B2 (en) Nonvolatile storage device
JP5374865B2 (ja) 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
JP4746683B2 (ja) 半導体装置の製造方法
JP2013120845A (ja) メタルブリッジ型記憶装置
TW201013919A (en) High density resistance based semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111227

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120118

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150127

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees